【課題】ＳＯＩ基板のシリコン半導体層を薄膜化することによって横型の半導体装置の耐圧を高め、しかも大電流の通電時にシリコン半導体層が熱破壊されるまでの時間が短くなることを防止する。
【解決手段】ＩＧＢＴ１では、支持基板１１と埋め込み酸化シリコン層１２とシリコン半導体層１３と絶縁層２３とが順に形成されている。シリコン半導体層１３は、エミッタ電極２０に接しているエミッタ領域１４と、コレクタ電極２１に接しているコレクタ領域１５と、ボディ領域１７及びバッファ領域１９の一部とドリフト領域１６とからなる中央半導体領域とを備えている。絶縁層２３の一部は、酸化シリコンよりも熱伝導性が高い材料で形成されているとともにドリフト領域１６の真上に広がっている高熱伝導層２７である。 （もっと読む）

【課題】工程の増加や占有面積の大きな増加なく、十分なＥＳＤ保護機能を持たせたシャロートレンチ分離構造を有するＥＳＤ保護用のＮ型のＭＯＳトランジスタを有する半導体装置を提供する。
【解決手段】素子分離にシャロートレンチ構造を有するＥＳＤ保護用のＮ型ＭＯＳトランジスタを有する半導体装置において、ＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域に接したＰ型の領域に側面および底面を囲まれた前記外部接続端子からの信号を受けるＮ型の領域を形成した。 （もっと読む）

【課題】 アバランシェ耐量が高く、保護する高耐圧トランジスタと同製造工程を用いて形成できる高耐圧ESD保護ダイオードを提供する。
【解決手段】 カソード領域８を構成するN型低濃度半導体基板１とアノード領域７を構成するP型低濃度拡散領域１４から形成されるPN接合部の基板表面上に、ゲート酸化膜１２を形成し、ゲート酸化膜１２とフィールド酸化膜４にまたがって設けられたゲート電極１３をゲートプラグ２８を介してアノード電極２０と電気的に接続することを特徴とする構造により、アバランシェ降伏時にPN接合における電界が緩和し、高アバランシェ耐量を得る。またフィールド酸化膜４の長さを変化させることで、耐圧を調整できる。 （もっと読む）

本発明は、電力端子（２．１，２．２）と、該電力端子から電気的に絶縁されている、制御電圧（Ｕ２）を印加するための制御端子（２．０）とを有する半導体構成素子（２）、並びに、半導体構成素子の電気的な特性を測定するために制御端子に接触接続するための制御端子コンタクト面（３）を有する電気的な回路装置（１，１ａ，１ｂ，３１，５１，６１，７１）に関する。接続装置（６，３２）、特にアンチヒューズ又は回路ユニットが設けられている。接続装置を介して制御端子を直列ユニット（４；３４；７８，７４）と電気的に接続可能であり、接続装置を、制御端子が直列ユニットと電気的に接続されていない非導通状態から、制御端子が直列ユニットと電気的に接続されている導通状態に移行可能である。アンチヒューズを半導体構成素子に集積することができる。
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【課題】サージ放電用のＭＯＳトランジスタの駆動能力を向上できる静電気放電保護回路を提供する。
【解決手段】この静電気放電保護回路によれば、静電気検知部３は、電源端子１とＧＮＤ端子２との間に上限電圧Ｖｍａｘを超える電圧が発生したときに、第１のゲート制御部４を通電状態にして、第１の配線１１からＮＭＯＳトランジスタ７のゲートへ電流を流す。これにより、ゲート電圧が上昇してＮＭＯＳトランジスタ７がオンすることでサージ電圧が放電し、第１の配線１１の電圧が下降する。一方、電源端子１とＧＮＤ端子２との間の電圧が上限電圧Ｖｍａｘ以下のときに第１のゲート制御部４を非通電状態にするので、ＮＭＯＳトランジスタ７のゲートから第１のゲート制御部４を経由して第１の配線１１へ電流が逆流することを防止でき、ＮＭＯＳトランジスタ７のゲート電圧の降下を防止できる。 （もっと読む）

【課題】アバランシェ耐量のマージンが小さいスイッチング素子のジャンクション又はチャネルの温度が上昇した場合であっても、過電圧を印加されたときの降伏によってスイッチング素子が破壊されるのを防止することが可能な半導体装置を提供する。
【解決手段】縦型のＭＯＳＦＥＴからなる保護トランジスタ２０は、半導体基板２の一面にゲート電極２３及びソース電極２２を、他面にドレイン電極２１を形成してある。出力トランジスタ１０が形成された半導体基板１の一面に存するソース電極１２と、半導体基板２の一面とを導電性の接着剤６で接着して、ソース電極１２にソース電極２２及びゲート電極２３を電気的に接続し、熱的に密結合させる。ドレイン電極１１，２１同士はリード線３２で接続する。高温の場合、保護トランジスタ２０は、閾値が０Ｖ以下に低下してオンし、出力トランジスタのアバランシェ電流の一部又は全部を分担する。 （もっと読む）

【課題】センサスイッチング素子のセンサ電極とゲート電極の間のESD等の過電圧に対する対策を講じながらも、ゲート駆動損失の増加が防止された半導体装置を提供すること。
【解決手段】メインスイッチング素子領域２６のメイン電極２４と、センサスイッチン
グ素子領域２７のセンサ電極２５と、メイン電極２４とセンサ電極２５の間に形成されて
おり、メイン電極２４とセンサ電極２５の間に所定の電位差が形成されたときに両者間を
導通する保護素子３０を備えていることを特徴とする半導体装置１０。 （もっと読む）

【課題】耐圧を確保すると共に、回路を構成する面積の増大を抑えることのできる半導体装置の静電保護回路を提供する。
【解決手段】静電保護回路は、第１の導電型のウエル６４内に形成された第２の導電型の領域であるドレイン６８を一部の外部端子に接続され、ゲート７４と第１の導電型のウエル６４内に形成された第２の導電型の領域であるソース６６を共通接続された第１のＭＯＳトランジスタと、第１の導電型のウエル８４内に形成された第２の導電型の領域であるドレイン８８を第１のＭＯＳトランジスタのゲートとソースに共通接続され、ゲート９４と第１の導電型のウエル８４内に形成された前記第２の導電型の領域であるソース８６を電源端子５６に共通接続された第２のＭＯＳトランジスタとを有し、それぞれのＭＯＳトランジスタは、ドレインをコレクタとしウエルをベースとし、ソースをエミッタとする寄生トランジスタを形成する。 （もっと読む）

【課題】パワーデバイスとＣＭＯＳデバイスとを混載することができ、パワーデバイスのアバランシェ耐量及びＥＳＤ耐量が高い半導体装置を提供する。
【解決手段】半導体基板１１の上部にＰ型のウェル１２を形成し、ウェル１２にＳＴＩ１３を選択的に設け、ＳＴＩ１３の開口部１４内にＳＴＩ１３の側面１３ａに接するようにＮ^＋型のソース層１７及びドレイン層１８を相互に離隔して形成する。また、ソース層１７とドレイン層１８との間に、Ｐ^＋型のコンタクト層１９を形成する。コンタクト層１９はソース層１７に接し、ＳＴＩ１３からは離隔するように形成する。更に、ソース電極２１をソース層１７及びコンタクト層１９に接続し、ドレイン電極２２をドレイン層１８に接続し、ＳＴＩ１３上に側面１３ａに沿ってゲート電極２３を設ける。 （もっと読む）

集積半導体構成体を有する保護素子と、この保護素子の製造方法が記載される。この保護素子は、少なくも１つのショットキーダイオード（Ｓ）と少なくとも１つのツェナーダイオード（Ｚ）とを有し、電流供給部と電子回路との間に接続される。ここでは前記ショットキーダイオード（Ｓ）のアノードが電流供給部と接続されており、前記ショットキーダイオード（Ｓ）のカソードが電子回路および前記ツェナーダイオードのカソードと接続されており、該ツェナーダイオードのアノードがアースと接続されている。ショットキーダイオード（Ｓ）は、トレンチ・ＭＯＳ・バリア・ジャンクション・ダイオードまたはトレンチ・ＭＯＳ・バリア・ショットキーダイオード（ＴＭＢＳダイオード）またはトレンチ・ジャンクション・バリア・ショットキーダイオード（ＴＪＢＳダイオード）であり、少なくとも１つのトレンチ・ＭＯＳ・バリア・ショットキーダイオードと、ツェナーダイオード（Ｚ）のアノードとして用いられるｐドープ基板とを有する集積半導体構成体を含む。
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Ｔ−コイル回路網を備える回路設計を生成する方法の１つの実施形態は、インダクタのインダクタンスおよびＴ−コイル回路網の寄生ブリッジ容量を決定するステップ（３０５−３４０）を含み得る。寄生ブリッジ容量は、Ｔ−コイル回路網の出力に結合された負荷の寄生容量に依存する負荷容量基準と比較され得る（３４５，３５５）。Ｔ−コイル回路網の出力に結合された回路設計の静電放電（ＥＳＤ）保護の量、または、Ｔ−コイル回路網のインダクタのパラメータが、寄生ブリッジ容量と負荷容量基準との比較に従って、選択的に調整され得る（３５０，３６０）。インダクタのインダクタンスと、静電放電保護の量と、インダクタの巻線の幅とを特定可能な回路設計が出力され得る（３６５）。
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【課題】ＥＳＤ保護抵抗による出力トランジスタの静電破壊対策の効果を期待できると共にＥＳＤ保護抵抗による出力回路の出力インピーダンスの増加を緩和することができる半導体装置を提供する。
【解決手段】半導体装置における外部出力回路の出力を受ける外部接続端子にＥＳＤ保護用ダイオードを接続すると共に、前記外部出力回路には、出力制御信号によって並列的に駆動される複数の出力トランジスタの出力端子と前記外部接続端子との間に個別にＥＳＤ保護抵抗としての抵抗素子を配置して、出力回路のＥＳＤ保護を行う。夫々の抵抗素子はこれに直列された個々の出力トランジスタへの高圧ノイズの印加をなまらせることができ、その上、外部出力回路の出力インピーダンスは並列された抵抗の合成抵抗となるから外部接続端子への出力経路の抵抗を小さく保つことができる。 （もっと読む）

【課題】複数の電源系の間で生じる静電破壊の内、特にＣＤＭによる静電破壊に対し、少ない数の保護回路で防止することが可能な半導体装置を提供する。
【解決手段】電源電圧Ｖｄｄ１および基準電圧Ｖｓｓ１で動作する回路ブロック［１］１０と、電源電圧Ｖｄｄ２および基準電圧Ｖｓｓ２で動作する回路ブロック［２］１１を含む構成において、前記電源電圧Ｖｄｄ１と前記基準電圧Ｖｓｓ２の間をクランプするクランプ回路［１］１３ａと、前記電源電圧Ｖｄｄ２と前記基準電圧Ｖｓｓ１の間をクランプするクランプ回路［２］１３ｂと、前記基準電圧Ｖｓｓ１と前記基準電圧Ｖｓｓ２の間をクランプするクランプ回路［３］１３ｃを設ける。 （もっと読む）

概略を述べると、アンテナダイオードが、少なくとも一部がＴＳＶの周囲の排他的区域内に形成され、金属１層の導電体を介してＴＳＶ（シリコン貫通ビア）に接続されている。それと同時に、ＴＳＶは、排他的区域の外側に位置する１又は複数のトランジスタのゲートポリ又は拡散領域に接続している。 （もっと読む）

【課題】高耐圧の内部素子をＥＳＤの過電流ノイズとラッチアップ試験の過電流ノイズから保護する静電保護回路装置を提供する。
【解決手段】ＥＳＤ保護素子のガードリングとラッチアップ試験の過電流ノイズから保護するラッチアップ保護ダイオードのカソードを共有することにより、ＥＳＤの過電流ノイズとラッチアップ試験の過電流ノイズの両方のノイズから、内部回路を保護しつつ、静電保護回路装置のサイズ縮小を図ることができる。 （もっと読む）

【課題】電子回路の誤動作を防止でき、かつ、電力変換装置の小型化に寄与する複合半導体装置を提供する。
【解決手段】複合半導体装置１０は、第１の端子Ｇ１から入力される信号に応じて第２の端子Ｃ１から第３の端子Ｅ１へ電流を流す第１のパワー半導体素子１３と、第１の端子Ｇ２から入力される信号に応じて第２の端子Ｃ２から第３の端子Ｅ２へ電流を流す第２のパワー半導体素子１６が同一基板（チップ）２０内に形成された半導体装置であって、第２のパワー半導体素子１６の第３の端子Ｅ２は、第１のパワー半導体素子１３の第１の端子Ｇ１に電気的に接続されており、第１のパワー半導体素子１３の第２の端子Ｃ１の電位が時間経過とともに増加したとき、第１のパワー半導体素子１３の第２の端子Ｃ１から第２のパワー半導体素子１６の第１の端子Ｇ２に電荷をチャージする電流路を備えた。 （もっと読む）

【課題】 半導体集積回路をＥＳＤの過電流ノイズ及びラッチアップ試験の過電流ノイズから保護する保護回路であって、電源端子から保護素子への配線の配置の自由度を高めることができ、チップ面積の増大とはならない、保護回路を提供する。
【解決手段】 ラッチアップ試験の過電流ノイズから保護するバイポーラトランジスタ１２のベース接地電流増幅率を０．５〜１．０になるような構造とすることで、Ｉ/Ｏ端子１０から入ったラッチアップ試験の過電流ノイズは、バイポーラトランジスタ１２を通り接地端子１１へ流れるので、電源端子９からバイポーラトランジスタ１２のベースへの配線を細くすることが可能となり、配線配置の自由度が高まる。 （もっと読む）

【課題】異なる電圧で動作する回路を備えた半導体装置において、面積の増加を抑制することのできる半導体装置を提供する。
【解決手段】半導体装置は、外部端子１０に接続され、該外部端子から入力される第１電圧で動作する第１回路２０と、外部端子に抵抗素子を介して接続され、第１電圧より絶対値が小さい第２電圧で動作する第２回路４０と、抵抗素子と第２回路との間の第１ノードに接続され、制御信号により導通と非導通とのいずれか一方が選択される分圧素子と、を具備する。分圧素子は、第１電圧が外部端子に印加され第１回路を動作させる場合、制御信号により導通状態が選択される。 （もっと読む）

【課題】アイソレーションを改善した半導体スイッチを提供する。
【解決手段】第１の端子と、第２の端子と、前記第１の端子と前記第２の端子との間に接続されたスルーＦＥＴ及び前記第２の端子と第１の接地端子との間に接続されたシャントＦＥＴを有してなるスイッチ部と、前記スルーＦＥＴを駆動する第１の制御端子と、前記シャントＦＥＴを駆動する第２の制御端子と、前記スイッチ部と同一の基板に設けられ前記第１の制御端子及び前記第２の制御端子に差動出力する駆動回路と、を備えたことを特徴とする半導体スイッチが提供される。 （もっと読む）

集積回路（ＩＣ）内の金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）出力ドライバを静電放電（ＥＳＤ）から保護するためのシステムは、共通のＩＣ拡散材（２０５）内に位置付けられる第１のＭＯＳＦＥＴ出力ドライバおよび第２のＭＯＳＦＥＴ出力ドライバを含む。本システムは、共通ＩＣ拡散材に結合され、ＭＯＳＦＥＴ出力ドライバを囲む外周の外縁に沿って配置されるコンタクトリング（２２５，３２５，４２０）を含む。各ＭＯＳＦＥＴ出力ドライバのセントロイドは、両方のＭＯＳＦＥＴ出力ドライバを囲む外周のセントロイド（３８５，４６０）と共通である。各ＭＯＳＦＥＴ出力ドライバは、バイポーラスナップバックをＥＳＤ事象が起こるＭＯＳＦＥＴ出力ドライバで開始させる値のＲ_sub（基板抵抗２７５および２８０）を有する。Ｒ_subの値は、各ＭＯＳＦＥＴ出力ドライバのセントロイドからコンタクトリングまでの合成距離に依存する。
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