【課題】アバランシェ耐量が高い半導体装置を提供する。
【解決手段】第１導電型の半導体基板と、前記半導体基板上に形成された第１導電型の第１の半導体層と、前記第１の半導体層上に選択的に形成された第２導電型の第２の半導体層と、前記第２の半導体層の表層部に選択的に形成された複数の第１導電型のソース領域と、前記ソース領域の間に形成された第２導電型のキャリア抜き領域と、前記ソース領域及び前記キャリア抜き領域が交互に配列する第１の方向に延在し、前記ソース領域と前記第１の半導体層との間の電流経路を制御するゲート電極と、を備え、前記ソース領域および前記キャリア抜き領域が設けられた素子領域において、前記キャリア抜き領域が占める面積の割合が大なる部分と、前記キャリア抜き領域が占める面積の割合が小なる部分と、が設けられていることを特徴とする半導体装置が提供される。 （もっと読む）

【課題】 統合型のインテリジェントスイッチデバイス、複統合型の入力信号・伝達ＩＣまたは統合型のパワーＩＣなどに用いられる横型ＭＯＳＦＥＴにおいて、複雑な分離構造を用いずに、より小さいチップ面積でＥＳＤ耐量およびサージ耐量を高くすること。
【解決手段】 同一基板上に形成され、並列接続されたトランジスタおよびダイオードを備えた半導体装置において、前記トランジスタの降伏動作時の抵抗より前記ダイオードの降伏動作時の抵抗を小さく、かつ、前記トランジスタの二次降伏電流より前記ダイオードの二次降伏電流を大きくする。 （もっと読む）

【課題】半導体集積回路の静電気保護性能を向上する。
【解決手段】半導体装置の静電気保護回路は、電源電位線と基準電位線とによって前記半導体装置が備える半導体集積回路に電流を供給する電源系統と、信号端子にサージ電圧が発生したとき、前記信号端子に接続された第１ノードを介してサージ電流を前記電源系統に逃がす一次保護回路と、前記電源系統に発生するサージ電圧に応答してトリガ信号を生成するトリガ回路と、二次保護回路とを備える。二次保護回路がトリガ信号に応答して、第１ノードと前記半導体集積回路との間に接続された第２ノードを介してサージ電流を電源系統に逃がすことにより、半導体集積回路の近くでサージ電圧を速やかに抑制することができる。 （もっと読む）

【課題】
抵抗とダイオードを同一ｎ型不純物領域で形成した半導体保護装置において、半導体保護装置のＥＭＩフィルタ特性を維持してパッド部を離間する場合には抵抗Ｒの幅Ｗを広くし、パッド部下方のｐｎ接合容量を小さくする必要がある。この場合、パッド部下方のｐｎ接合容量小さくなることによりＥＳＤ耐量が劣化する問題があった。
【解決手段】
半導体保護装置の抵抗となるｎ型不純物領域とダイオードとなるｎ型不純物領域を離間し、抵抗となるｎ型不純物領域の面積をＥＭＩフィルタ特性において必要な最小限の面積とすることで、ダイオードとなるｎ型不純物領域の総面積を最大限に確保できる。これによりＥＳＤ耐量を従来より向上しつつパッド部間を離間できる。
さらに半導体保護装置の抵抗となるｎ型不純物領域両端の面積を抵抗の幅より拡大し、これと離間して抵抗となるｎ型不純物領域両端と同等の面積の他のｎ型不純物領域を設けてダイオードとすることで、ＥＳＤ耐量の向上が実現する。 （もっと読む）

【課題】ＥＳＤとＥＯＳとの双方から内部回路を有効に保護することができる半導体集積回路を提供する。
【解決手段】接続端子を介して信号の入力または出力を行う入出力回路を含む内部回路１３と、該内部回路を信号の電圧よりも高い過電圧から保護する保護回路とを有する半導体集積回路であって、前記保護回路が、前記接続端子に接続された第１の放電回路１０と、前記接続端子に接続された第２の放電回路２０と、過電圧により前記第２の放電回路に流れる電流を検知して過電圧検出信号を前記第１の放電回路に供給し、前記第１の放電回路の動作を禁止する信号を生成する過電圧検出回路３０とを備えた。 （もっと読む）

【課題】小さいレイアウト面積で、高いＥＳＤ耐圧量を有したＥＳＤ保護性能を実現する。
【解決手段】ＥＳＤ保護回路８は、クランプ回路９、ツェナーダイオード１０，１１
ＤＭＯＳからなるトランジスタ１２、ＩＧＢＴからなるトランジスタ１３、抵抗１４，１５から構成されている。この構成のＥＳＤ保護回路８は、被保護回路動作時の電流ノイズに対しては、ＤＭＯＳからなるトランジスタ１２によって該電流ノイズを吸収させて、ラッチアップによる誤動作を防止し、より大きなＥＳＤ時の電流に対してはサイリスタ効果により電流吸収能力の高いＩＧＢＴ（トランジスタ１３）を並列動作させることで効率よく、被保護回路を保護する。 （もっと読む）

【課題】従来に比べて更に保護能力を高めた保護素子を含む半導体装置を提供する。
【解決手段】Ｐ型ウェル２内にはＰ型領域４，Ｎ型領域５ａが、Ｎ型ウェル３内にはＰ型領域７ａ，Ｎ型領域８がそれぞれ形成され、両ウェル２及び３にまたがってＮ型領域６が形成されている。Ｎ型領域５ａはＮ型ウェル３より不純物濃度が高く、Ｎ型領域６，８はそれよりも更に高い。Ｐ型領域７ａはＰ型ウェル２より不純物濃度が高く、Ｐ型領域４はそれよりも更に高い。Ｎ型領域５ａの上層には、不純物濃度がＮ型領域５ａより高く、Ｎ型領域６，８と同程度のＮ型ドープトポリシリコン膜１１がＮ型領域５ａに接触して形成されている。Ｐ型領域７ａの上層には、不純物濃度はＰ型領域７ａより高く、Ｐ型領域４と同程度のＰ型ドープトポリシリコン膜１２がＰ型領域７ａに接触して形成されている。 （もっと読む）

【課題】ＥＳＤ耐性に優れ、保護素子の新たな作製を要さない半導体装置を提供する。
【解決手段】この発明にかかる半導体装置は、主電流を制御するゲート端子２２に接続されたゲート電極と、主電流を流すドレイン端子２１に接続されたドレイン電極と、主電流を流すソース端子２３に接続されたソース電極とを有する主ＭＯＳＦＥＴ素子３１と、ゲート端子２２に接続されたゲート電極と、ドレイン端子２１に接続されたドレイン電極と、電流検出用のセンスソース端子２４に接続されたソース電極とを有するセンスＭＯＳＦＥＴ素子３２と、ソース端子２３に接続されたゲート電極と、ドレイン端子２１に接続されたドレイン電極と、センスソース端子２４に接続されたソース電極およびボディ電極とを有するＥＳＤ保護素子Ａ３３と、ゲート端子２２に接続されたカソード電極と、センスソース端子２４に接続されたアノード電極とを有するＥＳＤ保護素子Ｄ４１とを備える。 （もっと読む）

【課題】種々の半導体用途において使用されるヒューズ回路を提供する。
【解決手段】ヒューズ回路は、インタクト状態とブロー状態を有するヒューズを備える。上記ヒューズは、上記ヒューズにブロー電流を流すことにより、ブロー状態に切り換えられる。上記ヒューズは、第１のトランジスタと第２のトランジスタとの間に直列に接続される。上記第１のトランジスタおよび第２のトランジスタは、相補的なトランジスタであり、上記ヒューズを流れる静電放電電流を低減するように作動する。第１のトランジスタおよび第２のトランジスタは、ターンオンされて、上記ヒューズにブロー電流を流す。 （もっと読む）

【課題】
使用現場で使用者や顧客の要望に応じて、回路システムを形成することのできる薄膜トランジスタ装置およびその製造方法を提供する。
【解決手段】
薄膜トランジスタ装置において、ＴＦＴにより構成した複数の集積回路ブロック１，２と、これらの集積回路ブロックを相互に接続するための網目状に交差したマトリックス配線３、４、５、６を設ける。相互の集積回路ブロック間の接続は、使用現場で使用者や顧客の要望に応じて導電性材料を印刷等により、マトリックス配線の各々の配線交差部に選択的に設けることにより行い、所望の回路システムを構成する。 （もっと読む）

【課題】静電破壊保護回路の大きさを変えることなく、保持電圧を向上させることができ、保持電圧の制御を可能とする静電破壊保護回路を提供する。
【解決手段】ベース領域12の表面に、エミッタ領域6近傍からコレクタ端子側1へベース領域より不純物濃度が高いＰ型拡散領域２０を備える構造とすることで、保持電圧を増加させることができ、Ｐ型拡散領域の長さにより保持電圧の値を設定することができる。 （もっと読む）

【課題】携帯電話用コンデンサマイクロフォンなどにおいて、Ｊ−ＦＥＴのソース−ドレイン間にＲＦフィルタを接続する回路が採用される場合に、個別のＲＦフィルタとＪ−ＦＥＴを基板に実装すると、組立工程での歩留まりの低下が問題となる。また小型化の要求にも対応できない問題があった。
【解決手段】１つのｎ型半導体基板に、Ｊ−ＦＥＴとＲＦフィルタを集積化する。半導体基板をバックドレインとし、ｎ型半導体基板表面に設けたｐ型不純物領域内にＪ−ＦＥＴを形成する。バックドレインは表面のＪ−ＦＥＴのドレイン領域と接続する。Ｊ−ＦＥＴのゲート領域はＪ−ＦＥＴのチャネル領域と、ｐ型不純物領域に設けられる。ドレイン領域の一部はＪ−ＦＥＴのチャネル領域からｎ型半導体基板まで延在し、ｎ型半導体基板には、ｐ型不純物領域を設けてＪ−ＦＥＴのソース−ドレイン間にＲＦ−フィルタを構成する。 （もっと読む）

【課題】内部回路の誤動作を誘発させない保護回路を有する半導体装置を提供する。
【解決手段】Ｐ型Ｓｉ基板１０１と、ＥＳＤ保護素子１Ａと、被保護素子１Ｂとを備えた半導体装置１であって、ＥＳＤ保護素子１Ａは、ソースＮ型拡散領域１０７Ａと、Ｐ型Ｓｉ基板１０１内においてソースＮ型拡散領域１０７Ａを覆い、ソースＮ型拡散領域１０７Ａの下方から少なくともゲート電極１０６Ａの下方の一部まで形成され、Ｐ型Ｓｉ基板１０１の基本領域よりもＰ型不純物濃度が高い高濃度Ｐ型拡散領域１０３とを備え、被保護素子１Ｂは、ドレインＮ型拡散領域１０８Ｂと、Ｐ型Ｓｉ基板１０１内においてドレインＮ型拡散領域１０８Ｂと接する低濃度Ｐ型拡散領域１０４とを備え、ＥＳＤ保護素子１Ａのドレイン電極１１２Ａと被保護素子１Ｂのドレイン電極１１２Ｂとが接続され、高濃度Ｐ型拡散領域１０３は、低濃度Ｐ型拡散領域１０４よりもＰ型不純物濃度が高い。 （もっと読む）

【課題】小型の静電破壊保護トランジスタを有する半導体装置を提供する。
【解決手段】第１導電型の半導体層１２に、ゲート絶縁膜１３を介して形成されたゲート電極１４と、ゲート電極１４のゲート幅方向Ｙに沿って形成された第２導電型の第１不純物拡散層１５と、ゲート幅方向Ｙに沿って第１不純物拡散層１５と対向配置された本体部１６ａと、本体部１６ｂからゲート電極１４と反対側に突出した複数の凸部１６ｂとを有し、ゲート電極１４のゲート長方向Ｘの幅Ｗｄ１が第１不純物拡散層１５のゲート長方向Ｘの幅Ｗｓ１より大きい第２導電型の第２不純物拡散層１６と、を備えた絶縁ゲート電界効果トランジスタ１７を具備する。 （もっと読む）

【課題】小型で確実に動作する半導体静電保護装置を提供する。
【解決手段】半導体静電保護装置が、ＥＳＤサージを吸収する第１のパッドと、ＥＳＤサージを放出する第２のパッドと、コレクタが第１のパッドと接続され、ＥＳＤ保護素子としてＥＳＤサージを流すバイポーラトランジスタと、ドレインがバイポーラトランジスタのエミッタと接続されるとともに、ソースが第２のパッドと接続され、ＥＳＤサージを流すＭＯＳトランジスタと、ＭＯＳトランジスタのゲートと第２のパッドとの間に接続される第１の抵抗と、カソードが第１のパッドと接続されるとともに、アノードが第１の抵抗とＭＯＳトランジスタのゲートと接続され、ＥＳＤサージを第１の抵抗に流すことにより、第１の抵抗に発生する電圧によりＭＯＳトランジスタを動作させるツェナーダイオードと、を有する。 （もっと読む）

【課題】誤動作しないＥＳＤ保護回路を提供する。
【解決手段】出力端と、低電圧端と、高電圧端と、前記出力端と前記低電圧端との間に接続された第１のトランジスタと、前記第１のトランジスタの制御電極と前記高電圧端との間に接続され、過電圧によりブレークダウンする第１のツェナーダイオードと、前記出力端と前記高電圧端との間に接続され、前記出力端に過電圧が印加されたとき前記高電圧端に電流を流す第１のダイオードと、を備えたことを特徴とするＥＳＤ保護回路が提供される。 （もっと読む）

【課題】保護ダイオードの降伏電圧のバラツキを低減する。
【解決手段】Ｐ型低濃度拡散領域７とＮ型低濃度拡散領域１１の間にＰ型第２低濃度拡散領域９を備えている。Ｐ型第２低濃度拡散領域９は、Ｎ型低濃度拡散領域１１を形成するためのＮ型不純物イオンとＰ型低濃度拡散領域７を形成するためのＰ型不純物イオンが半導体基板に重複して注入され、かつ熱拡散されて形成されたものである。Ｐ型第２低濃度拡散領域９はＰ型低濃度拡散領域７よりも薄いＰ型不純物濃度をもつ。Ｐ型第２低濃度拡散領域９の深さは、低濃度拡散領域７，１１の深さと同じである。 （もっと読む）

【課題】ウェハ貫通ビア構造を有するＥＳＤネットワーク回路及びその製造方法を提供する。
【解決手段】本発明は一般に回路構造及び回路の製造方法に関し、より具体的には、ウェハ貫通ビアを有する静電放電（ＥＳＤ）回路及びその製造方法に関する。ＥＳＤ構造体は、ＥＳＤ能動デバイスと、ＥＳＤ能動デバイスから基板への低直列抵抗経路をもたらす少なくとも１つのウェハ貫通ビアとを備える。装置は、入力部と、少なくとも１つの電力レールと、入力部と少なくとも１つの電力レールとの間に電気的に接続されたＥＳＤ回路とを含み、ここでＥＳＤ回路は少なくとも１つのウェハ貫通ビアを備えて基板への低直列抵抗経路をもたらす。方法は、ＥＳＤデバイスを基板上に形成することと、基板の裏面に接地面を形成することと、ＥＳＤ能動デバイスの負電源及び接地面に電気的に接続されて基板への低直列抵抗経路をもたらす少なくとも１つのウェハ貫通ビアを形成することとを含む。 （もっと読む）

【課題】保護回路において、所望の遅延時間を実現する。また、遅延回路の小型化を図り、消費電力を低減させる。
【解決手段】遅延回路１００は、第１のインバータ１０１〜第３のインバータ１０３、第４のｐチャネルＭＯＳＦＥＴ７、第４のｎチャネルＭＯＳＦＥＴ８、遅延抵抗１２１およびキャパシタ１２２で構成されている。遅延抵抗１２１は、第１のインバータ１０１の出力端子と第２のインバータ１０２の入力端子の間に接続されている。第４のｎチャネルＭＯＳＦＥＴ８のゲート端子は、遅延抵抗１２１と第２のインバータ１０２の入力端子の間のノード１１３に接続されている。第４のｎチャネルＭＯＳＦＥＴ８のゲート端子とドレイン端子の間には、キャパシタ１２２が接続されている。第４のｎチャネルＭＯＳＦＥＴ８の帰還容量を用いることで、キャパシタ１２２の容量を、キャパシタ１２２の物理的な静電容量よりも擬似的に大きくする。 （もっと読む）

【課題】信頼性の高いＥＳＤ保護検証を高速に実行する。
【解決手段】本発明の例に関わるＥＳＤ保護検証装置は、第１のパッドに接続された素子を抽出する素子抽出部１１と、抽出された素子の中から第１のパッドに第１の端子が接続された１つ以上の素子を判別し、その素子の寸法情報に基づく第１の演算値を算出する第１の素子情報調査／演算部１２と、第１の基準値と第１の演算値とを比較し、素子が所定のＥＳＤ耐圧を有するか否か判定する第１のエラー検出部１３と、第１のパッドに第１の端子が接続された素子の中から第２の端子が第２のパッドに接続された１つ以上の素子を判別し、その素子の寸法情報に基づく第２の演算値を算出する第２の素子情報調査／演算部１４と、第２の基準値と第２の演算値とを比較して、素子が所定のＥＳＤ耐圧を有するか否か判定する第２のエラー検出部１５と、を備える。 （もっと読む）