【課題】多電源が入力される半導体集積回路内で種々の耐圧を有したＥＳＤ保護素子が適切なＥＳＤ保護素子であるか否かを容易に検証するＥＳＤ保護素子検証方法を得ること。
【解決手段】半導体回路の回路図内の素子と素子耐圧情報とを対応付けするステップＳ１０と、使用者からの指示情報に基づいて、回路図内のピンに、電源ピン、ＧＮＤピンまたは信号ピンの何れかを設定するとともに電源ピンには印加電圧を設定するステップＳ２２と、ネットリストに基づいて、信号ピンと電源ピンとの間に接続されてＰＮ接合を有している素子を抽出するステップＳ３０と、耐圧情報、電源ピンへの印加電圧およびネットリストに基づいて、抽出した素子が適切な耐圧を有しているか否かを判定するステップ５０と、耐圧の判定結果に基づいて、回路図内から不適切な電源側のＥＳＤ保護素子を抽出して登録するステップＳ７０と、を含む。 （もっと読む）

【課題】 静電破壊保護回路の動作開始電圧を下げるためトリガ素子を接続した場合であっても、静電破壊保護回路の静電破壊耐量を向上させることができる静電破壊保護回路を提供する。
【解決手段】 トリガ素子が接続される別のベース電極部拡散領域の周囲に、ベース領域より不純物濃度が低く、かつベース領域より深く形成されたＰ型拡散領域１１を備える構造とすることで、別のベース電極部拡散領域近傍で生じる高電界を緩和し、またコレクタの一部を構成する埋め込み領域近傍で、ベース電流供給に必要な高電界を生じさせることができ、静電破壊耐量を向上させている。 （もっと読む）

【課題】高い信頼性を有し、微細化に好適な構造の保護ダイオードを備えた半導体装置およびその製造方法を提供する。
【解決手段】半導体基板３２の第１領域１１に形成された絶縁ゲート電界効果トランジスタ１２と、第１領域１１に隣接する第２領域１３に形成され、絶縁ゲート電界効果トランジスタ１２のゲート絶縁膜３４より厚く、且つ高濃度に不純物を含有するシリコン酸化膜４０と、シリコン酸化膜４０上に形成されたポリシリコン層内に複数のＰＮ接合を有するとともに、絶縁ゲート電界効果トランジスタ１２のゲートとソースとの間に接続され、絶縁ゲート電界効果トランジスタ１２のゲート破壊を防止する保護ダイオード１４と、を具備する。 （もっと読む）

【課題】 ＩＧＢＴのターンオフ時のｄｖ／ｄｔが過大になることによる、ＩＧＢＴの破壊を防止するため、チップに外付けでゲート抵抗を接続する回路が採用されている。しかし、ＩＧＢＴのチップをユーザに供給する場合、ユーザ側でｄｖ／ｄｔが定格外となる抵抗値のゲート抵抗が接続される場合もあり、これによるＩＧＢＴの破壊が発生する問題があった。
【解決手段】 ダイオードと抵抗を並列接続してＩＧＢＴと同一チップに集積化し、ダイオードのカソードをＩＧＢＴのゲートに接続することにより、ターンオン特性を劣化させずにＩＧＢＴのチップ内でｄｖ／ｄｔの値を制限できる。ＩＧＢＴのｄｖ／ｄｔ破壊が防止できる抵抗値を有する抵抗を内蔵することにより、チップの供給先（ユーザ側）でのｄｖ／ｄｔの増大によるＩＧＢＴの破壊を防止できる。 （もっと読む）

【課題】ドット反転方式をサポートする液晶表示装置の駆動集積回路チップのソースドライバに適用可能な新しい構造の静電気放電保護回路を提供する。
【解決手段】静電気放電保護回路は、第１の電源ラインと接地ラインとの間に接続され、入出力パッドに第１の動作電圧を提供する第１の出力バッファ２０６Ａと、接地ラインと第２の電源ラインとの間に接続され、入出力パッドに第２の動作電圧を提供する第２の出力バッファ２０６Ｂと、第１の電源ラインと入出力パッドとの間に１つまたは複数のダイオードが直列に接続された第１の伝達部３０８Ａと、入出力パッドと第２の電源ラインとの間に１つまたは複数のダイオードが直列に接続された第２の伝達部３０８Ｂと、を備え、第１の伝達部のダイオードが、第１の動作電圧より高い降伏電圧を有し、第２の伝達部のダイオードが、第２の動作電圧より高い降伏電圧を有する。 （もっと読む）

【課題】半導体装置の内部回路を静電気放電から保護するためのダイオードを備えた静電保護回路において、本来の静電保護回路を維持しつつダイオードの寄生容量による内部回路への影響を小さくすること。
【解決手段】半導体装置の内部回路を静電気放電から保護するための静電保護ダイオードを備えた静電保護回路において、正電源端子側の第１の静電保護ダイオードに対しては、アノードが正電源端子側となるように補助ダイオードを直列に接続し、また負電源端子側の第２の静電保護ダイオードに対しては、アノードが信号端子側となるように補助ダイオードを直列に接続する。 （もっと読む）

本発明は、ＩＣチップをＥＳＤから保護するための保護回路に関する。集積回路チップのためのＥＳＤ保護回路は、分離されたＮＭＯＳトランジスタを備えていて、これは、バックゲートを基板から分離している分離領域と、バックゲート上に形成された第１および第２ドーピング領域およびゲートとを有している。ＥＳＤ保護回路は、分離領域を第１電気ノードに接続する第１端子と、第２ドーピング領域を第２電気ノードに接続する第２端子とを更に備え得る。第１電気ノードは、第２電気ノードより高い電圧レベルを有していてもよく、かつゲートおよびバックゲートは、第２端子に接続され得る。
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【課題】ＥＳＤ耐量の低下を抑制し、静電容量を低減可能な双方向ダイオード構造を有する半導体装置を提供する。
【解決手段】ｐ型半導体基板１１の表面にあるｎ型共通カソード領域１３、共通カソード領域１３の表面にあり、キャリア濃度が半導体基板１１より高く且つツェナー降伏が支配的に起こる程度に高いｐ型第１アノード領域１６、第１アノード領域１６と離間して共通カソード領域１３の表面にあり、第１アノード領域１６とキャリア濃度が同等のｐ型第２アノード領域１７、第１アノード領域１６と離間し、第２アノード領域１７に接し、共通カソード領域１３の表面にあり、第２アノード領域１７よりキャリア濃度が低いｐ型第３アノード領域１８、半導体基板１１と第１アノード領域１６とを接続する共通カソード領域１３にあるｐ型表裏導通領域１５、第２及び第３アノード領域１７、１８上の表面電極２５、及び半導体基板１１裏面の裏面電極２６を備える。 （もっと読む）

【課題】製造効率を向上すると共に、内部回路の保護を的確に行う。
【解決手段】サージ電圧が入力パッドＰＡＤに入力された際に、ゲート電極５０１が、Ｐウェル２０１にて絶縁層３０１を介して対面する部分２０１Ｂに、キャリアを誘起させるように構成する。これにより、ＥＳＤ保護素子１０１において、寄生バイポーラトランジスタの直流電流増幅率ｈ_ＦＥを上昇させ、スナップバック開始電圧Ｖｔ１を低下させる。 （もっと読む）

【課題】製造効率を向上すると共に、内部回路の保護を的確に行うことが容易に可能な半導体装置、半導体装置の製造方法、静電放電保護素子を提供する。
【解決手段】半導体基板２０に第１導電型の第１半導体領域２１が形成され、その両側に第２導電型の第２及び第３半導体領域（２２，２３）が形成され、第１半導体領域の上方に絶縁膜を介してゲート電極３２が形成され、第１半導体領域と第３半導体領域の接合面をまたいでそれらにかかるように第１導電型の第４半導体領域３０が形成され、第２及び第３半導体領域にソース領域２６とドレイン領域２８が形成され、ゲート電極及びソース領域が接地され、内部回路に接続された入力パッド４０がドレイン領域に接続され、入力パッドにサージ電圧が入力された際にドレイン領域と第４半導体領域との間でツェナー降伏が生じて寄生バイポーラトランジスタがオン状態となり、サージ電圧を放電する。 （もっと読む）

【課題】小型の過電圧保護素子を提供する。
【解決手段】サブコレクタ領域１３にオーミックコンタクトを有する電極３と、サブコレクタ領域１３上に形成され、第１導電性に対して反対の導電性である第２導電性を有するアノード領域４と、アノード領域４にオーミックコンタクトを有するアノード電極１８と、アノード領域４と分離されて形成され、前記第２導電性を有するベースメサ領域５と、ベースメサ領域５上に形成され、前記第１導電性を有するエミッタメサ領域７と、エミッタメサ領域７と分離されて形成され、前記第１導電性を有するエミッタメサ領域８と、エミッタメサ領域８にオーミックコンタクトを有するエミッタ電極１０と、エミッタメサ領域７にオーミックコンタクトを有するエミッタ電極９と、電極３とエミッタ電極１０とを接続する配線１６と、アノード電極１８とエミッタ電極とを接続する配線１７とを備え、配線１６と配線１７とを出力端子とする。 （もっと読む）

【課題】面積効率やレイアウト設計の自由度を向上させた半導体装置及び半導体装置の製造方法を提供すること。
【解決手段】複数の外部端子ＶＤＤ、ＶＳＳ、Ｐｉｎ１、Ｐｉｎ２を有し、複数の半導体基板１０、２０、３０を積層して含む半導体装置であって、半導体基板のうち少なくとも１つを貫通し、半導体装置のいずれかの外部端子と電気的に接続する貫通電極５１、５２、５３、５４と、いずれか１つの半導体基板に設けた複数の静電放電保護回路４１、４２、４３とを含み、貫通電極５１、５２、５３、５４は、複数の静電放電保護回路４１、４２、４３のいずれかと電気的に接続され、複数の静電放電保護回路４１、４２、４３は、貫通電極５１、５２、５３、５４のいずれかと電気的に接続されている静電放電保護回路４１、４２、４３が設けられる半導体基板は、最下層又は最上層に積層された半導体基板であってもよい。 （もっと読む）

集積回路（ＩＣ）内で実現される回路設計を、静電放電（ＥＳＤ）から保護するための方法は、共通の重心（１３０）を共有するように、第１の装置アレイ（２４５）および第２の装置アレイ（２５０）を備える装置アレイ対（１０４および１０８）をＩＣ上に配置することを含み、第１および第２の装置アレイは一致している。第１のＥＳＤダイオードアレイ（２２０）および第２のＥＳＤダイオードアレイ（２２５）を備えるＥＳＤダイオードアレイ対（１１０）は、ＩＣ上に、第１および第２の装置アレイを含む第１の周辺部（１１５）に隣接して配置され得、第１および第２のＥＳＤダイオードアレイは共通の重心を共有するとともに、一致している。第１のＥＳＤダイオードアレイの各ＥＳＤダイオード（２２０）のカソード端子は、第１の装置アレイ（２４５）の入力に結合され、第２のＥＳＤダイオードアレイの各ＥＳＤダイオード（２２５）のカソード端子は、第２の装置アレイ（２５０）の入力端子に結合され得る。
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【課題】ＭＯＳトランジスタのＥＳＤ耐量を向上することが可能な半導体装置を提供する。
【解決手段】半導体装置１００は、ＭＯＳトランジスタ１と、多結晶シリコンからなる多結晶シリコンダイオードが複数直列に接続されて構成された第１のダイオード回路１１６と、第１のダイオード回路の複数の多結晶シリコンダイオードの逆方向降伏電圧の総和よりも低い逆方向降伏電圧を有し、単結晶シリコンからなる第１の単結晶シリコンダイオード１８と、多結晶シリコンからなる多結晶シリコンダイオードが複数直列に接続されて構成された第２のダイオード回路１１７と、第２のダイオード回路の複数直列に接続された多結晶シリコンダイオードの逆方向降伏電圧の総和よりも低い逆方向降伏電圧を有し、単結晶シリコンからなる第２の単結晶シリコンダイオード１９を備える。 （もっと読む）

【課題】寄生容量が小さく、かつ、信号波形の歪み発生を防止または抑制した保護素子をＩＣ内に実現する。
【解決手段】内部回路２と、その保護素子３とを同一半導体基板に有する。保護素子３は、アノード同士が共通接続されて浮遊ノードを形成した２つのダイオードＤ１,Ｄ２を有し、これがウェル・イン・ウェル構造に形成されている。このウェル・イン・ウェル構造は、浮遊ゲートを形成するＰ型ウェルと、Ｐ型ウェルを包含し、一方のダイオードのカソードと同電位のＮ型ウェルと、Ｐ型ウェル内に形成された、他方のダイオードのカソードと同電位の第１のＮ型領域と、を有して構成されている。 （もっと読む）

【課題】低消費電力のスイッチ及びＥＳＤ保護素子を提供する。
【解決手段】本発明の例に関わるスイッチは、基板１０上に設けられた第１及び第２の電極１１，１２と、第１の電極１１上に設けられたアンカー１４と、アンカー１４に支持され、アンカー１４から第２の電極１２上方まで延在し、導電体が用いられ、第２の電極１２に対して上下方向に動く可動構造１５と、可動構造１５の端部に設けられ、第２の電極上方に配置される接点部１６と、可動構造１５上に設けられ、可動構造１５を構成する材料と応力差を有し、接点部１６を第２の電極１２に向かって反らせる調整膜１８と、可動構造１６の周囲を取り囲むように基板１０上に設けられ、調整膜１８に接触し、駆動電極として機能するキャップ２０と、を具備する。 （もっと読む）

【課題】ＥＳＤ保護回路を構成するダイオードのジャンクション耐圧を向上し、かつ素子面積を小さくしても十分に電流を流すことのできる保護ダイオードを備えた半導体装置およびその製造方法を提供する。
【解決手段】半導体層Ｓに形成された第１導電型不純物の低濃度層２と、第１導電型不純物の低濃度層２の表面側に埋め込むように形成された素子分離膜１０と、第１導電型不純物の低濃度層２における素子分離膜１０の一方側に形成された第１導電型不純物の中濃度層１と、第１導電型不純物の低濃度層２における第１導電型不純物の中濃度層１とは反対側の素子分離膜１０の他方側に形成された第２導電型不純物の中濃度層４と、第１導電型不純物の中濃度層１の表面側に形成された第１導電型不純物の高濃度層３と、第２導電型不純物の中濃度層４の表面側に形成された第２導電型不純物の高濃度層５とを有してなる保護ダイオードを備え、第１導電型不純物の中濃度層１と第２導電型不純物の中濃度層４とが相互に接触していないことを特徴とする半導体装置。 （もっと読む）

【課題】電源端子、接地端子、出力端子の３端子の中で、任意の２つの端子の間に逆電圧が印加された場合に、過大電流によるＩＣの破壊を防止する。
【解決手段】Ｐチャネル型ＭＯＳトランジスタＱ２とＮチャネル型ＭＯＳトランジスタＱ１とが直列接続されて第１のインバータを形成する。Ｐチャネル型ＭＯＳトランジスタＱ４とＮチャネル型ＭＯＳトランジスタＱ３とが直列接続されて第１のインバータを形成する。そして、Ｐチャネル型ＭＯＳトランジスタＱ２，Ｑ４のバックゲートに接続された逆電圧保護用のＰチャネル型ＭＯＳトランジスタＱ６を設ける。また、Ｎチャネル型ＭＯＳトランジスタＱ１，Ｑ３のバックゲートに接続された逆電圧保護用のＮチャネル型ＭＯＳトランジスタＱ５を設ける。 （もっと読む）

【解決手段】改善されたＥＳＤ保護回路を有する増幅器が述べられる。典型的な一設計では、この増幅器は、トランジスタ、インダクタ、及びクランプ回路を含む。トランジスタは、パッドに結合されたゲートを有し、増幅器についての信号増幅を提供する。インダクタは、トランジスタのソースに結合され、トランジスタについてのソース・ディジェネレーションを提供する。クランプ回路は、トランジスタのゲートとソースとの間に結合され、トランジスタのＥＳＤ保護を提供する。クランプ回路は、トランジスタのゲートとソースとの間に結合された少なくとも１つのダイオードを含み得る。クランプ回路は、大電圧パルスがパッドに印加された際に、インダクタを介して電流を導き、インダクタの両端に電圧降下を生じさせる。 （もっと読む）

【課題】 ブレークダウン電圧を調整可能であり、かつ、小型なサージ保護素子を提供する。
【解決手段】 半導体基板１２の表面に露出している第１導電型の第１領域２６と、半導体基板１２の表面に露出しており、第１領域２６と隣接している第２導電型の第２領域２４と、半導体基板１２の表面に露出しており、第２領域２４と隣接しており、第２領域２４によって第１領域２６から分離されている第１導電型の第３領域２２と、第１領域２６の表面に形成されている第１電極３２と、第３領域の表面に形成されている第２電極３０と、第１電極３２と第２領域２４の間の第１領域２６の表面に形成されている絶縁膜３４と、絶縁膜３４上に形成されているブレークダウン制御電極３６を有していることを特徴とするサージ保護素子２０。 （もっと読む）