【課題】隣接する端子間にサージ電圧が印加された場合に、隣接する端子の間に接続された回路素子をサージ電圧による静電破壊から保護すると共に過電圧保護回路の回路規模を削減する。
【解決手段】半導体集積回路２００は、端子Ｐ０〜Ｐ１４、ダイオード接続されたＭＯＳトランジスタＭＮ０〜ＭＮ１５、保護ダイオード回路ＨＤ１、ＨＤ３、ＨＤ５、ＨＤ７、ＨＤ９、ＨＤ１１、ＨＤ１３、電池放電用ＭＯＳトランジスタＴ１〜Ｔ１４、電池電圧検出制御回路１０、ダイオード接続されたＭＯＳトランジスタＭＰ１１〜ＭＰ１７を含んで構成される。ダイオード接続されたＭＯＳトランジスタＭＮ１〜ＭＮ１４は、端子Ｐ０〜Ｐ１４の隣接する各端子間にそれぞれ接続される。ダイオード接続されたＭＯＳトランジスタＭＰ１１〜ＭＰ１７は、２つのセルに１個ずつ設けられている。 （もっと読む）

【課題】テスト用のプローブとパッドとの接触を容易にテストすることが可能な半導体集積回路のテスト方法およびテストシステムを提供する。
【解決手段】半導体集積回路のテスト方法は、ＲＦ回路のテスト前に、テスト信号を印加するための第１のプローブと第１の信号端子とを接続させ、且つ、テスト信号を印加するための第２のプローブと第２の信号端子とを接続させた状態で、制御端子に印加される制御電圧に応じてＭＯＳトランジスタをオンし、第１のプローブと第２のプローブから交流信号を出力したときの半導体集積回路からの反射波に基づいて、第１のプローブと第１の信号端子との間および第２のプローブと第２の信号端子との間が導通しているか否かを判断する。 （もっと読む）

【課題】ＣＭＯＳの微細プロセスに混載可能な高耐圧の静電サージ保護回路、ＤＣ−ＤＣコンバータ制御回路及びＤＣ−ＤＣコンバータを提供する。
【解決手段】ＣＭＯＳと、前記ＣＭＯＳを構成するトランジスタよりも高耐圧の第１のトランジスタと、が形成された半導体基板をコレクタとして有する第２のトランジスタと、前記第２のトランジスタのベースと前記コレクタとの間に接続され、過電圧によりブレークダウンし前記第２のトランジスタのエミッタ・コレクタ間電圧をクランプするツェナーダイオードと、を備えたことを特徴とする静電サージ保護回路が提供される。 （もっと読む）

【課題】 占有面積の増加がなく、十分なＥＳＤ保護機能を持たせたＥＳＤ保護用のＮ型のＭＯＳトランジスタを有する半導体装置を提供する。
【解決手段】 内部素子のＮ型ＭＯＳトランジスタやその他の内部素子をＥＳＤによる破壊から保護するためのＥＳＤ保護用のＮ型ＭＯＳトランジスタのチャネル領域の下部に、濃いＮ型の不純物を有するシリコン領域からなる埋め込みＮ型領域を配置した半導体装置とした。 （もっと読む）

【課題】外部電源が停電（例えば、瞬時停電）した場合であっても、スイッチング素子に印加される過電圧から当該スイッチング素子を保護することの可能な過電圧保護回路の提供。
【解決手段】過電圧保護回路１は、ゲートへ入力される第１指示信号がスイッチング素子Ｓ１をオフ状態とする指示信号である場合であっても、スイッチング素子Ｓ１のドレインとソースとの間に印加される電圧が予め設定された閾値電圧（ここでは、ツェナーダイオードＺ１、Ｚ２のツェナー電圧Ｖｚ１，Ｖｚ２の和）以上となった場合には、スイッチング素子Ｓ１を強制的にオン状態とする切換回路（ここでは、ツェナーダイオードＺ１、Ｚ２）を備える。 （もっと読む）

【課題】 低耐圧回路から高耐圧回路までの各回路に対するＥＳＤ保護機能を有し、しかも小さいレイアウト面積で実現できるＥＳＤ保護回路を提供する。
【解決手段】 低電圧を出力する電源端子ＶＣＣ＿ｌに接続するノードＮＬと接地線の間にＥＳＤ保護素子１３を備え、中間電圧を出力する電源端子ＶＣＣ＿ｍに接続するノードＮＭとノードＮＬの間にＥＳＤ保護素子１２を備え、高電圧を出力する電源端子ＶＣＣ＿ｈに接続するノードＮＨとノードＮＭの間にＥＳＤ保護素子１１を備える。接地線ＶＳＳと、ノードＮＬ，ＮＭ，ＮＨの各間には、それぞれ低耐圧の被保護素子１８，中間耐圧の被保護素子１７，高耐圧の被保護素子１６が接続される。ＥＳＤ保護素子１１，１２，１３によって被保護素子１６のＥＳＤ保護を行い、ＥＳＤ保護素子１２，１３によって被保護素子１７のＥＳＤ保護を行い、ＥＳＤ保護素子１３によって被保護素子１８のＥＳＤ保護を行う。 （もっと読む）

【課題】異なる電源系統から電源電圧を供給される出力回路と入力回路とを含む半導体装置において、ＥＳＤサージ電圧が出力回路を介して入力回路にそのまま印加されることによって入力回路が破壊されることを有効に抑制する。
【解決手段】半導体装置が、第１電源パッド１１と、第１接地パッド１２と、第１電源線１３と、第１接地線１４と、出力回路１５と、第２電源パッド２１と、第２接地パッド２２と、第２電源線２３と、第２接地線２４と、入力回路２５と、信号線２０と、メインＥＳＤ保護素子１６と、保護ダイオード対Ｄ１と、ＰＭＯＳトランジスタＰ２とを備えている。出力回路１５がＰＭＯＳトランジスタＰ３を含み、入力回路２５がＮＭＯＳトランジスタＮ１を含む。ＰＭＯＳトランジスタＰ２は、ソースが信号線２０に接続され、ドレインが第２接地線２４に接続され、ゲートとバックゲートが第２電源線２３に接続されている。 （もっと読む）

【課題】横方向二重拡散ＭＯＳトランジスタ（ＬＤＭＯＳ）の特性を悪化させることがなく、回路素子サイズの増大や各素子の製造時のばらつきの影響を抑えることができる、半導体素子の保護回路を提供する。
【解決手段】ＬＤＭＯＳ１１０のバックゲートの出力をトリガーとして用い、ＬＤＭＯＳのドレインに接続される出力端子１２０に印加されるＥＳＤサージを、直列に接続された高耐圧ＭＯＳ１４０及び低耐圧ＭＯＳ１４２を経て接地端子１２２に流す。 （もっと読む）

【課題】半導体素子を保護する保護素子を備え、静電破壊が抑制され、信頼性の高い半導体装置を提供する。
【解決手段】半導体装置１は、チャネル層１０５とキャップ層１１２とを含む半導体積層体１１３と、半導体積層体１１３上に形成された下部電極２１３と上部電極２１６とを有する少なくとも１つの半導体素子１Ｘと、半導体素子１Ｘと共通の半導体積層体１１３を有し、半導体素子１Ｘを保護する少なくとも１つの保護素子１Ｙとを備えたものである。保護素子１Ｙは、キャップ層１１２を厚み方向に貫通するリセス部２２１と、リセス部２２１の底面２２１Ｂから半導体積層体１１３内に厚み方向に形成された絶縁領域２１８Ｙと、リセス部２２１を挟んで両側に形成されたキャップ層１１２に接続された一対のオーミック電極２１９、２２０とを備えたものである。 （もっと読む）

【課題】ガードリング構造を有する半導体デバイス、ディスプレイドライバ回路、及びディスプレイ装置を提供する。
【解決手段】本発明による半導体デバイスは、第１導電型の半導体基板と、半導体基板に既定の深さを有して形成された２以上の第２導電型の第１ウェル領域と、第２導電型の第１ウェル領域の内に既定の深さを有して形成された少なくとも一つの第１導電型の第２ウェル領域と、第１ウェル領域の間に位置し、第１ウェル領域と既定の間隔だけ離隔して既定の深さを有して形成された第２導電型のガードリング領域と、を含み、ガードリング領域は、システムグラウンド電圧に連結される。 （もっと読む）

【課題】放電効率の向上と、通常動作時の電位変動の伝達の抑制とを両立させることができる静電気保護素子を有する半導体装置を提供すること。
【解決手段】第１電源電位配線と第１接地電位配線との間にて、電気的に接続された第１回路、及びダイオード接続されたＭＯＳトランジスタを有する第１保護素子と、第２電源電位配線と第２接地電位配線との間にて、電気的に接続された第２回路、及びダイオード接続されたＭＯＳトランジスタを有する第２保護素子と、前記第１接地電位配線と前記第２接地電位配線との間に２つのＭＯＳトランジスタが互いに逆バイアス状態になるように並列にダイオード接続された第３保護素子と、を備え、前記第３保護素子における２つのＭＯＳトランジスタの閾値電圧は、前記第１保護素子及び前記第２保護素子における各ＭＯＳトランジスタの閾値電圧よりも大きく設定されている。 （もっと読む）

【課題】トレンチ型絶縁ゲート半導体素子と多結晶シリコンダイオードを同一チップ上に形成して性能を高める。
【解決手段】本発明では、半導体基板上の半導体層の主面に形成されたトレンチ型絶縁ゲート半導体素子のトレンチ溝の外側には、トレンチ溝に連なる多結晶シリコン層を形成する。また、トレンチ溝の外側には、前記トレンチ溝に連なる多結晶シリコン層とは別の多結晶シリコン層が形成され、この多結晶シリコン層には多結晶シリコンダイオードが形成され、そして、この多結晶シリコンダイオードが形成された多結晶シリコン層の膜厚が、前記トレンチ溝に連なる多結晶シリコン層の膜厚よりも薄くなるように形成することを特徴とする。 （もっと読む）

集積回路が、ドレイン領域（１０１０）及びＳＣＲ端子（１０１２）の周りに、低減された表面フィールド（ＲＥＳＵＲＦ）領域（１０２４）と共に形成されるＳＣＲＭＯＳトランジスタを含む。ＲＥＳＵＲＦ領域は、ドリフト領域（１０１４）と同じ導電型であり、ドリフト領域（１０１４）より一層重くドープされる。
（もっと読む）

集積回路（１０００）が、中央配置のドレイン拡散領域（１００８）及び分散型ＳＣＲ端子（１０１０）を備える１つのドレイン構造（１００６）と、分散型ドレイン拡散領域（１０１６）及びＳＣＲ端子（１０１８）を備える別のドレイン構造（１０１２）とを含むＳＣＲＭＯＳトランジスタを有する。中央配置のドレイン拡散領域とソース拡散領域との間のＭＯＳゲート（１０２２）がソース拡散領域へ短絡される。ＳＣＲＭＯＳトランジスタを有する集積回路を形成するためのプロセスも開示される。
（もっと読む）

【課題】リーク電流の少ない静電気保護素子を提供する。
【解決手段】半導体基板１００ｎと、半導体基板内に形成され、第１の導電型の不純物が拡散された第１のウェル１０１と、第１のウェル内に、第１のウェルの一部の領域を挟んで形成され、第２の導電型の不純物が拡散されたコレクタ領域１１０及びエミッタ領域１１２と、第１のウェル内に、前記エミッタ領域と分離する第１の分離領域１０２を挟んで形成され、第１のウェル内に拡散された不純物の濃度よりも高い濃度の、第１の導電型の不純物が拡散されたベース拡散領域１１４と、前記エミッタ領域下方から前記エミッタ領域と前記ベース拡散領域との間までの第１のウェル内の領域に形成され、第２の導電型の不純物が拡散された拡散領域１０３ａとを備えた静電気保護素子。 （もっと読む）

関連するデバイスまたは回路２４を保護する静電気放電（ＥＳＤ）保護クランプ２１、２１’、７０、７００は、バイポーラ２１、２１’、７０、７００を備える。アバランシェ降伏が、上にある誘電体・半導体界面７９１から離れ、デバイス７０、７００のベース領域７４、７５の部分８４，８４以内に望ましく起こるように向かうベース７５およびコレクタ８６領域のドーパントを構成される。例えば、半導体ダイまたはウェハのトランジスタ２１、２１’、７０、７００の異なる方位配向のおかげで、ＥＳＤトリガ電圧の最大変化（△Ｖｔ１）ＭＡＸはベース・コレクタ間隔寸法Ｄの関数である。トリガ電圧一貫性および製造歩留まりが改良される。
（もっと読む）

【課題】 製造コストを上昇させることなくＳＯＩ構造の高耐圧半導体集積回路装置に組み込むことができるとともに、チップ面積の増大を抑制できるＥＳＤ保護素子を提供する。
【解決手段】
ＥＳＤ保護素子は、埋め込み絶縁膜２上に形成され、素子分離領域１７で囲まれた第１導電型半導体層３、半導体層３に形成された第１導電型第１半導体領域８、第１導電型第１半導体領域８から離間して半導体層３に形成された第２導電型第１半導体領域１６、第２導電型第１半導体領域１６に形成され、それより高不純物濃度の第２導電型第２半導体領域１０、第２導電型第２半導体領域１０に形成された高不純物濃度の第１導電型第２半導体領域９からなる構造を有している。また、第１電極１２および第２電極１３は高耐圧半導体回路に電気的に接続され、第２導電型第１および第２半導体領域１６、１０は電気的にフローティング状態となっている。 （もっと読む）

過電圧クランプ構造および過電圧クランプ構造を形成する方法が提供される。いくつかの実施形態において、過電圧クランプ構造は、基板（７０８）と、基板の上に配置されるボンドパッド（７００）と、ボンドパッドの下の基板に形成されるプレーナー高電圧ＭＯＳデバイス（１００ｃ）とを含む。高電圧ＭＯＳデバイス（１００ｃ）は、基板に形成される井戸（１００、１１５）と、井戸に形成されるドープされた浅い領域（１３０、１３５、１４０、１４５）と、井戸の上に配置されるゲート（１６０）とを含み得る。いくつかの実施形態において、クランプ構造は、第１のスナップバック後にソフトな故障の漏れを示さず、デバイスエリアを有意に減少させながら、ＥＳＤロバストネスを大幅に延ばす。
（もっと読む）

【課題】 占有面積の大きな増加なく、十分なＥＳＤ保護機能を持たせたシャロートレンチ分離構造を有するＥＳＤ保護素子を得ることを目的とする。
【解決手段】 素子分離にシャロートレンチ構造を有するＥＳＤ保護素子を有する半導体装置において、ＥＳＤ保護素子は、中央に外部接続端子からの信号を受けるＮ型の領域が配置され、外部接続端子からの信号を受けるＮ型の領域の側面ならびに底面を囲むようにＰ型の領域が配置され、Ｐ型の領域の側面および底面を囲むように埋め込みＮ型の領域が配置され、埋め込みＮ型の領域の周囲にＰ型の基板端子領域が配置され、Ｐ型の基板端子領域の周囲にトレンチ分離領域が配置された半導体装置とした。 （もっと読む）

【課題】ＳＯＩ基板のシリコン半導体層を薄膜化することによって横型の半導体装置の耐圧を高め、しかも大電流の通電時にシリコン半導体層が熱破壊されるまでの時間が短くなることを防止する。
【解決手段】ＩＧＢＴ１では、支持基板１１と埋め込み酸化シリコン層１２とシリコン半導体層１３と絶縁層２３とが順に形成されている。シリコン半導体層１３は、エミッタ電極２０に接しているエミッタ領域１４と、コレクタ電極２１に接しているコレクタ領域１５と、ボディ領域１７及びバッファ領域１９の一部とドリフト領域１６とからなる中央半導体領域とを備えている。絶縁層２３の一部は、酸化シリコンよりも熱伝導性が高い材料で形成されているとともにドリフト領域１６の真上に広がっている高熱伝導層２７である。 （もっと読む）