集積回路
【課題】 集積回路の端子間が短絡した場合の高電圧による破壊から出力回路を保護する。
【解決手段】 出力回路は、ソースが第１電源端子に接続されたＰＤＭＯＳとソースが第２電源端子に接続されたＮＤＭＯＳとで構成され、出力信号が出力端子から出力される第１ＣＭＯＳインバータと、ソースが第１電源端子に接続された第１ＰＭＯＳと第１ＮＭＯＳとで構成され、出力信号がＰＤＭＯＳのゲートに入力される第２ＣＭＯＳインバータと、第２ＰＭＯＳとソースが第２電源端子に接続された第２ＮＭＯＳとで構成され、出力信号がＮＤＭＯＳのゲートに入力される第３ＣＭＯＳインバータと、第１ＰＭＯＳおよび第１ＮＭＯＳのソース間電圧をＰＤＭＯＳのゲート・ソース間耐圧より低い電圧にクランプする第１クランプ回路と、第２ＰＭＯＳおよび第２ＮＭＯＳのソース間電圧をＮＤＭＯＳのゲート・ソース間耐圧より低い電圧にクランプする第２クランプ回路と、を含む。
【解決手段】 出力回路は、ソースが第１電源端子に接続されたＰＤＭＯＳとソースが第２電源端子に接続されたＮＤＭＯＳとで構成され、出力信号が出力端子から出力される第１ＣＭＯＳインバータと、ソースが第１電源端子に接続された第１ＰＭＯＳと第１ＮＭＯＳとで構成され、出力信号がＰＤＭＯＳのゲートに入力される第２ＣＭＯＳインバータと、第２ＰＭＯＳとソースが第２電源端子に接続された第２ＮＭＯＳとで構成され、出力信号がＮＤＭＯＳのゲートに入力される第３ＣＭＯＳインバータと、第１ＰＭＯＳおよび第１ＮＭＯＳのソース間電圧をＰＤＭＯＳのゲート・ソース間耐圧より低い電圧にクランプする第１クランプ回路と、第２ＰＭＯＳおよび第２ＮＭＯＳのソース間電圧をＮＤＭＯＳのゲート・ソース間耐圧より低い電圧にクランプする第２クランプ回路と、を含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路に関する。
【背景技術】
【０００２】
液晶ディスプレイなどの電子機器で使用される直流電圧を生成する電源として、入力電圧をスイッチングして所望の直流電圧を生成するスイッチング電源が一般に知られている。
例えば、特許文献１の図１６および１７では、ＰＷＭ（Pulse Width Modulation：パルス幅変調）制御によってスイッチング信号を生成するスイッチング電源が開示されている。また、例えば、特許文献１の図１５では、ヒステリシス制御（リップル制御）によってスイッチング信号を生成するスイッチング電源が開示されている。
このようにして、ＰＷＭ制御やヒステリシス制御によってスイッチング信号を生成し、所望の直流電圧を生成することができる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−１１０２８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記のようなスイッチング電源回路では、例えば図１０に示すように、スイッチング制御回路１２から出力されるスイッチング信号Ｓａは、出力回路１５（特許文献１においてはドライバ３７）によってバッファリングされ、スイッチング素子３に供給される。そして、出力回路１５は、例えば図１０に示すように、１段以上のＣＭＯＳ（Complementary Metal-Oxide Semiconductor：相補型金属酸化膜半導体）インバータで構成される。
【０００５】
ところで、例えば図１１に示すように、スイッチング電源回路を集積回路１ｃとして構成した場合、入力電圧Ｖｉｎ（例えば２０Ｖ）が印加される端子９１と、ＣＭＯＳインバータのハイ・レベルの電圧ＶＤＤ（例えば５Ｖ）が印加される端子９５とが短絡する可能性があり得る。また、端子９１と、ＣＭＯＳインバータの出力端子９６とが短絡する可能性もあり得る。
【０００６】
そのため、ＣＭＯＳインバータを構成する各ＭＯＳトランジスタは、印加される高電圧によって破壊されないよう、高耐圧特性を必要とする。しかしながら、出力回路を高耐圧特性のＭＯＳトランジスタで構成した場合、回路面積が大きくなる。さらに、出力インピーダンスが高くなるため、入力容量の大きなスイッチング素子３を駆動することができない場合もある。
【課題を解決するための手段】
【０００７】
前述した課題を解決する主たる本発明は、出力端子と、第１の電圧が印加される第１の電源端子と、前記第１の電圧より低い第２の電圧が印加される第２の電源端子と、前記第１の電圧より高い、または前記第２の電圧より低い第３の電圧が印加される第３の電源端子と、論理信号を生成する信号生成回路と、前記論理信号をバッファリングして前記出力端子から出力する出力回路と、を有し、前記出力回路は、ソースが前記第１の電源端子に接続されたＰチャネルＤＭＯＳトランジスタと、ソースが前記第２の電源端子に接続されたＮチャネルＤＭＯＳトランジスタと、で構成され、出力信号が前記出力端子から出力される第１のＣＭＯＳインバータと、ソースが前記第１の電源端子に接続された第１のＰチャネルＭＯＳトランジスタと、第１のＮチャネルＭＯＳトランジスタと、で構成され、出力信号が前記ＰチャネルＤＭＯＳトランジスタのゲートに入力される第２のＣＭＯＳインバータと、第２のＰチャネルＭＯＳトランジスタと、ソースが前記第２の電源端子に接続された第２のＮチャネルＭＯＳトランジスタと、で構成され、出力信号が前記ＮチャネルＤＭＯＳトランジスタのゲートに入力される第３のＣＭＯＳインバータと、前記第１のＰチャネルＭＯＳトランジスタのソースと前記第１のＮチャネルＭＯＳトランジスタのソースとの間の電圧を、前記ＰチャネルＤＭＯＳトランジスタのゲート・ソース間耐圧より低い電圧にクランプする第１のクランプ回路と、前記第２のＰチャネルＭＯＳトランジスタのソースと前記第２のＮチャネルＭＯＳトランジスタのソースとの間の電圧を、前記ＮチャネルＤＭＯＳトランジスタのゲート・ソース間耐圧より低い電圧にクランプする第２のクランプ回路と、を含むことを特徴とする集積回路である。
【０００８】
本発明の他の特徴については、添付図面及び本明細書の記載により明らかとなる。
【発明の効果】
【０００９】
本発明によれば、回路面積の増大を抑制しつつ、集積回路の端子間が短絡した場合の高電圧による破壊から出力回路を保護することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１実施形態における出力回路の構成を示す回路ブロック図である。
【図２】本発明の第１実施形態におけるスイッチング電源回路全体の構成の概略を示す回路ブロック図である。
【図３】本発明の第１実施形態における出力回路の通常時の動作を説明する図である。
【図４】本発明の第１実施形態における出力回路の端子間短絡時の動作を説明する図である。
【図５】本発明の第１実施形態における出力回路のハイサイドへの適用例を示す回路ブロック図である。
【図６】本発明の第２実施形態におけるスイッチング電源回路全体の構成の概略を示す回路ブロック図である。
【図７】本発明の第２実施形態における出力回路の構成を示す回路ブロック図である。
【図８】本発明の第２実施形態における出力回路の通常時の動作を説明する図である。
【図９】本発明の第２実施形態における出力回路の端子間短絡時の動作を説明する図である。
【図１０】ＣＭＯＳインバータで構成された出力回路の一例を示す回路ブロック図である。
【図１１】図１０に示した出力回路の端子間短絡時の動作を説明する図である。
【発明を実施するための形態】
【００１１】
本明細書および添付図面の記載により、少なくとも以下の事項が明らかとなる。
【００１２】
＜第１実施形態＞
＝＝＝スイッチング電源回路全体の構成の概略＝＝＝
以下、図２を参照して、本発明の第１の実施形態におけるスイッチング電源回路全体の構成の概略について説明する。
【００１３】
図２に示されているスイッチング電源回路は、集積回路１ａ、スイッチング素子２、３、コイル４、コンデンサ５、Ｃ１、Ｃ２、抵抗６、７、およびダイオードＤ１を含んで構成されている。また、集積回路１ａは、端子９１ないし９８を備え、電圧調整回路１１、スイッチング制御回路１２、および出力回路１３ａ、１３ｂを含んで構成されている。なお、本実施形態では、一例として、スイッチング素子２および３がいずれもＮＭＯＳ（N-channel MOS：Ｎチャネル金属酸化膜半導体）トランジスタである場合について説明する。
【００１４】
電圧調整回路１１には、端子９１を介して入力電圧Ｖｉｎ（第１の直流電圧）が入力されている。また、電圧調整回路１１からは、電圧ＶＤＤが出力されている。
スイッチング制御回路１２（信号生成回路）には、電圧ＶＤＤが供給されている。また、スイッチング制御回路１２には、端子９８を介して帰還電圧Ｖｆｂが入力されている。そして、スイッチング制御回路１２からは、スイッチング信号ＳａおよびＳｂ（論理信号）が出力されている。
【００１５】
出力回路１３ａには、スイッチング信号Ｓａが入力されている。また、出力回路１３ａからは、端子９６を介して駆動信号Ｌｄｒｖが出力されている。なお、出力回路１３ａは、端子９５および９７間の電圧を電源とし、端子９５には、電圧ＶＤＤが印加され、端子９７は、グランド（接地電圧ＧＮＤ）に接続されている。そして、端子９５および９７間には、コンデンサＣ２が接続されている。
【００１６】
一方、出力回路１３ｂには、スイッチング信号Ｓｂが入力されている。また、出力回路１３ｂからは、端子９３を介して駆動信号Ｈｄｒｖが出力されている。なお、出力回路１３ｂは、端子９２および９４間の電圧を電源とし、端子９２には、電圧Ｖｂｔが印加され、端子９４には、電圧Ｖｓｗが印加されている。そして、端子９２および９４間には、コンデンサＣ１が接続されている。さらに、端子９５には、ダイオードＤ１のアノードが接続され、端子９２には、ダイオードＤ１のカソードが接続されている。
【００１７】
スイッチング素子２のドレインには、入力電圧Ｖｉｎが入力され、ゲートには、端子９３を介して駆動信号Ｈｄｒｖが入力されている。また、スイッチング素子３のソースは、端子９７に接続され、ドレインは、スイッチング素子２のソースに接続され、ゲートには、端子９６を介して駆動信号Ｌｄｒｖが入力されている。そして、スイッチング素子２および３の接続点は、端子９４に接続されている。
【００１８】
コイル４の一端は、スイッチング素子２および３の接続点に接続され、他端は、コンデンサ５の一端に接続されている。また、コンデンサ５の他端は、グランドに接続されている。そして、コイル４とコンデンサ５との接続点は、出力電圧Ｖｏｕｔ（第２の直流電圧）を出力する、当該スイッチング電源回路の出力ノードとなっている。
【００１９】
抵抗６および７は、直列に接続され、抵抗６の一端が出力ノードに接続され、抵抗７の一端がグランドに接続されている。また、抵抗６および７の接続点は、端子９８に接続され、当該接続点の電圧が帰還電圧Ｖｆｂとして集積回路１ａに入力されている。
【００２０】
＝＝＝スイッチング電源回路全体の動作の概略＝＝＝
次に、本実施形態におけるスイッチング電源回路全体の動作の概略について説明する。
【００２１】
集積回路１ａの電圧調整回路１１は、入力電圧Ｖｉｎから電圧ＶＤＤを生成し、電圧ＶＤＤは、スイッチング制御回路１２および出力回路１３ａに供給され、電源として用いられる。また、コンデンサＣ１およびダイオードＤ１は、ブートストラップ回路を構成し、電圧ＶＤＤから、スイッチング素子２をオン・オフ制御するための電圧Ｖｂｔ（ブートストラップ電圧）を生成する。
【００２２】
ハイサイドのスイッチング素子２は、駆動信号Ｈｄｒｖに応じてオン・オフ制御され、入力電圧Ｖｉｎをスイッチングして交流電圧に変換する。また、ローサイドのスイッチング素子３は、駆動信号Ｌｄｒｖに応じて、スイッチング素子２と相補的にオン・オフ制御される。そして、スイッチング素子３、コイル４、およびコンデンサ５は、整流平滑回路を構成し、上記交流電圧を整流および平滑化して、直流電圧である出力電圧Ｖｏｕｔを出力する。なお、コイル４に流れる電流Ｉ３は、スイッチング素子２がオンの間に流れる電流Ｉ１と、スイッチング素子３がオンの間に流れる電流Ｉ２との和となる。
【００２３】
抵抗６および７は、出力電圧Ｖｏｕｔを分圧し、帰還電圧Ｖｆｂを生成する。また、スイッチング制御回路１２は、帰還電圧Ｖｆｂに基づいて、出力電圧Ｖｏｕｔが所望の目標電圧となるよう、ＰＷＭ制御やヒステリシス制御によってスイッチング信号ＳａおよびＳｂを生成する。そして、出力回路１３ａは、スイッチング信号Ｓａをバッファリングして、駆動信号Ｌｄｒｖを端子９６から出力する。一方、出力回路１３ｂは、スイッチング信号Ｓｂをバッファリングして、駆動信号Ｈｄｒｖを端子９３から出力する。
【００２４】
なお、スイッチング素子２および３は、いずれもＮＭＯＳトランジスタであるので、それぞれ駆動信号ＨｄｒｖおよびＬｄｒｖがハイ・レベルの間オンとなり、ロー・レベルの間オフとなる。したがって、出力電圧Ｖｏｕｔが目標電圧より低い場合には、駆動信号Ｈｄｒｖがハイ・レベルとなる時間、すなわち、スイッチング素子２のオン時間が相対的に長くなり、出力電圧Ｖｏｕｔが上昇する。一方、出力電圧Ｖｏｕｔが目標電圧より高い場合には、駆動信号Ｌｄｒｖがハイ・レベルとなる時間、すなわち、スイッチング素子３のオン時間が相対的に長くなり、出力電圧Ｖｏｕｔが低下する。
【００２５】
このようにして、本実施形態のスイッチング電源回路は、出力電圧Ｖｏｕｔに応じて生成されるスイッチング信号（Ｓａ，Ｓｂ）を出力回路（１３ａ，１３ｂ）によってバッファリングして、スイッチング素子（３，２）に供給する。
【００２６】
＝＝＝出力回路の構成＝＝＝
以下、図１を参照して、本実施形態における出力回路の構成について説明する。ここでは、ローサイドの出力回路１３ａの構成について説明し、ハイサイドの出力回路１３ｂの構成については後述するものとする。
【００２７】
なお、図１においては、端子９６が、出力端子に相当し、スイッチング素子３が、第３のＮチャネルＭＯＳトランジスタに相当する。また、電圧ＶＤＤが、第１の電圧に相当し、接地電圧ＧＮＤ（＜ＶＤＤ）が、第２の電圧に相当し、入力電圧Ｖｉｎ（＞ＶＤＤ）が、第３の電圧に相当する。したがって、端子９５が、第１の電源端子に相当し、端子９７が、第２の電源端子に相当し、端子９１が、第３の電源端子に相当する。
【００２８】
図１に示されている出力回路１３ａは、ＰＤＭＯＳ（P-channel Double-diffused MOS：Ｐチャネル二重拡散金属酸化膜半導体）トランジスタＰＤ、ＮＤＭＯＳ（N-channel DMOS：Ｎチャネル二重拡散金属酸化膜半導体）トランジスタＮＤ、ＰＭＯＳ（P-channel MOS：Ｐチャネル金属酸化膜半導体）トランジスタＰ１ないしＰ３、ＮＭＯＳトランジスタＮ１ないしＮ３、ツェナーダイオードＺＤ１ないしＺＤ３、および抵抗Ｒ１ないしＲ６を含んで構成されている。なお、抵抗Ｒ５およびＲ６は、ＥＳＤ（Electro-Static Discharge：静電気放電）保護抵抗である。
【００２９】
ＰＤＭＯＳトランジスタＰＤおよびＮＤＭＯＳトランジスタＮＤは、直列に接続され、第１のＣＭＯＳインバータを構成している。また、ＰＤＭＯＳトランジスタＰＤのソースは、端子９５に接続され、ＮＤＭＯＳトランジスタＮＤのソースは、端子９７に接続されている。そして、当該第１のＣＭＯＳインバータから出力される駆動信号Ｌｄｒｖは、端子９６を介してスイッチング素子３のゲートに入力されている。
【００３０】
ＰＭＯＳトランジスタＰ１（第１のＰチャネルＭＯＳトランジスタ）およびＮＭＯＳトランジスタＮ１（第１のＮチャネルＭＯＳトランジスタ）は、直列に接続され、第２のＣＭＯＳインバータを構成している。また、ＰＭＯＳトランジスタＰ１のソースは、抵抗Ｒ５を介して端子９５に接続され、ＮＭＯＳトランジスタＮ１のソースは、抵抗Ｒ１を介して端子９７に接続されている。そして、当該第２のＣＭＯＳインバータの出力信号は、ＰＤＭＯＳトランジスタＰＤのゲートに入力されている。
【００３１】
ＰＭＯＳトランジスタＰ２（第２のＰチャネルＭＯＳトランジスタ）およびＮＭＯＳトランジスタＮ２（第２のＮチャネルＭＯＳトランジスタ）は、直列に接続され、第３のＣＭＯＳインバータを構成している。また、ＰＭＯＳトランジスタＰ２のソースは、抵抗Ｒ２を介して端子９５に接続され、ＮＭＯＳトランジスタＮ２のソースは、抵抗Ｒ６を介して端子９７に接続されている。そして、当該第３のＣＭＯＳインバータの出力信号は、ＮＤＭＯＳトランジスタＮＤのゲートに入力されている。
【００３２】
ＰＭＯＳトランジスタＰ３およびＮＭＯＳトランジスタＮ３は、直列に接続され、第４のＣＭＯＳインバータを構成している。また、ＰＭＯＳトランジスタＰ３のソースは、抵抗Ｒ２を介して端子９５に接続され、ＮＭＯＳトランジスタＮ３のソースは、抵抗Ｒ６を介して端子９７に接続されている。そして、当該第４のＣＭＯＳインバータの出力信号は、抵抗Ｒ３を介して第２のＣＭＯＳインバータに入力されるとともに、抵抗Ｒ４を介して第３のＣＭＯＳインバータに入力されている。さらに、当該第４のＣＭＯＳインバータには、スイッチング信号Ｓａが入力されている。
【００３３】
ツェナーダイオードＺＤ１のアノードは、ＮＭＯＳトランジスタＮ１のソースと抵抗Ｒ１との接続点に接続され、カソードは、端子９５に接続されている。また、ツェナーダイオードＺＤ２のアノードは、端子９７に接続され、カソードは、ＰＭＯＳトランジスタＰ２のソースと抵抗Ｒ２との接続点に接続されている。さらに、ツェナーダイオードＺＤ３のアノードは、ＰＭＯＳトランジスタＰ１のゲートと抵抗Ｒ３との接続点に接続され、カソードは、ＰＭＯＳトランジスタＰ１のソースに接続されている。
【００３４】
＝＝＝出力回路の動作＝＝＝
以下、本実施形態における出力回路の動作について説明する。
なお、以下の説明においては、一例として、スイッチング信号Ｓａのハイ・レベルおよびロー・レベルの電圧をそれぞれ電圧ＶＤＤおよび接地電圧ＧＮＤとし、Ｖｉｎ＝２０Ｖ、ＶＤＤ＝５Ｖ、ＧＮＤ＝０Ｖとする。また、一例として、ＤＭＯＳトランジスタのドレイン・ソース間耐圧ＶＤＳＳ（絶対値）を３０Ｖ（＞Ｖｉｎ−ＧＮＤ）とし、ＤＭＯＳトランジスタを含むＭＯＳトランジスタのゲート・ソース間耐圧ＶＧＳＳ（絶対値）を７．５Ｖ（＜Ｖｉｎ−ＧＮＤ）とする。さらに、一例として、ツェナーダイオードのツェナー電圧（降伏電圧）ＶＺを６Ｖ（＜ＶＧＳＳ）とする。
【００３５】
まず、図３を参照して、集積回路１ａの端子間が短絡していない通常時の動作について説明する。この場合、ツェナーダイオードＺＤ１ないしＺＤ３は、いずれも降伏せず、ＭＯＳトランジスタＰ１、Ｎ１、Ｐ２、およびＮ２のそれぞれのソースに印加される電圧をｖ１ないしｖ４と表すこととすると、ｖ１＝ｖ３＝５Ｖ（＝ＶＤＤ）、ｖ２＝ｖ４＝０Ｖ（＝ＧＮＤ）となる。
【００３６】
第４のＣＭＯＳインバータ（Ｐ３，Ｎ３）は、スイッチング制御回路１２から入力されるスイッチング信号Ｓａを反転して出力する。また、第２のＣＭＯＳインバータ（Ｐ１，Ｎ１）および第３のＣＭＯＳインバータ（Ｐ２，Ｎ２）は、第４のＣＭＯＳインバータの出力信号を反転して出力する。したがって、ＰＤＭＯＳトランジスタＰＤおよびＮＤＭＯＳトランジスタＮＤのゲートには、いずれもスイッチング信号Ｓａと同相の信号が入力され、第１のＣＭＯＳインバータ（ＰＤ，ＮＤ）は、スイッチング信号Ｓａと逆相の駆動信号Ｌｄｒｖを出力する。そして、スイッチング素子３は、駆動信号Ｌｄｒｖに応じてオン・オフ制御される。
【００３７】
このようにして、通常時には、出力回路１３ａは、スイッチング信号Ｓａをバッファリングして、逆相の駆動信号Ｌｄｒｖをスイッチング素子３に供給する。
【００３８】
次に、図４を参照して、集積回路１ａの端子間が短絡した場合（端子間短絡時）の動作について説明する。図４は、特に、端子９１と端子９５とが短絡した場合を示している。この場合、ｖ１＝２０Ｖ（＝Ｖｉｎ）、ｖ４＝０Ｖ（＝ＧＮＤ）となる。
【００３９】
ツェナーダイオードＺＤ１および抵抗Ｒ１は、第１のクランプ回路を構成し、ＰＭＯＳトランジスタＰ１のソースとＮＭＯＳトランジスタＮ１のソースとの間の電圧をツェナー電圧ＶＺ（＜ＶＧＳＳ）にクランプする。したがって、端子間短絡時には、ツェナーダイオードＺＤ１が降伏し、ｖ２＝１４Ｖ（＝Ｖｉｎ−ＶＺ）となる。
【００４０】
一方、ツェナーダイオードＺＤ２および抵抗Ｒ２は、第２のクランプ回路を構成し、ＰＭＯＳトランジスタＰ２のソースとＮＭＯＳトランジスタＮ２のソースとの間の電圧をツェナー電圧ＶＺ（＜ＶＧＳＳ）にクランプする。したがって、端子間短絡時には、ツェナーダイオードＺＤ２が降伏し、ｖ３＝６Ｖ（＝ＶＺ−ＧＮＤ）となる。
【００４１】
ＰＭＯＳトランジスタＰ３のソースには、電圧ｖ３＝６Ｖが印加され、ＮＭＯＳトランジスタＮ３のソースには、電圧ｖ４＝０Ｖが印加されている。また、ＰＭＯＳトランジスタＰ３およびＮＭＯＳトランジスタＮ３のゲートには、スイッチング制御回路１２からスイッチング信号Ｓａ（０〜５Ｖ）が入力されている。したがって、ＰＭＯＳトランジスタＰ３およびＮＭＯＳトランジスタＮ３には、ゲート・ソース間耐圧ＶＧＳＳを超える高電圧が印加されることはない。そして、第４のＣＭＯＳインバータ（Ｐ３，Ｎ３）は、通常時と同様に、スイッチング信号Ｓａを反転して出力する。
【００４２】
ツェナーダイオードＺＤ３および抵抗Ｒ３は、第３のクランプ回路を構成し、ＰＭＯＳトランジスタＰ１のゲートとソースとの間の電圧をツェナー電圧ＶＺ（＜ＶＧＳＳ）にクランプする。したがって、端子間短絡時には、ツェナーダイオードＺＤ３が降伏し、ＰＭＯＳトランジスタＰ１のゲートに印加される電圧をｖ５と表すこととすると、ｖ５＝１４Ｖ（＝Ｖｉｎ−ＶＺ）となる。
【００４３】
ＰＭＯＳトランジスタＰ１のソースには、電圧ｖ１＝２０Ｖが印加され、ＮＭＯＳトランジスタＮ１のソースには、電圧ｖ２＝１４Ｖが印加されている。また、ＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ１のゲートには、電圧ｖ５＝１４Ｖが印加されている。したがって、ＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ１には、ゲート・ソース間耐圧ＶＧＳＳを超える高電圧が印加されることはない。そして、ＰＭＯＳトランジスタＰ１は常にオンとなり、ＮＭＯＳトランジスタＮ１は常にオフとなり、第２のＣＭＯＳインバータ（Ｐ１，Ｎ１）の出力信号は、常にハイ・レベル（２０Ｖ）となる。
【００４４】
ＰＭＯＳトランジスタＰ２のソースには、電圧ｖ３＝６Ｖが印加され、ＮＭＯＳトランジスタＮ２のソースには、電圧ｖ４＝０Ｖが印加されている。また、ＰＭＯＳトランジスタＰ２およびＮＭＯＳトランジスタＮ２のゲートには、第４のＣＭＯＳインバータの出力信号（０〜６Ｖ）が入力されている。したがって、ＰＭＯＳトランジスタＰ２およびＮＭＯＳトランジスタＮ２には、ゲート・ソース間耐圧ＶＧＳＳを超える高電圧が印加されることはない。そして、第３のＣＭＯＳインバータ（Ｐ２，Ｎ２）は、通常時と同様に、第４のＣＭＯＳインバータの出力信号を反転して出力する。なお、抵抗Ｒ４は、第２および第３のＣＭＯＳインバータの入力インピーダンスを揃えるために用いられている。
【００４５】
ＰＤＭＯＳトランジスタＰＤのソースには、電圧ｖ１＝２０Ｖが印加され、ＮＤＭＯＳトランジスタＮＤのソースには、電圧ｖ４＝０Ｖが印加されている。また、ＰＤＭＯＳトランジスタＰＤのゲートには、第２のＣＭＯＳインバータの出力信号（２０Ｖ）が入力されている。一方、ＮＤＭＯＳトランジスタＮＤのゲートには、第３のＣＭＯＳインバータの出力信号（０〜６Ｖ）が入力されている。したがって、ＰＤＭＯＳトランジスタＰＤおよびＮＤＭＯＳトランジスタＮＤには、ドレイン・ソース間耐圧ＶＤＳＳやゲート・ソース間耐圧ＶＧＳＳを超える高電圧が印加されることはない。そして、ＰＤＭＯＳトランジスタＰＤは常にオフとなり、第１のＣＭＯＳインバータ（ＰＤ，ＮＤ）から出力される駆動信号Ｌｄｒｖは、常にロー・レベル（０Ｖ）となり、スイッチング素子３は、常にオフとなる。
【００４６】
このようにして、端子９１と端子９５とが短絡した端子間短絡時には、出力回路１３ａは、駆動信号Ｌｄｒｖを常にロー・レベルとし、スイッチング素子３を常にオフする。さらに、当該端子間短絡時において、出力回路１３ａは、各ＭＯＳトランジスタに耐圧を超える高電圧が印加されることはなく、高電圧による破壊から保護されている。
【００４７】
なお、端子９１と端子９６とが短絡した場合、ＰＤＭＯＳトランジスタＰＤおよびＮＤＭＯＳトランジスタＮＤのドレインには、入力電圧Ｖｉｎ＝２０Ｖが印加されることとなる。しかしながら、ＰＤＭＯＳトランジスタＰＤおよびＮＤＭＯＳトランジスタＮＤのドレインとソースとの間の電圧は、いずれもドレイン・ソース間耐圧ＶＤＳＳを超えることはなく、この場合も、出力回路１３ａは、高電圧による破壊から保護されている。
【００４８】
また、ハイサイドの出力回路１３ｂは、図５に示すように、ローサイドの出力回路１３ａと同様の構成とすることができる。図５においては、端子９３が、出力端子に相当し、スイッチング素子２が、第３のＮチャネルＭＯＳトランジスタに相当する。また、電圧Ｖｂｔが、第１の電圧に相当し、電圧Ｖｓｗ（＜Ｖｂｔ）が、第２の電圧に相当し、入力電圧Ｖｉｎ（＞Ｖｂｔ）が、第３の電圧に相当する。したがって、端子９２が、第１の電源端子に相当し、端子９４が、第２の電源端子に相当し、端子９１が、第３の電源端子に相当する。
【００４９】
＜第２実施形態＞
＝＝＝スイッチング電源回路全体の構成の概略＝＝＝
以下、図６を参照して、本発明の第２の実施形態におけるスイッチング電源回路全体の構成の概略について説明する。
【００５０】
図６に示されているスイッチング電源回路は、集積回路１ｂ、スイッチング素子３、８、コイル４、コンデンサ５、Ｃ１、Ｃ２、および抵抗６、７を含んで構成されている。また、集積回路１ｂは、端子９１、９３、９５ないし９９を備え、電圧調整回路１１、スイッチング制御回路１２、および出力回路１３ａ、１４を含んで構成されている。なお、本実施形態では、ハイサイドのスイッチング素子８がＰＭＯＳトランジスタであり、ローサイド側の構成は、第１実施形態のスイッチング電源回路と同様である。以下、主としてハイサイド側の構成について説明する。
【００５１】
電圧調整回路１１には、端子９１を介して入力電圧Ｖｉｎが入力されている。また、電圧調整回路１１からは、電圧ＶＤＤおよびＶｉｎ−５が出力されている。
スイッチング制御回路１２には、電圧ＶＤＤおよびＶｉｎ−５が供給されている。また、スイッチング制御回路１２には、端子９８を介して帰還電圧Ｖｆｂが入力されている。そして、スイッチング制御回路１２からは、スイッチング信号ＳａおよびＳｂが出力されている。
【００５２】
出力回路１４には、スイッチング信号Ｓｂが入力されている。また、出力回路１４からは、端子９３を介して駆動信号Ｈｄｒｖが出力されている。なお、出力回路１４は、端子９１および９９間の電圧を電源とし、端子９１には、入力電圧Ｖｉｎが印加され、端子９９には、電圧Ｖｉｎ−５が印加されている。そして、端子９１および９９間には、コンデンサＣ１が接続されている。なお、本実施形態では、ブートストラップ電圧を生成するためのダイオードは不要である。
【００５３】
スイッチング素子８のソースには、入力電圧Ｖｉｎが入力され、ドレインは、スイッチング素子３のドレインに接続され、ゲートには、端子９３を介して駆動信号Ｈｄｒｖが入力されている。そして、スイッチング素子８および３の接続点には、コイル４の一端が接続されている。
【００５４】
＝＝＝スイッチング電源回路全体の動作の概略＝＝＝
次に、本実施形態におけるスイッチング電源回路全体の動作の概略について説明する。
【００５５】
集積回路１ｂの電圧調整回路１１は、入力電圧Ｖｉｎから電圧ＶＤＤおよびＶｉｎ−５を生成する。また、電圧ＶＤＤは、スイッチング制御回路１２および出力回路１３ａに供給され、電源として用いられる。一方、電圧Ｖｉｎ−５は、スイッチング制御回路１２および出力回路１４に供給され、電源として用いられる。
【００５６】
スイッチング制御回路１２は、帰還電圧Ｖｆｂに基づいてスイッチング信号ＳａおよびＳｂを生成する。また、出力回路１３ａは、スイッチング信号Ｓａをバッファリングして、駆動信号Ｌｄｒｖを端子９６から出力する。一方、出力回路１４は、スイッチング信号Ｓｂをバッファリングして、駆動信号Ｈｄｒｖを端子９３から出力する。そして、スイッチング素子８および３は、それぞれ駆動信号Ｈｄｒｖおよび駆動信号Ｌｄｒｖに応じて、相補的にオン・オフ制御される。
【００５７】
なお、スイッチング素子８は、ＰＭＯＳトランジスタであるので、駆動信号Ｈｄｒｖがハイ・レベルの間オフとなり、ロー・レベルの間オンとなる。一方、スイッチング素子３は、ＮＭＯＳトランジスタであるので、駆動信号Ｌｄｒｖがハイ・レベルの間オンとなり、ロー・レベルの間オフとなる。したがって、出力電圧Ｖｏｕｔが目標電圧より低い場合には、駆動信号ＨｄｒｖおよびＬｄｒｖがロー・レベルとなる時間、すなわち、スイッチング素子８のオン時間が相対的に長くなり、出力電圧Ｖｏｕｔが上昇する。一方、出力電圧Ｖｏｕｔが目標電圧より高い場合には、駆動信号ＨｄｒｖおよびＬｄｒｖがハイ・レベルとなる時間、すなわち、スイッチング素子３のオン時間が相対的に長くなり、出力電圧Ｖｏｕｔが低下する。
【００５８】
このようにして、本実施形態のスイッチング電源回路は、出力電圧Ｖｏｕｔに応じて生成されるスイッチング信号（Ｓａ，Ｓｂ）を出力回路（１３ａ，１４）によってバッファリングして、スイッチング素子（３，８）に供給する。
【００５９】
＝＝＝出力回路の構成＝＝＝
以下、図７を参照して、本実施形態における出力回路の構成について説明する。ここでは、ハイサイドの出力回路１４の構成について説明する。
【００６０】
なお、図７においては、端子９３が、出力端子に相当し、スイッチング素子８が、第３のＰチャネルＭＯＳトランジスタに相当する。また、入力電圧ｉｎが、第１の電圧に相当し、電圧Ｖｉｎ−５（＜Ｖｉｎ）が、第２の電圧に相当し、接地電圧ＧＮＤ（＜Ｖｉｎ−５）が、第３の電圧に相当する。したがって、端子９１が、第１の電源端子に相当し、端子９９が、第２の電源端子に相当し、端子９７が、第３の電源端子に相当する。
【００６１】
図７に示されている出力回路１４は、ＰＤＭＯＳトランジスタＰＤ、ＮＤＭＯＳトランジスタＮＤ、ＰＭＯＳトランジスタＰ１ないしＰ３、ＮＭＯＳトランジスタＮ１ないしＮ３、ツェナーダイオードＺＤ１ないしＺＤ３、および抵抗Ｒ１ないしＲ６を含んで構成されている。なお、出力回路１４において、第１ないし第３のＣＭＯＳインバータの構成は、接続される端子を除いて、出力回路１３ａおよび１３ｂと同様である。
【００６２】
ＰＭＯＳトランジスタＰ３およびＮＭＯＳトランジスタＮ３は、直列に接続され、第４のＣＭＯＳインバータを構成している。また、ＰＭＯＳトランジスタＰ３のソースは、抵抗Ｒ５を介して端子９１に接続され、ＮＭＯＳトランジスタＮ３のソースは、抵抗Ｒ１を介して端子９９に接続されている。そして、当該第４のＣＭＯＳインバータの出力信号は、抵抗Ｒ３を介して第３のＣＭＯＳインバータ（Ｐ２，Ｎ２）に入力されるとともに、抵抗Ｒ４を介して第２のＣＭＯＳインバータ（Ｐ１，Ｎ１）に入力されている。さらに、当該第４のＣＭＯＳインバータには、スイッチング信号Ｓｂが入力されている。
【００６３】
ツェナーダイオードＺＤ１およびＺＤ２は、出力回路１３ａおよび１３ｂと同様に接続されている。また、ツェナーダイオードＺＤ３のアノードは、ＮＭＯＳトランジスタＮ２のソースに接続され、カソードは、ＮＭＯＳトランジスタＮ２のゲートと抵抗Ｒ３との接続点に接続されている。
【００６４】
＝＝＝出力回路の動作＝＝＝
以下、本実施形態における出力回路の動作について説明する。
なお、以下の説明においては、一例として、スイッチング信号Ｓｂのハイ・レベルおよびロー・レベルの電圧をそれぞれ入力電圧Ｖｉｎおよび電圧Ｖｉｎ−５とし、Ｖｉｎ＝２０Ｖ、Ｖｉｎ−５＝１５Ｖ、ＧＮＤ＝０Ｖとする。また、ドレイン・ソース間耐圧ＶＤＳＳ、ゲート・ソース間耐圧ＶＧＳＳ、およびツェナー電圧ＶＺとして、第１実施形態と同様の一例を用いることとする。
【００６５】
まず、図８を参照して、集積回路１ｂの端子間が短絡していない通常時の動作について説明する。この場合、ツェナーダイオードＺＤ１ないしＺＤ３は、いずれも降伏せず、ＭＯＳトランジスタＰ１、Ｎ１、Ｐ２、およびＮ２のそれぞれのソースに印加される電圧をｖ６ないしｖ９と表すこととすると、ｖ６＝ｖ８＝２０Ｖ（＝Ｖｉｎ）、ｖ７＝ｖ９＝１５Ｖ（＝Ｖｉｎ−５）となる。
【００６６】
第４のＣＭＯＳインバータ（Ｐ３，Ｎ３）は、スイッチング制御回路１２から入力されるスイッチング信号Ｓｂを反転して出力する。また、第２のＣＭＯＳインバータ（Ｐ１，Ｎ１）および第３のＣＭＯＳインバータ（Ｐ２，Ｎ２）は、第４のＣＭＯＳインバータの出力信号を反転して出力する。したがって、ＰＤＭＯＳトランジスタＰＤおよびＮＤＭＯＳトランジスタＮＤのゲートには、いずれもスイッチング信号Ｓｂと同相の信号が入力され、第１のＣＭＯＳインバータ（ＰＤ，ＮＤ）は、スイッチング信号Ｓｂと逆相の駆動信号Ｈｄｒｖを出力する。そして、スイッチング素子８は、駆動信号Ｈｄｒｖに応じてオン・オフ制御される。
【００６７】
このようにして、通常時には、出力回路１４は、スイッチング信号Ｓｂをバッファリングして、逆相の駆動信号Ｈｄｒｖをスイッチング素子８に供給する。
【００６８】
次に、図９を参照して、集積回路１ｂの端子間が短絡した場合（端子間短絡時）の動作について説明する。図９は、特に、端子９７と端子９９とが短絡した場合を示している。この場合、ｖ６＝２０Ｖ（＝Ｖｉｎ）、ｖ９＝０Ｖ（＝ＧＮＤ）となる。
【００６９】
ツェナーダイオードＺＤ１および抵抗Ｒ１は、第１のクランプ回路を構成し、ＰＭＯＳトランジスタＰ１のソースとＮＭＯＳトランジスタＮ１のソースとの間の電圧をツェナー電圧ＶＺ（＜ＶＧＳＳ）にクランプする。したがって、端子間短絡時には、ツェナーダイオードＺＤ１が降伏し、ｖ７＝１４Ｖ（＝Ｖｉｎ−ＶＺ）となる。
【００７０】
一方、ツェナーダイオードＺＤ２および抵抗Ｒ２は、第２のクランプ回路を構成し、ＰＭＯＳトランジスタＰ２のソースとＮＭＯＳトランジスタＮ２のソースとの間の電圧をツェナー電圧ＶＺ（＜ＶＧＳＳ）にクランプする。したがって、端子間短絡時には、ツェナーダイオードＺＤ２が降伏し、ｖ８＝６Ｖ（＝ＶＺ−ＧＮＤ）となる。
【００７１】
ＰＭＯＳトランジスタＰ３のソースには、電圧ｖ６＝２０Ｖが印加され、ＮＭＯＳトランジスタＮ３のソースには、電圧ｖ７＝１４Ｖが印加されている。また、ＰＭＯＳトランジスタＰ３およびＮＭＯＳトランジスタＮ３のゲートには、スイッチング制御回路１２からスイッチング信号Ｓｂ（１５〜２０Ｖ）が入力されている。したがって、ＰＭＯＳトランジスタＰ３およびＮＭＯＳトランジスタＮ３には、ゲート・ソース間耐圧ＶＧＳＳを超える高電圧が印加されることはない。そして、第４のＣＭＯＳインバータ（Ｐ３，Ｎ３）は、通常時と同様に、スイッチング信号Ｓｂを反転して出力する。
【００７２】
ＰＭＯＳトランジスタＰ１のソースには、電圧ｖ６＝２０Ｖが印加され、ＮＭＯＳトランジスタＮ１のソースには、電圧ｖ７＝１４Ｖが印加されている。また、ＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ１のゲートには、第４のＣＭＯＳインバータの出力信号（１４〜２０Ｖ）が入力されている。したがって、ＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ１には、ゲート・ソース間耐圧ＶＧＳＳを超える高電圧が印加されることはない。そして、第２のＣＭＯＳインバータ（Ｐ１，Ｎ１）は、通常時と同様に、第４のＣＭＯＳインバータの出力信号を反転して出力する。
【００７３】
ツェナーダイオードＺＤ３および抵抗Ｒ３は、第３のクランプ回路を構成し、ＮＭＯＳトランジスタＮ２のゲートとソースとの間の電圧をツェナー電圧ＶＺ（＜ＶＧＳＳ）にクランプする。したがって、端子間短絡時には、ツェナーダイオードＺＤ３が降伏し、ＮＭＯＳトランジスタＮ２のゲートに印加される電圧をｖ１０と表すこととすると、ｖ１０＝６Ｖ（＝ＶＺ−ＧＮＤ）となる。
【００７４】
ＰＭＯＳトランジスタＰ２のソースには、電圧ｖ８＝６Ｖが印加され、ＮＭＯＳトランジスタＮ２のソースには、電圧ｖ９＝０Ｖが印加されている。また、ＰＭＯＳトランジスタＰ２およびＮＭＯＳトランジスタＮ２のゲートには、電圧ｖ１０＝６Ｖが印加されている。したがって、ＰＭＯＳトランジスタＰ２およびＮＭＯＳトランジスタＮ２には、ゲート・ソース間耐圧ＶＧＳＳを超える高電圧が印加されることはない。そして、ＰＭＯＳトランジスタＰ２は常にオフとなり、ＮＭＯＳトランジスタＮ２は常にオンとなり、第３のＣＭＯＳインバータ（Ｐ２，Ｎ２）の出力信号は、常にロー・レベル（０Ｖ）となる。
【００７５】
ＰＤＭＯＳトランジスタＰＤのソースには、電圧ｖ６＝２０Ｖが印加され、ＮＤＭＯＳトランジスタＮＤのソースには、電圧ｖ９＝０Ｖが印加されている。また、ＰＤＭＯＳトランジスタＰＤのゲートには、第２のＣＭＯＳインバータの出力信号（１４〜２０Ｖ）が入力されている。一方、ＮＤＭＯＳトランジスタＮＤのゲートには、第３のＣＭＯＳインバータの出力信号（０Ｖ）が入力されている。したがって、ＰＤＭＯＳトランジスタＰＤおよびＮＤＭＯＳトランジスタＮＤには、ドレイン・ソース間耐圧ＶＤＳＳやゲート・ソース間耐圧ＶＧＳＳを超える高電圧が印加されることはない。そして、ＮＤＭＯＳトランジスタＮＤは常にオフとなり、第１のＣＭＯＳインバータ（ＰＤ，ＮＤ）から出力される駆動信号Ｈｄｒｖは、常にハイ・レベル（２０Ｖ）となり、スイッチング素子８は、常にオフとなる。
【００７６】
このようにして、端子９７と端子９９とが短絡した端子間短絡時には、出力回路１４は、駆動信号Ｈｄｒｖを常にハイ・レベルとし、スイッチング素子８を常にオフする。さらに、当該端子間短絡時において、出力回路１４は、各ＭＯＳトランジスタに耐圧を超える高電圧が印加されることはなく、高電圧による破壊から保護されている。
【００７７】
なお、端子９７と端子９３とが短絡した場合、ＰＤＭＯＳトランジスタＰＤおよびＮＤＭＯＳトランジスタＮＤのドレインには、接地電圧ＧＮＤ＝０Ｖが印加されることとなる。しかしながら、ＰＤＭＯＳトランジスタＰＤおよびＮＤＭＯＳトランジスタＮＤのドレインとソースとの間の電圧は、いずれもドレイン・ソース間耐圧ＶＤＳＳを超えることはなく、この場合も、出力回路１４は、高電圧による破壊から保護されている。
【００７８】
前述したように、集積回路１ａおよび１ｂにおいて、出力回路の出力段をＤＭＯＳトランジスタで構成された第１のＣＭＯＳインバータとし、各ＤＭＯＳトランジスタのゲートに接続された第２および第３のＣＭＯＳインバータのソース間の電圧を、ＤＭＯＳトランジスタのゲート・ソース間耐圧ＶＧＳＳより低い電圧にクランプすることによって、論理信号の出力端子や論理レベルの電圧が印加される第１および第２の電源端子と、ハイ・レベルより高いまたはロー・レベルより低い電圧が印加される第３の電源端子とが短絡した場合の高電圧による破壊から出力回路を保護することができる。そして、このように、ゲート・ソース間耐圧ＶＧＳＳは高くないものの、ドレイン・ソース間耐圧ＶＤＳＳが高いＤＭＯＳトランジスタを用いることによって、高耐圧特性のＭＯＳトランジスタを用いた場合に比べて、回路面積の増大を抑制することができる。
【００７９】
また、出力回路１３ａ（１３ｂ）において、ＰＭＯＳトランジスタＰ１のゲートとソースとの間の電圧を、ゲート・ソース間耐圧ＶＧＳＳより低い電圧にクランプすることによって、入力電圧Ｖｉｎが印加される端子９１とハイ・レベルの電圧ＶＤＤ（Ｖｂｔ）が印加される端子９５（９２）とが短絡した場合の高電圧による破壊から保護しつつ、ＮＭＯＳトランジスタ３（２）に駆動信号Ｌｄｒｖ（Ｈｄｒｖ）を供給することができる。
【００８０】
また、出力回路１４において、ＮＭＯＳトランジスタＮ２のゲートとソースとの間の電圧を、ゲート・ソース間耐圧ＶＧＳＳより低い電圧にクランプすることによって、接地電圧ＧＮＤが印加される端子９７とロー・レベルの電圧Ｖｉｎ−５が印加される端子９９とが短絡した場合の高電圧による破壊から保護しつつ、ＰＭＯＳトランジスタ８に駆動信号Ｈｄｒｖを供給することができる。
【００８１】
また、スイッチング信号Ｓａ（Ｓｂ）が入力される第４のＣＭＯＳインバータの出力信号を第２および第３のＣＭＯＳインバータに入力することによって、通常時には、スイッチング信号Ｓａ（Ｓｂ）をバッファリングして、逆相の駆動信号Ｌｄｒｖ（Ｈｄｒｖ）をスイッチング素子に供給することができる。
【００８２】
また、出力回路１３ａおよび１３ｂ（１４）をスイッチング電源回路用の集積回路１ａ（１ｂ）に用いることによって、高耐圧特性のＭＯＳトランジスタを用いた場合に比べて、出力インピーダンスの増加を抑制することができ、入力容量の大きなスイッチング素子を駆動することができる。
【００８３】
なお、上記実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得るとともに、本発明にはその等価物も含まれる。
【００８４】
上記実施形態では、スイッチング電源回路用の集積回路１ａおよび１ｂについて説明したが、これに限定されるものではない。出力回路１３ａ、１３ｂ、および１４は、例えばモータ駆動回路用のプリドライバなど、外付けのＭＯＳトランジスタを駆動する他の集積回路にも用いることができる。さらに、ＭＯＳトランジスタを駆動する集積回路以外にも、論理信号を出力する集積回路であって、論理レベルの電圧が印加される端子に加えて、ハイ・レベルより高いまたはロー・レベルより低い電圧が印加される端子を備えた集積回路に広く用いることができる。
【符号の説明】
【００８５】
１ａ〜１ｃ 集積回路
２、３、８ スイッチング素子
４ コイル
５ コンデンサ
６、７ 抵抗
１１ 電圧調整回路
１２ スイッチング制御回路
１３ａ、１３ｂ、１４、１５ 出力回路
９１〜９９ 端子
ＰＤ ＰＤＭＯＳ（Ｐチャネル二重拡散金属酸化膜半導体）トランジスタ
ＮＤ ＮＤＭＯＳ（Ｎチャネル二重拡散金属酸化膜半導体）トランジスタ
Ｐ１〜Ｐ６ ＰＭＯＳ（Ｐチャネル金属酸化膜半導体）トランジスタ
Ｎ１〜Ｎ６ ＮＭＯＳ（Ｎチャネル金属酸化膜半導体）トランジスタ
Ｃ１、Ｃ２ コンデンサ
Ｄ１ ダイオード
ＺＤ１〜ＺＤ３ ツェナーダイオード
Ｒ１〜Ｒ６ 抵抗
【技術分野】
【０００１】
本発明は、集積回路に関する。
【背景技術】
【０００２】
液晶ディスプレイなどの電子機器で使用される直流電圧を生成する電源として、入力電圧をスイッチングして所望の直流電圧を生成するスイッチング電源が一般に知られている。
例えば、特許文献１の図１６および１７では、ＰＷＭ（Pulse Width Modulation：パルス幅変調）制御によってスイッチング信号を生成するスイッチング電源が開示されている。また、例えば、特許文献１の図１５では、ヒステリシス制御（リップル制御）によってスイッチング信号を生成するスイッチング電源が開示されている。
このようにして、ＰＷＭ制御やヒステリシス制御によってスイッチング信号を生成し、所望の直流電圧を生成することができる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−１１０２８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記のようなスイッチング電源回路では、例えば図１０に示すように、スイッチング制御回路１２から出力されるスイッチング信号Ｓａは、出力回路１５（特許文献１においてはドライバ３７）によってバッファリングされ、スイッチング素子３に供給される。そして、出力回路１５は、例えば図１０に示すように、１段以上のＣＭＯＳ（Complementary Metal-Oxide Semiconductor：相補型金属酸化膜半導体）インバータで構成される。
【０００５】
ところで、例えば図１１に示すように、スイッチング電源回路を集積回路１ｃとして構成した場合、入力電圧Ｖｉｎ（例えば２０Ｖ）が印加される端子９１と、ＣＭＯＳインバータのハイ・レベルの電圧ＶＤＤ（例えば５Ｖ）が印加される端子９５とが短絡する可能性があり得る。また、端子９１と、ＣＭＯＳインバータの出力端子９６とが短絡する可能性もあり得る。
【０００６】
そのため、ＣＭＯＳインバータを構成する各ＭＯＳトランジスタは、印加される高電圧によって破壊されないよう、高耐圧特性を必要とする。しかしながら、出力回路を高耐圧特性のＭＯＳトランジスタで構成した場合、回路面積が大きくなる。さらに、出力インピーダンスが高くなるため、入力容量の大きなスイッチング素子３を駆動することができない場合もある。
【課題を解決するための手段】
【０００７】
前述した課題を解決する主たる本発明は、出力端子と、第１の電圧が印加される第１の電源端子と、前記第１の電圧より低い第２の電圧が印加される第２の電源端子と、前記第１の電圧より高い、または前記第２の電圧より低い第３の電圧が印加される第３の電源端子と、論理信号を生成する信号生成回路と、前記論理信号をバッファリングして前記出力端子から出力する出力回路と、を有し、前記出力回路は、ソースが前記第１の電源端子に接続されたＰチャネルＤＭＯＳトランジスタと、ソースが前記第２の電源端子に接続されたＮチャネルＤＭＯＳトランジスタと、で構成され、出力信号が前記出力端子から出力される第１のＣＭＯＳインバータと、ソースが前記第１の電源端子に接続された第１のＰチャネルＭＯＳトランジスタと、第１のＮチャネルＭＯＳトランジスタと、で構成され、出力信号が前記ＰチャネルＤＭＯＳトランジスタのゲートに入力される第２のＣＭＯＳインバータと、第２のＰチャネルＭＯＳトランジスタと、ソースが前記第２の電源端子に接続された第２のＮチャネルＭＯＳトランジスタと、で構成され、出力信号が前記ＮチャネルＤＭＯＳトランジスタのゲートに入力される第３のＣＭＯＳインバータと、前記第１のＰチャネルＭＯＳトランジスタのソースと前記第１のＮチャネルＭＯＳトランジスタのソースとの間の電圧を、前記ＰチャネルＤＭＯＳトランジスタのゲート・ソース間耐圧より低い電圧にクランプする第１のクランプ回路と、前記第２のＰチャネルＭＯＳトランジスタのソースと前記第２のＮチャネルＭＯＳトランジスタのソースとの間の電圧を、前記ＮチャネルＤＭＯＳトランジスタのゲート・ソース間耐圧より低い電圧にクランプする第２のクランプ回路と、を含むことを特徴とする集積回路である。
【０００８】
本発明の他の特徴については、添付図面及び本明細書の記載により明らかとなる。
【発明の効果】
【０００９】
本発明によれば、回路面積の増大を抑制しつつ、集積回路の端子間が短絡した場合の高電圧による破壊から出力回路を保護することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１実施形態における出力回路の構成を示す回路ブロック図である。
【図２】本発明の第１実施形態におけるスイッチング電源回路全体の構成の概略を示す回路ブロック図である。
【図３】本発明の第１実施形態における出力回路の通常時の動作を説明する図である。
【図４】本発明の第１実施形態における出力回路の端子間短絡時の動作を説明する図である。
【図５】本発明の第１実施形態における出力回路のハイサイドへの適用例を示す回路ブロック図である。
【図６】本発明の第２実施形態におけるスイッチング電源回路全体の構成の概略を示す回路ブロック図である。
【図７】本発明の第２実施形態における出力回路の構成を示す回路ブロック図である。
【図８】本発明の第２実施形態における出力回路の通常時の動作を説明する図である。
【図９】本発明の第２実施形態における出力回路の端子間短絡時の動作を説明する図である。
【図１０】ＣＭＯＳインバータで構成された出力回路の一例を示す回路ブロック図である。
【図１１】図１０に示した出力回路の端子間短絡時の動作を説明する図である。
【発明を実施するための形態】
【００１１】
本明細書および添付図面の記載により、少なくとも以下の事項が明らかとなる。
【００１２】
＜第１実施形態＞
＝＝＝スイッチング電源回路全体の構成の概略＝＝＝
以下、図２を参照して、本発明の第１の実施形態におけるスイッチング電源回路全体の構成の概略について説明する。
【００１３】
図２に示されているスイッチング電源回路は、集積回路１ａ、スイッチング素子２、３、コイル４、コンデンサ５、Ｃ１、Ｃ２、抵抗６、７、およびダイオードＤ１を含んで構成されている。また、集積回路１ａは、端子９１ないし９８を備え、電圧調整回路１１、スイッチング制御回路１２、および出力回路１３ａ、１３ｂを含んで構成されている。なお、本実施形態では、一例として、スイッチング素子２および３がいずれもＮＭＯＳ（N-channel MOS：Ｎチャネル金属酸化膜半導体）トランジスタである場合について説明する。
【００１４】
電圧調整回路１１には、端子９１を介して入力電圧Ｖｉｎ（第１の直流電圧）が入力されている。また、電圧調整回路１１からは、電圧ＶＤＤが出力されている。
スイッチング制御回路１２（信号生成回路）には、電圧ＶＤＤが供給されている。また、スイッチング制御回路１２には、端子９８を介して帰還電圧Ｖｆｂが入力されている。そして、スイッチング制御回路１２からは、スイッチング信号ＳａおよびＳｂ（論理信号）が出力されている。
【００１５】
出力回路１３ａには、スイッチング信号Ｓａが入力されている。また、出力回路１３ａからは、端子９６を介して駆動信号Ｌｄｒｖが出力されている。なお、出力回路１３ａは、端子９５および９７間の電圧を電源とし、端子９５には、電圧ＶＤＤが印加され、端子９７は、グランド（接地電圧ＧＮＤ）に接続されている。そして、端子９５および９７間には、コンデンサＣ２が接続されている。
【００１６】
一方、出力回路１３ｂには、スイッチング信号Ｓｂが入力されている。また、出力回路１３ｂからは、端子９３を介して駆動信号Ｈｄｒｖが出力されている。なお、出力回路１３ｂは、端子９２および９４間の電圧を電源とし、端子９２には、電圧Ｖｂｔが印加され、端子９４には、電圧Ｖｓｗが印加されている。そして、端子９２および９４間には、コンデンサＣ１が接続されている。さらに、端子９５には、ダイオードＤ１のアノードが接続され、端子９２には、ダイオードＤ１のカソードが接続されている。
【００１７】
スイッチング素子２のドレインには、入力電圧Ｖｉｎが入力され、ゲートには、端子９３を介して駆動信号Ｈｄｒｖが入力されている。また、スイッチング素子３のソースは、端子９７に接続され、ドレインは、スイッチング素子２のソースに接続され、ゲートには、端子９６を介して駆動信号Ｌｄｒｖが入力されている。そして、スイッチング素子２および３の接続点は、端子９４に接続されている。
【００１８】
コイル４の一端は、スイッチング素子２および３の接続点に接続され、他端は、コンデンサ５の一端に接続されている。また、コンデンサ５の他端は、グランドに接続されている。そして、コイル４とコンデンサ５との接続点は、出力電圧Ｖｏｕｔ（第２の直流電圧）を出力する、当該スイッチング電源回路の出力ノードとなっている。
【００１９】
抵抗６および７は、直列に接続され、抵抗６の一端が出力ノードに接続され、抵抗７の一端がグランドに接続されている。また、抵抗６および７の接続点は、端子９８に接続され、当該接続点の電圧が帰還電圧Ｖｆｂとして集積回路１ａに入力されている。
【００２０】
＝＝＝スイッチング電源回路全体の動作の概略＝＝＝
次に、本実施形態におけるスイッチング電源回路全体の動作の概略について説明する。
【００２１】
集積回路１ａの電圧調整回路１１は、入力電圧Ｖｉｎから電圧ＶＤＤを生成し、電圧ＶＤＤは、スイッチング制御回路１２および出力回路１３ａに供給され、電源として用いられる。また、コンデンサＣ１およびダイオードＤ１は、ブートストラップ回路を構成し、電圧ＶＤＤから、スイッチング素子２をオン・オフ制御するための電圧Ｖｂｔ（ブートストラップ電圧）を生成する。
【００２２】
ハイサイドのスイッチング素子２は、駆動信号Ｈｄｒｖに応じてオン・オフ制御され、入力電圧Ｖｉｎをスイッチングして交流電圧に変換する。また、ローサイドのスイッチング素子３は、駆動信号Ｌｄｒｖに応じて、スイッチング素子２と相補的にオン・オフ制御される。そして、スイッチング素子３、コイル４、およびコンデンサ５は、整流平滑回路を構成し、上記交流電圧を整流および平滑化して、直流電圧である出力電圧Ｖｏｕｔを出力する。なお、コイル４に流れる電流Ｉ３は、スイッチング素子２がオンの間に流れる電流Ｉ１と、スイッチング素子３がオンの間に流れる電流Ｉ２との和となる。
【００２３】
抵抗６および７は、出力電圧Ｖｏｕｔを分圧し、帰還電圧Ｖｆｂを生成する。また、スイッチング制御回路１２は、帰還電圧Ｖｆｂに基づいて、出力電圧Ｖｏｕｔが所望の目標電圧となるよう、ＰＷＭ制御やヒステリシス制御によってスイッチング信号ＳａおよびＳｂを生成する。そして、出力回路１３ａは、スイッチング信号Ｓａをバッファリングして、駆動信号Ｌｄｒｖを端子９６から出力する。一方、出力回路１３ｂは、スイッチング信号Ｓｂをバッファリングして、駆動信号Ｈｄｒｖを端子９３から出力する。
【００２４】
なお、スイッチング素子２および３は、いずれもＮＭＯＳトランジスタであるので、それぞれ駆動信号ＨｄｒｖおよびＬｄｒｖがハイ・レベルの間オンとなり、ロー・レベルの間オフとなる。したがって、出力電圧Ｖｏｕｔが目標電圧より低い場合には、駆動信号Ｈｄｒｖがハイ・レベルとなる時間、すなわち、スイッチング素子２のオン時間が相対的に長くなり、出力電圧Ｖｏｕｔが上昇する。一方、出力電圧Ｖｏｕｔが目標電圧より高い場合には、駆動信号Ｌｄｒｖがハイ・レベルとなる時間、すなわち、スイッチング素子３のオン時間が相対的に長くなり、出力電圧Ｖｏｕｔが低下する。
【００２５】
このようにして、本実施形態のスイッチング電源回路は、出力電圧Ｖｏｕｔに応じて生成されるスイッチング信号（Ｓａ，Ｓｂ）を出力回路（１３ａ，１３ｂ）によってバッファリングして、スイッチング素子（３，２）に供給する。
【００２６】
＝＝＝出力回路の構成＝＝＝
以下、図１を参照して、本実施形態における出力回路の構成について説明する。ここでは、ローサイドの出力回路１３ａの構成について説明し、ハイサイドの出力回路１３ｂの構成については後述するものとする。
【００２７】
なお、図１においては、端子９６が、出力端子に相当し、スイッチング素子３が、第３のＮチャネルＭＯＳトランジスタに相当する。また、電圧ＶＤＤが、第１の電圧に相当し、接地電圧ＧＮＤ（＜ＶＤＤ）が、第２の電圧に相当し、入力電圧Ｖｉｎ（＞ＶＤＤ）が、第３の電圧に相当する。したがって、端子９５が、第１の電源端子に相当し、端子９７が、第２の電源端子に相当し、端子９１が、第３の電源端子に相当する。
【００２８】
図１に示されている出力回路１３ａは、ＰＤＭＯＳ（P-channel Double-diffused MOS：Ｐチャネル二重拡散金属酸化膜半導体）トランジスタＰＤ、ＮＤＭＯＳ（N-channel DMOS：Ｎチャネル二重拡散金属酸化膜半導体）トランジスタＮＤ、ＰＭＯＳ（P-channel MOS：Ｐチャネル金属酸化膜半導体）トランジスタＰ１ないしＰ３、ＮＭＯＳトランジスタＮ１ないしＮ３、ツェナーダイオードＺＤ１ないしＺＤ３、および抵抗Ｒ１ないしＲ６を含んで構成されている。なお、抵抗Ｒ５およびＲ６は、ＥＳＤ（Electro-Static Discharge：静電気放電）保護抵抗である。
【００２９】
ＰＤＭＯＳトランジスタＰＤおよびＮＤＭＯＳトランジスタＮＤは、直列に接続され、第１のＣＭＯＳインバータを構成している。また、ＰＤＭＯＳトランジスタＰＤのソースは、端子９５に接続され、ＮＤＭＯＳトランジスタＮＤのソースは、端子９７に接続されている。そして、当該第１のＣＭＯＳインバータから出力される駆動信号Ｌｄｒｖは、端子９６を介してスイッチング素子３のゲートに入力されている。
【００３０】
ＰＭＯＳトランジスタＰ１（第１のＰチャネルＭＯＳトランジスタ）およびＮＭＯＳトランジスタＮ１（第１のＮチャネルＭＯＳトランジスタ）は、直列に接続され、第２のＣＭＯＳインバータを構成している。また、ＰＭＯＳトランジスタＰ１のソースは、抵抗Ｒ５を介して端子９５に接続され、ＮＭＯＳトランジスタＮ１のソースは、抵抗Ｒ１を介して端子９７に接続されている。そして、当該第２のＣＭＯＳインバータの出力信号は、ＰＤＭＯＳトランジスタＰＤのゲートに入力されている。
【００３１】
ＰＭＯＳトランジスタＰ２（第２のＰチャネルＭＯＳトランジスタ）およびＮＭＯＳトランジスタＮ２（第２のＮチャネルＭＯＳトランジスタ）は、直列に接続され、第３のＣＭＯＳインバータを構成している。また、ＰＭＯＳトランジスタＰ２のソースは、抵抗Ｒ２を介して端子９５に接続され、ＮＭＯＳトランジスタＮ２のソースは、抵抗Ｒ６を介して端子９７に接続されている。そして、当該第３のＣＭＯＳインバータの出力信号は、ＮＤＭＯＳトランジスタＮＤのゲートに入力されている。
【００３２】
ＰＭＯＳトランジスタＰ３およびＮＭＯＳトランジスタＮ３は、直列に接続され、第４のＣＭＯＳインバータを構成している。また、ＰＭＯＳトランジスタＰ３のソースは、抵抗Ｒ２を介して端子９５に接続され、ＮＭＯＳトランジスタＮ３のソースは、抵抗Ｒ６を介して端子９７に接続されている。そして、当該第４のＣＭＯＳインバータの出力信号は、抵抗Ｒ３を介して第２のＣＭＯＳインバータに入力されるとともに、抵抗Ｒ４を介して第３のＣＭＯＳインバータに入力されている。さらに、当該第４のＣＭＯＳインバータには、スイッチング信号Ｓａが入力されている。
【００３３】
ツェナーダイオードＺＤ１のアノードは、ＮＭＯＳトランジスタＮ１のソースと抵抗Ｒ１との接続点に接続され、カソードは、端子９５に接続されている。また、ツェナーダイオードＺＤ２のアノードは、端子９７に接続され、カソードは、ＰＭＯＳトランジスタＰ２のソースと抵抗Ｒ２との接続点に接続されている。さらに、ツェナーダイオードＺＤ３のアノードは、ＰＭＯＳトランジスタＰ１のゲートと抵抗Ｒ３との接続点に接続され、カソードは、ＰＭＯＳトランジスタＰ１のソースに接続されている。
【００３４】
＝＝＝出力回路の動作＝＝＝
以下、本実施形態における出力回路の動作について説明する。
なお、以下の説明においては、一例として、スイッチング信号Ｓａのハイ・レベルおよびロー・レベルの電圧をそれぞれ電圧ＶＤＤおよび接地電圧ＧＮＤとし、Ｖｉｎ＝２０Ｖ、ＶＤＤ＝５Ｖ、ＧＮＤ＝０Ｖとする。また、一例として、ＤＭＯＳトランジスタのドレイン・ソース間耐圧ＶＤＳＳ（絶対値）を３０Ｖ（＞Ｖｉｎ−ＧＮＤ）とし、ＤＭＯＳトランジスタを含むＭＯＳトランジスタのゲート・ソース間耐圧ＶＧＳＳ（絶対値）を７．５Ｖ（＜Ｖｉｎ−ＧＮＤ）とする。さらに、一例として、ツェナーダイオードのツェナー電圧（降伏電圧）ＶＺを６Ｖ（＜ＶＧＳＳ）とする。
【００３５】
まず、図３を参照して、集積回路１ａの端子間が短絡していない通常時の動作について説明する。この場合、ツェナーダイオードＺＤ１ないしＺＤ３は、いずれも降伏せず、ＭＯＳトランジスタＰ１、Ｎ１、Ｐ２、およびＮ２のそれぞれのソースに印加される電圧をｖ１ないしｖ４と表すこととすると、ｖ１＝ｖ３＝５Ｖ（＝ＶＤＤ）、ｖ２＝ｖ４＝０Ｖ（＝ＧＮＤ）となる。
【００３６】
第４のＣＭＯＳインバータ（Ｐ３，Ｎ３）は、スイッチング制御回路１２から入力されるスイッチング信号Ｓａを反転して出力する。また、第２のＣＭＯＳインバータ（Ｐ１，Ｎ１）および第３のＣＭＯＳインバータ（Ｐ２，Ｎ２）は、第４のＣＭＯＳインバータの出力信号を反転して出力する。したがって、ＰＤＭＯＳトランジスタＰＤおよびＮＤＭＯＳトランジスタＮＤのゲートには、いずれもスイッチング信号Ｓａと同相の信号が入力され、第１のＣＭＯＳインバータ（ＰＤ，ＮＤ）は、スイッチング信号Ｓａと逆相の駆動信号Ｌｄｒｖを出力する。そして、スイッチング素子３は、駆動信号Ｌｄｒｖに応じてオン・オフ制御される。
【００３７】
このようにして、通常時には、出力回路１３ａは、スイッチング信号Ｓａをバッファリングして、逆相の駆動信号Ｌｄｒｖをスイッチング素子３に供給する。
【００３８】
次に、図４を参照して、集積回路１ａの端子間が短絡した場合（端子間短絡時）の動作について説明する。図４は、特に、端子９１と端子９５とが短絡した場合を示している。この場合、ｖ１＝２０Ｖ（＝Ｖｉｎ）、ｖ４＝０Ｖ（＝ＧＮＤ）となる。
【００３９】
ツェナーダイオードＺＤ１および抵抗Ｒ１は、第１のクランプ回路を構成し、ＰＭＯＳトランジスタＰ１のソースとＮＭＯＳトランジスタＮ１のソースとの間の電圧をツェナー電圧ＶＺ（＜ＶＧＳＳ）にクランプする。したがって、端子間短絡時には、ツェナーダイオードＺＤ１が降伏し、ｖ２＝１４Ｖ（＝Ｖｉｎ−ＶＺ）となる。
【００４０】
一方、ツェナーダイオードＺＤ２および抵抗Ｒ２は、第２のクランプ回路を構成し、ＰＭＯＳトランジスタＰ２のソースとＮＭＯＳトランジスタＮ２のソースとの間の電圧をツェナー電圧ＶＺ（＜ＶＧＳＳ）にクランプする。したがって、端子間短絡時には、ツェナーダイオードＺＤ２が降伏し、ｖ３＝６Ｖ（＝ＶＺ−ＧＮＤ）となる。
【００４１】
ＰＭＯＳトランジスタＰ３のソースには、電圧ｖ３＝６Ｖが印加され、ＮＭＯＳトランジスタＮ３のソースには、電圧ｖ４＝０Ｖが印加されている。また、ＰＭＯＳトランジスタＰ３およびＮＭＯＳトランジスタＮ３のゲートには、スイッチング制御回路１２からスイッチング信号Ｓａ（０〜５Ｖ）が入力されている。したがって、ＰＭＯＳトランジスタＰ３およびＮＭＯＳトランジスタＮ３には、ゲート・ソース間耐圧ＶＧＳＳを超える高電圧が印加されることはない。そして、第４のＣＭＯＳインバータ（Ｐ３，Ｎ３）は、通常時と同様に、スイッチング信号Ｓａを反転して出力する。
【００４２】
ツェナーダイオードＺＤ３および抵抗Ｒ３は、第３のクランプ回路を構成し、ＰＭＯＳトランジスタＰ１のゲートとソースとの間の電圧をツェナー電圧ＶＺ（＜ＶＧＳＳ）にクランプする。したがって、端子間短絡時には、ツェナーダイオードＺＤ３が降伏し、ＰＭＯＳトランジスタＰ１のゲートに印加される電圧をｖ５と表すこととすると、ｖ５＝１４Ｖ（＝Ｖｉｎ−ＶＺ）となる。
【００４３】
ＰＭＯＳトランジスタＰ１のソースには、電圧ｖ１＝２０Ｖが印加され、ＮＭＯＳトランジスタＮ１のソースには、電圧ｖ２＝１４Ｖが印加されている。また、ＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ１のゲートには、電圧ｖ５＝１４Ｖが印加されている。したがって、ＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ１には、ゲート・ソース間耐圧ＶＧＳＳを超える高電圧が印加されることはない。そして、ＰＭＯＳトランジスタＰ１は常にオンとなり、ＮＭＯＳトランジスタＮ１は常にオフとなり、第２のＣＭＯＳインバータ（Ｐ１，Ｎ１）の出力信号は、常にハイ・レベル（２０Ｖ）となる。
【００４４】
ＰＭＯＳトランジスタＰ２のソースには、電圧ｖ３＝６Ｖが印加され、ＮＭＯＳトランジスタＮ２のソースには、電圧ｖ４＝０Ｖが印加されている。また、ＰＭＯＳトランジスタＰ２およびＮＭＯＳトランジスタＮ２のゲートには、第４のＣＭＯＳインバータの出力信号（０〜６Ｖ）が入力されている。したがって、ＰＭＯＳトランジスタＰ２およびＮＭＯＳトランジスタＮ２には、ゲート・ソース間耐圧ＶＧＳＳを超える高電圧が印加されることはない。そして、第３のＣＭＯＳインバータ（Ｐ２，Ｎ２）は、通常時と同様に、第４のＣＭＯＳインバータの出力信号を反転して出力する。なお、抵抗Ｒ４は、第２および第３のＣＭＯＳインバータの入力インピーダンスを揃えるために用いられている。
【００４５】
ＰＤＭＯＳトランジスタＰＤのソースには、電圧ｖ１＝２０Ｖが印加され、ＮＤＭＯＳトランジスタＮＤのソースには、電圧ｖ４＝０Ｖが印加されている。また、ＰＤＭＯＳトランジスタＰＤのゲートには、第２のＣＭＯＳインバータの出力信号（２０Ｖ）が入力されている。一方、ＮＤＭＯＳトランジスタＮＤのゲートには、第３のＣＭＯＳインバータの出力信号（０〜６Ｖ）が入力されている。したがって、ＰＤＭＯＳトランジスタＰＤおよびＮＤＭＯＳトランジスタＮＤには、ドレイン・ソース間耐圧ＶＤＳＳやゲート・ソース間耐圧ＶＧＳＳを超える高電圧が印加されることはない。そして、ＰＤＭＯＳトランジスタＰＤは常にオフとなり、第１のＣＭＯＳインバータ（ＰＤ，ＮＤ）から出力される駆動信号Ｌｄｒｖは、常にロー・レベル（０Ｖ）となり、スイッチング素子３は、常にオフとなる。
【００４６】
このようにして、端子９１と端子９５とが短絡した端子間短絡時には、出力回路１３ａは、駆動信号Ｌｄｒｖを常にロー・レベルとし、スイッチング素子３を常にオフする。さらに、当該端子間短絡時において、出力回路１３ａは、各ＭＯＳトランジスタに耐圧を超える高電圧が印加されることはなく、高電圧による破壊から保護されている。
【００４７】
なお、端子９１と端子９６とが短絡した場合、ＰＤＭＯＳトランジスタＰＤおよびＮＤＭＯＳトランジスタＮＤのドレインには、入力電圧Ｖｉｎ＝２０Ｖが印加されることとなる。しかしながら、ＰＤＭＯＳトランジスタＰＤおよびＮＤＭＯＳトランジスタＮＤのドレインとソースとの間の電圧は、いずれもドレイン・ソース間耐圧ＶＤＳＳを超えることはなく、この場合も、出力回路１３ａは、高電圧による破壊から保護されている。
【００４８】
また、ハイサイドの出力回路１３ｂは、図５に示すように、ローサイドの出力回路１３ａと同様の構成とすることができる。図５においては、端子９３が、出力端子に相当し、スイッチング素子２が、第３のＮチャネルＭＯＳトランジスタに相当する。また、電圧Ｖｂｔが、第１の電圧に相当し、電圧Ｖｓｗ（＜Ｖｂｔ）が、第２の電圧に相当し、入力電圧Ｖｉｎ（＞Ｖｂｔ）が、第３の電圧に相当する。したがって、端子９２が、第１の電源端子に相当し、端子９４が、第２の電源端子に相当し、端子９１が、第３の電源端子に相当する。
【００４９】
＜第２実施形態＞
＝＝＝スイッチング電源回路全体の構成の概略＝＝＝
以下、図６を参照して、本発明の第２の実施形態におけるスイッチング電源回路全体の構成の概略について説明する。
【００５０】
図６に示されているスイッチング電源回路は、集積回路１ｂ、スイッチング素子３、８、コイル４、コンデンサ５、Ｃ１、Ｃ２、および抵抗６、７を含んで構成されている。また、集積回路１ｂは、端子９１、９３、９５ないし９９を備え、電圧調整回路１１、スイッチング制御回路１２、および出力回路１３ａ、１４を含んで構成されている。なお、本実施形態では、ハイサイドのスイッチング素子８がＰＭＯＳトランジスタであり、ローサイド側の構成は、第１実施形態のスイッチング電源回路と同様である。以下、主としてハイサイド側の構成について説明する。
【００５１】
電圧調整回路１１には、端子９１を介して入力電圧Ｖｉｎが入力されている。また、電圧調整回路１１からは、電圧ＶＤＤおよびＶｉｎ−５が出力されている。
スイッチング制御回路１２には、電圧ＶＤＤおよびＶｉｎ−５が供給されている。また、スイッチング制御回路１２には、端子９８を介して帰還電圧Ｖｆｂが入力されている。そして、スイッチング制御回路１２からは、スイッチング信号ＳａおよびＳｂが出力されている。
【００５２】
出力回路１４には、スイッチング信号Ｓｂが入力されている。また、出力回路１４からは、端子９３を介して駆動信号Ｈｄｒｖが出力されている。なお、出力回路１４は、端子９１および９９間の電圧を電源とし、端子９１には、入力電圧Ｖｉｎが印加され、端子９９には、電圧Ｖｉｎ−５が印加されている。そして、端子９１および９９間には、コンデンサＣ１が接続されている。なお、本実施形態では、ブートストラップ電圧を生成するためのダイオードは不要である。
【００５３】
スイッチング素子８のソースには、入力電圧Ｖｉｎが入力され、ドレインは、スイッチング素子３のドレインに接続され、ゲートには、端子９３を介して駆動信号Ｈｄｒｖが入力されている。そして、スイッチング素子８および３の接続点には、コイル４の一端が接続されている。
【００５４】
＝＝＝スイッチング電源回路全体の動作の概略＝＝＝
次に、本実施形態におけるスイッチング電源回路全体の動作の概略について説明する。
【００５５】
集積回路１ｂの電圧調整回路１１は、入力電圧Ｖｉｎから電圧ＶＤＤおよびＶｉｎ−５を生成する。また、電圧ＶＤＤは、スイッチング制御回路１２および出力回路１３ａに供給され、電源として用いられる。一方、電圧Ｖｉｎ−５は、スイッチング制御回路１２および出力回路１４に供給され、電源として用いられる。
【００５６】
スイッチング制御回路１２は、帰還電圧Ｖｆｂに基づいてスイッチング信号ＳａおよびＳｂを生成する。また、出力回路１３ａは、スイッチング信号Ｓａをバッファリングして、駆動信号Ｌｄｒｖを端子９６から出力する。一方、出力回路１４は、スイッチング信号Ｓｂをバッファリングして、駆動信号Ｈｄｒｖを端子９３から出力する。そして、スイッチング素子８および３は、それぞれ駆動信号Ｈｄｒｖおよび駆動信号Ｌｄｒｖに応じて、相補的にオン・オフ制御される。
【００５７】
なお、スイッチング素子８は、ＰＭＯＳトランジスタであるので、駆動信号Ｈｄｒｖがハイ・レベルの間オフとなり、ロー・レベルの間オンとなる。一方、スイッチング素子３は、ＮＭＯＳトランジスタであるので、駆動信号Ｌｄｒｖがハイ・レベルの間オンとなり、ロー・レベルの間オフとなる。したがって、出力電圧Ｖｏｕｔが目標電圧より低い場合には、駆動信号ＨｄｒｖおよびＬｄｒｖがロー・レベルとなる時間、すなわち、スイッチング素子８のオン時間が相対的に長くなり、出力電圧Ｖｏｕｔが上昇する。一方、出力電圧Ｖｏｕｔが目標電圧より高い場合には、駆動信号ＨｄｒｖおよびＬｄｒｖがハイ・レベルとなる時間、すなわち、スイッチング素子３のオン時間が相対的に長くなり、出力電圧Ｖｏｕｔが低下する。
【００５８】
このようにして、本実施形態のスイッチング電源回路は、出力電圧Ｖｏｕｔに応じて生成されるスイッチング信号（Ｓａ，Ｓｂ）を出力回路（１３ａ，１４）によってバッファリングして、スイッチング素子（３，８）に供給する。
【００５９】
＝＝＝出力回路の構成＝＝＝
以下、図７を参照して、本実施形態における出力回路の構成について説明する。ここでは、ハイサイドの出力回路１４の構成について説明する。
【００６０】
なお、図７においては、端子９３が、出力端子に相当し、スイッチング素子８が、第３のＰチャネルＭＯＳトランジスタに相当する。また、入力電圧ｉｎが、第１の電圧に相当し、電圧Ｖｉｎ−５（＜Ｖｉｎ）が、第２の電圧に相当し、接地電圧ＧＮＤ（＜Ｖｉｎ−５）が、第３の電圧に相当する。したがって、端子９１が、第１の電源端子に相当し、端子９９が、第２の電源端子に相当し、端子９７が、第３の電源端子に相当する。
【００６１】
図７に示されている出力回路１４は、ＰＤＭＯＳトランジスタＰＤ、ＮＤＭＯＳトランジスタＮＤ、ＰＭＯＳトランジスタＰ１ないしＰ３、ＮＭＯＳトランジスタＮ１ないしＮ３、ツェナーダイオードＺＤ１ないしＺＤ３、および抵抗Ｒ１ないしＲ６を含んで構成されている。なお、出力回路１４において、第１ないし第３のＣＭＯＳインバータの構成は、接続される端子を除いて、出力回路１３ａおよび１３ｂと同様である。
【００６２】
ＰＭＯＳトランジスタＰ３およびＮＭＯＳトランジスタＮ３は、直列に接続され、第４のＣＭＯＳインバータを構成している。また、ＰＭＯＳトランジスタＰ３のソースは、抵抗Ｒ５を介して端子９１に接続され、ＮＭＯＳトランジスタＮ３のソースは、抵抗Ｒ１を介して端子９９に接続されている。そして、当該第４のＣＭＯＳインバータの出力信号は、抵抗Ｒ３を介して第３のＣＭＯＳインバータ（Ｐ２，Ｎ２）に入力されるとともに、抵抗Ｒ４を介して第２のＣＭＯＳインバータ（Ｐ１，Ｎ１）に入力されている。さらに、当該第４のＣＭＯＳインバータには、スイッチング信号Ｓｂが入力されている。
【００６３】
ツェナーダイオードＺＤ１およびＺＤ２は、出力回路１３ａおよび１３ｂと同様に接続されている。また、ツェナーダイオードＺＤ３のアノードは、ＮＭＯＳトランジスタＮ２のソースに接続され、カソードは、ＮＭＯＳトランジスタＮ２のゲートと抵抗Ｒ３との接続点に接続されている。
【００６４】
＝＝＝出力回路の動作＝＝＝
以下、本実施形態における出力回路の動作について説明する。
なお、以下の説明においては、一例として、スイッチング信号Ｓｂのハイ・レベルおよびロー・レベルの電圧をそれぞれ入力電圧Ｖｉｎおよび電圧Ｖｉｎ−５とし、Ｖｉｎ＝２０Ｖ、Ｖｉｎ−５＝１５Ｖ、ＧＮＤ＝０Ｖとする。また、ドレイン・ソース間耐圧ＶＤＳＳ、ゲート・ソース間耐圧ＶＧＳＳ、およびツェナー電圧ＶＺとして、第１実施形態と同様の一例を用いることとする。
【００６５】
まず、図８を参照して、集積回路１ｂの端子間が短絡していない通常時の動作について説明する。この場合、ツェナーダイオードＺＤ１ないしＺＤ３は、いずれも降伏せず、ＭＯＳトランジスタＰ１、Ｎ１、Ｐ２、およびＮ２のそれぞれのソースに印加される電圧をｖ６ないしｖ９と表すこととすると、ｖ６＝ｖ８＝２０Ｖ（＝Ｖｉｎ）、ｖ７＝ｖ９＝１５Ｖ（＝Ｖｉｎ−５）となる。
【００６６】
第４のＣＭＯＳインバータ（Ｐ３，Ｎ３）は、スイッチング制御回路１２から入力されるスイッチング信号Ｓｂを反転して出力する。また、第２のＣＭＯＳインバータ（Ｐ１，Ｎ１）および第３のＣＭＯＳインバータ（Ｐ２，Ｎ２）は、第４のＣＭＯＳインバータの出力信号を反転して出力する。したがって、ＰＤＭＯＳトランジスタＰＤおよびＮＤＭＯＳトランジスタＮＤのゲートには、いずれもスイッチング信号Ｓｂと同相の信号が入力され、第１のＣＭＯＳインバータ（ＰＤ，ＮＤ）は、スイッチング信号Ｓｂと逆相の駆動信号Ｈｄｒｖを出力する。そして、スイッチング素子８は、駆動信号Ｈｄｒｖに応じてオン・オフ制御される。
【００６７】
このようにして、通常時には、出力回路１４は、スイッチング信号Ｓｂをバッファリングして、逆相の駆動信号Ｈｄｒｖをスイッチング素子８に供給する。
【００６８】
次に、図９を参照して、集積回路１ｂの端子間が短絡した場合（端子間短絡時）の動作について説明する。図９は、特に、端子９７と端子９９とが短絡した場合を示している。この場合、ｖ６＝２０Ｖ（＝Ｖｉｎ）、ｖ９＝０Ｖ（＝ＧＮＤ）となる。
【００６９】
ツェナーダイオードＺＤ１および抵抗Ｒ１は、第１のクランプ回路を構成し、ＰＭＯＳトランジスタＰ１のソースとＮＭＯＳトランジスタＮ１のソースとの間の電圧をツェナー電圧ＶＺ（＜ＶＧＳＳ）にクランプする。したがって、端子間短絡時には、ツェナーダイオードＺＤ１が降伏し、ｖ７＝１４Ｖ（＝Ｖｉｎ−ＶＺ）となる。
【００７０】
一方、ツェナーダイオードＺＤ２および抵抗Ｒ２は、第２のクランプ回路を構成し、ＰＭＯＳトランジスタＰ２のソースとＮＭＯＳトランジスタＮ２のソースとの間の電圧をツェナー電圧ＶＺ（＜ＶＧＳＳ）にクランプする。したがって、端子間短絡時には、ツェナーダイオードＺＤ２が降伏し、ｖ８＝６Ｖ（＝ＶＺ−ＧＮＤ）となる。
【００７１】
ＰＭＯＳトランジスタＰ３のソースには、電圧ｖ６＝２０Ｖが印加され、ＮＭＯＳトランジスタＮ３のソースには、電圧ｖ７＝１４Ｖが印加されている。また、ＰＭＯＳトランジスタＰ３およびＮＭＯＳトランジスタＮ３のゲートには、スイッチング制御回路１２からスイッチング信号Ｓｂ（１５〜２０Ｖ）が入力されている。したがって、ＰＭＯＳトランジスタＰ３およびＮＭＯＳトランジスタＮ３には、ゲート・ソース間耐圧ＶＧＳＳを超える高電圧が印加されることはない。そして、第４のＣＭＯＳインバータ（Ｐ３，Ｎ３）は、通常時と同様に、スイッチング信号Ｓｂを反転して出力する。
【００７２】
ＰＭＯＳトランジスタＰ１のソースには、電圧ｖ６＝２０Ｖが印加され、ＮＭＯＳトランジスタＮ１のソースには、電圧ｖ７＝１４Ｖが印加されている。また、ＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ１のゲートには、第４のＣＭＯＳインバータの出力信号（１４〜２０Ｖ）が入力されている。したがって、ＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ１には、ゲート・ソース間耐圧ＶＧＳＳを超える高電圧が印加されることはない。そして、第２のＣＭＯＳインバータ（Ｐ１，Ｎ１）は、通常時と同様に、第４のＣＭＯＳインバータの出力信号を反転して出力する。
【００７３】
ツェナーダイオードＺＤ３および抵抗Ｒ３は、第３のクランプ回路を構成し、ＮＭＯＳトランジスタＮ２のゲートとソースとの間の電圧をツェナー電圧ＶＺ（＜ＶＧＳＳ）にクランプする。したがって、端子間短絡時には、ツェナーダイオードＺＤ３が降伏し、ＮＭＯＳトランジスタＮ２のゲートに印加される電圧をｖ１０と表すこととすると、ｖ１０＝６Ｖ（＝ＶＺ−ＧＮＤ）となる。
【００７４】
ＰＭＯＳトランジスタＰ２のソースには、電圧ｖ８＝６Ｖが印加され、ＮＭＯＳトランジスタＮ２のソースには、電圧ｖ９＝０Ｖが印加されている。また、ＰＭＯＳトランジスタＰ２およびＮＭＯＳトランジスタＮ２のゲートには、電圧ｖ１０＝６Ｖが印加されている。したがって、ＰＭＯＳトランジスタＰ２およびＮＭＯＳトランジスタＮ２には、ゲート・ソース間耐圧ＶＧＳＳを超える高電圧が印加されることはない。そして、ＰＭＯＳトランジスタＰ２は常にオフとなり、ＮＭＯＳトランジスタＮ２は常にオンとなり、第３のＣＭＯＳインバータ（Ｐ２，Ｎ２）の出力信号は、常にロー・レベル（０Ｖ）となる。
【００７５】
ＰＤＭＯＳトランジスタＰＤのソースには、電圧ｖ６＝２０Ｖが印加され、ＮＤＭＯＳトランジスタＮＤのソースには、電圧ｖ９＝０Ｖが印加されている。また、ＰＤＭＯＳトランジスタＰＤのゲートには、第２のＣＭＯＳインバータの出力信号（１４〜２０Ｖ）が入力されている。一方、ＮＤＭＯＳトランジスタＮＤのゲートには、第３のＣＭＯＳインバータの出力信号（０Ｖ）が入力されている。したがって、ＰＤＭＯＳトランジスタＰＤおよびＮＤＭＯＳトランジスタＮＤには、ドレイン・ソース間耐圧ＶＤＳＳやゲート・ソース間耐圧ＶＧＳＳを超える高電圧が印加されることはない。そして、ＮＤＭＯＳトランジスタＮＤは常にオフとなり、第１のＣＭＯＳインバータ（ＰＤ，ＮＤ）から出力される駆動信号Ｈｄｒｖは、常にハイ・レベル（２０Ｖ）となり、スイッチング素子８は、常にオフとなる。
【００７６】
このようにして、端子９７と端子９９とが短絡した端子間短絡時には、出力回路１４は、駆動信号Ｈｄｒｖを常にハイ・レベルとし、スイッチング素子８を常にオフする。さらに、当該端子間短絡時において、出力回路１４は、各ＭＯＳトランジスタに耐圧を超える高電圧が印加されることはなく、高電圧による破壊から保護されている。
【００７７】
なお、端子９７と端子９３とが短絡した場合、ＰＤＭＯＳトランジスタＰＤおよびＮＤＭＯＳトランジスタＮＤのドレインには、接地電圧ＧＮＤ＝０Ｖが印加されることとなる。しかしながら、ＰＤＭＯＳトランジスタＰＤおよびＮＤＭＯＳトランジスタＮＤのドレインとソースとの間の電圧は、いずれもドレイン・ソース間耐圧ＶＤＳＳを超えることはなく、この場合も、出力回路１４は、高電圧による破壊から保護されている。
【００７８】
前述したように、集積回路１ａおよび１ｂにおいて、出力回路の出力段をＤＭＯＳトランジスタで構成された第１のＣＭＯＳインバータとし、各ＤＭＯＳトランジスタのゲートに接続された第２および第３のＣＭＯＳインバータのソース間の電圧を、ＤＭＯＳトランジスタのゲート・ソース間耐圧ＶＧＳＳより低い電圧にクランプすることによって、論理信号の出力端子や論理レベルの電圧が印加される第１および第２の電源端子と、ハイ・レベルより高いまたはロー・レベルより低い電圧が印加される第３の電源端子とが短絡した場合の高電圧による破壊から出力回路を保護することができる。そして、このように、ゲート・ソース間耐圧ＶＧＳＳは高くないものの、ドレイン・ソース間耐圧ＶＤＳＳが高いＤＭＯＳトランジスタを用いることによって、高耐圧特性のＭＯＳトランジスタを用いた場合に比べて、回路面積の増大を抑制することができる。
【００７９】
また、出力回路１３ａ（１３ｂ）において、ＰＭＯＳトランジスタＰ１のゲートとソースとの間の電圧を、ゲート・ソース間耐圧ＶＧＳＳより低い電圧にクランプすることによって、入力電圧Ｖｉｎが印加される端子９１とハイ・レベルの電圧ＶＤＤ（Ｖｂｔ）が印加される端子９５（９２）とが短絡した場合の高電圧による破壊から保護しつつ、ＮＭＯＳトランジスタ３（２）に駆動信号Ｌｄｒｖ（Ｈｄｒｖ）を供給することができる。
【００８０】
また、出力回路１４において、ＮＭＯＳトランジスタＮ２のゲートとソースとの間の電圧を、ゲート・ソース間耐圧ＶＧＳＳより低い電圧にクランプすることによって、接地電圧ＧＮＤが印加される端子９７とロー・レベルの電圧Ｖｉｎ−５が印加される端子９９とが短絡した場合の高電圧による破壊から保護しつつ、ＰＭＯＳトランジスタ８に駆動信号Ｈｄｒｖを供給することができる。
【００８１】
また、スイッチング信号Ｓａ（Ｓｂ）が入力される第４のＣＭＯＳインバータの出力信号を第２および第３のＣＭＯＳインバータに入力することによって、通常時には、スイッチング信号Ｓａ（Ｓｂ）をバッファリングして、逆相の駆動信号Ｌｄｒｖ（Ｈｄｒｖ）をスイッチング素子に供給することができる。
【００８２】
また、出力回路１３ａおよび１３ｂ（１４）をスイッチング電源回路用の集積回路１ａ（１ｂ）に用いることによって、高耐圧特性のＭＯＳトランジスタを用いた場合に比べて、出力インピーダンスの増加を抑制することができ、入力容量の大きなスイッチング素子を駆動することができる。
【００８３】
なお、上記実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得るとともに、本発明にはその等価物も含まれる。
【００８４】
上記実施形態では、スイッチング電源回路用の集積回路１ａおよび１ｂについて説明したが、これに限定されるものではない。出力回路１３ａ、１３ｂ、および１４は、例えばモータ駆動回路用のプリドライバなど、外付けのＭＯＳトランジスタを駆動する他の集積回路にも用いることができる。さらに、ＭＯＳトランジスタを駆動する集積回路以外にも、論理信号を出力する集積回路であって、論理レベルの電圧が印加される端子に加えて、ハイ・レベルより高いまたはロー・レベルより低い電圧が印加される端子を備えた集積回路に広く用いることができる。
【符号の説明】
【００８５】
１ａ〜１ｃ 集積回路
２、３、８ スイッチング素子
４ コイル
５ コンデンサ
６、７ 抵抗
１１ 電圧調整回路
１２ スイッチング制御回路
１３ａ、１３ｂ、１４、１５ 出力回路
９１〜９９ 端子
ＰＤ ＰＤＭＯＳ（Ｐチャネル二重拡散金属酸化膜半導体）トランジスタ
ＮＤ ＮＤＭＯＳ（Ｎチャネル二重拡散金属酸化膜半導体）トランジスタ
Ｐ１〜Ｐ６ ＰＭＯＳ（Ｐチャネル金属酸化膜半導体）トランジスタ
Ｎ１〜Ｎ６ ＮＭＯＳ（Ｎチャネル金属酸化膜半導体）トランジスタ
Ｃ１、Ｃ２ コンデンサ
Ｄ１ ダイオード
ＺＤ１〜ＺＤ３ ツェナーダイオード
Ｒ１〜Ｒ６ 抵抗
【特許請求の範囲】
【請求項１】
出力端子と、
第１の電圧が印加される第１の電源端子と、
前記第１の電圧より低い第２の電圧が印加される第２の電源端子と、
前記第１の電圧より高い、または前記第２の電圧より低い第３の電圧が印加される第３の電源端子と、
論理信号を生成する信号生成回路と、
前記論理信号をバッファリングして前記出力端子から出力する出力回路と、
を有し、
前記出力回路は、
ソースが前記第１の電源端子に接続されたＰチャネルＤＭＯＳトランジスタと、ソースが前記第２の電源端子に接続されたＮチャネルＤＭＯＳトランジスタと、で構成され、出力信号が前記出力端子から出力される第１のＣＭＯＳインバータと、
ソースが前記第１の電源端子に接続された第１のＰチャネルＭＯＳトランジスタと、第１のＮチャネルＭＯＳトランジスタと、で構成され、出力信号が前記ＰチャネルＤＭＯＳトランジスタのゲートに入力される第２のＣＭＯＳインバータと、
第２のＰチャネルＭＯＳトランジスタと、ソースが前記第２の電源端子に接続された第２のＮチャネルＭＯＳトランジスタと、で構成され、出力信号が前記ＮチャネルＤＭＯＳトランジスタのゲートに入力される第３のＣＭＯＳインバータと、
前記第１のＰチャネルＭＯＳトランジスタのソースと前記第１のＮチャネルＭＯＳトランジスタのソースとの間の電圧を、前記ＰチャネルＤＭＯＳトランジスタのゲート・ソース間耐圧より低い電圧にクランプする第１のクランプ回路と、
前記第２のＰチャネルＭＯＳトランジスタのソースと前記第２のＮチャネルＭＯＳトランジスタのソースとの間の電圧を、前記ＮチャネルＤＭＯＳトランジスタのゲート・ソース間耐圧より低い電圧にクランプする第２のクランプ回路と、
を含むことを特徴とする集積回路。
【請求項２】
前記出力端子には、第３のＮチャネルＭＯＳトランジスタであるスイッチング素子のゲートが接続され、
前記第２の電源端子には、前記スイッチング素子のソースが接続され、
前記第３の電圧は、前記第１の電圧より高く、
前記出力回路は、
前記第１のＰチャネルＭＯＳトランジスタのゲートとソースとの間の電圧を、前記第１のＰチャネルＭＯＳトランジスタのゲート・ソース間耐圧より低い電圧にクランプする第３のクランプ回路をさらに含むことを特徴とする請求項１に記載の集積回路。
【請求項３】
前記出力端子には、第３のＰチャネルＭＯＳトランジスタであるスイッチング素子のゲートが接続され、
前記第１の電源端子には、前記スイッチング素子のソースが接続され、
前記第３の電圧は、前記第２の電圧より低く、
前記出力回路は、
前記第２のＮチャネルＭＯＳトランジスタのゲートとソースとの間の電圧を、前記第２のＮチャネルＭＯＳトランジスタのゲート・ソース間耐圧より低い電圧にクランプする第３のクランプ回路をさらに含むことを特徴とする請求項１に記載の集積回路。
【請求項４】
前記出力回路は、
出力信号が前記第２のＣＭＯＳインバータおよび前記第３のＣＭＯＳインバータに入力される第４のＣＭＯＳインバータをさらに含むことを特徴とする請求項２または請求項３に記載の集積回路。
【請求項５】
前記スイッチング素子は、第１の直流電圧をスイッチングし、
前記信号生成回路は、前記スイッチング素子の出力電圧を整流および平滑化した第２の直流電圧に応じてスイッチング信号を生成し、
前記出力回路は、前記スイッチング信号をバッファリングして前記出力端子から出力することを特徴とする請求項２ないし請求項４の何れかに記載の集積回路。
【請求項１】
出力端子と、
第１の電圧が印加される第１の電源端子と、
前記第１の電圧より低い第２の電圧が印加される第２の電源端子と、
前記第１の電圧より高い、または前記第２の電圧より低い第３の電圧が印加される第３の電源端子と、
論理信号を生成する信号生成回路と、
前記論理信号をバッファリングして前記出力端子から出力する出力回路と、
を有し、
前記出力回路は、
ソースが前記第１の電源端子に接続されたＰチャネルＤＭＯＳトランジスタと、ソースが前記第２の電源端子に接続されたＮチャネルＤＭＯＳトランジスタと、で構成され、出力信号が前記出力端子から出力される第１のＣＭＯＳインバータと、
ソースが前記第１の電源端子に接続された第１のＰチャネルＭＯＳトランジスタと、第１のＮチャネルＭＯＳトランジスタと、で構成され、出力信号が前記ＰチャネルＤＭＯＳトランジスタのゲートに入力される第２のＣＭＯＳインバータと、
第２のＰチャネルＭＯＳトランジスタと、ソースが前記第２の電源端子に接続された第２のＮチャネルＭＯＳトランジスタと、で構成され、出力信号が前記ＮチャネルＤＭＯＳトランジスタのゲートに入力される第３のＣＭＯＳインバータと、
前記第１のＰチャネルＭＯＳトランジスタのソースと前記第１のＮチャネルＭＯＳトランジスタのソースとの間の電圧を、前記ＰチャネルＤＭＯＳトランジスタのゲート・ソース間耐圧より低い電圧にクランプする第１のクランプ回路と、
前記第２のＰチャネルＭＯＳトランジスタのソースと前記第２のＮチャネルＭＯＳトランジスタのソースとの間の電圧を、前記ＮチャネルＤＭＯＳトランジスタのゲート・ソース間耐圧より低い電圧にクランプする第２のクランプ回路と、
を含むことを特徴とする集積回路。
【請求項２】
前記出力端子には、第３のＮチャネルＭＯＳトランジスタであるスイッチング素子のゲートが接続され、
前記第２の電源端子には、前記スイッチング素子のソースが接続され、
前記第３の電圧は、前記第１の電圧より高く、
前記出力回路は、
前記第１のＰチャネルＭＯＳトランジスタのゲートとソースとの間の電圧を、前記第１のＰチャネルＭＯＳトランジスタのゲート・ソース間耐圧より低い電圧にクランプする第３のクランプ回路をさらに含むことを特徴とする請求項１に記載の集積回路。
【請求項３】
前記出力端子には、第３のＰチャネルＭＯＳトランジスタであるスイッチング素子のゲートが接続され、
前記第１の電源端子には、前記スイッチング素子のソースが接続され、
前記第３の電圧は、前記第２の電圧より低く、
前記出力回路は、
前記第２のＮチャネルＭＯＳトランジスタのゲートとソースとの間の電圧を、前記第２のＮチャネルＭＯＳトランジスタのゲート・ソース間耐圧より低い電圧にクランプする第３のクランプ回路をさらに含むことを特徴とする請求項１に記載の集積回路。
【請求項４】
前記出力回路は、
出力信号が前記第２のＣＭＯＳインバータおよび前記第３のＣＭＯＳインバータに入力される第４のＣＭＯＳインバータをさらに含むことを特徴とする請求項２または請求項３に記載の集積回路。
【請求項５】
前記スイッチング素子は、第１の直流電圧をスイッチングし、
前記信号生成回路は、前記スイッチング素子の出力電圧を整流および平滑化した第２の直流電圧に応じてスイッチング信号を生成し、
前記出力回路は、前記スイッチング信号をバッファリングして前記出力端子から出力することを特徴とする請求項２ないし請求項４の何れかに記載の集積回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１２−１３０１３５（Ｐ２０１２−１３０１３５Ａ）
【公開日】平成２４年７月５日（２０１２．７．５）
【国際特許分類】
【出願番号】特願２０１０−２７８４２３（Ｐ２０１０−２７８４２３）
【出願日】平成２２年１２月１４日（２０１０．１２．１４）
【出願人】（３１１００３７４３）オンセミコンダクター・トレーディング・リミテッド (166)
【Ｆターム（参考）】
【公開日】平成２４年７月５日（２０１２．７．５）
【国際特許分類】
【出願日】平成２２年１２月１４日（２０１０．１２．１４）
【出願人】（３１１００３７４３）オンセミコンダクター・トレーディング・リミテッド (166)
【Ｆターム（参考）】
[ Back to top ]