【課題】外部電源電圧を降圧するレギュレータを内蔵することによるチップ面積の増大を抑え且つ降圧電圧の安定化を実現できる半導体集積回路を提供する。
【解決手段】外部電源電圧（Ｖｅｘｔ）よりも低い内部電源電圧（Ｖｉｎｔ）で動作する内部回路を持つ半導体集積回路において、内部電源電圧を生成するレギュレータ（１５０〜１５７）を、バッファ及び保護素子を配置するための第２の領域（２）に配置することにより、降圧電源回路のオンチップ化による面積オーバヘッドを低減する。降圧電圧を伝達するループ状の電源幹線（Ｌ２０）を用い、電源幹線に外付け安定化容量を接続するための電極パッドを設ける等により、低消費電力を更に促進する。 （もっと読む）

【課題】半導体基板に設けられた貫通穴に、絶縁体を介して２つの導電体を充填してなるキャパシタ構造体を有する電子装置において、２つの導電体間の容量を大きくするのに適した構成を提供する。
【解決手段】半導体基板１０の表裏両主面１１、１２間を貫通する貫通穴３０には、当該穴の内面側から第１の導電体４０、絶縁体５０、第２の導電体６０が順次充填されてキャパシタ構造体２０が形成されており、キャパシタ構造体２０は、貫通穴３０の内部から半導体基板１０の両主面１１、１２まで連続して形成され、キャパシタ構造体２０の静電容量は、キャパシタ構造体２０のうち貫通穴３０に位置する部位の容量と両主面１１、１２に位置する部位の容量との合計とされている。 （もっと読む）

【課題】ウェル抵抗の抵抗値を簡便に調整することができる半導体装置を提供すること。
【解決手段】本発明に係る半導体装置５０は、第１導電型のウェル抵抗３０を備える半導体装置であって、半導体基板１の主表面側に形成された第１導電型のウェル抵抗領域４と、ウェル抵抗領域４の底部、及び側壁を取り囲むように形成された第２導電型の半導体基板領域２と、ウェル抵抗領域４内の少なくとも２箇所に、互いに離間して形成された高濃度の第１導電型の拡散領域であるコンタクト領域６と、ウェル抵抗領域４の外側端部の上部から、ウェル抵抗領域４を囲む半導体基板領域２の上部に素子分離膜を介して対向配置するように形成された、導電層からなる抵抗調整層２０と、を備える。抵抗調整層２０は、ウェル抵抗３０の抵抗値が所望の値となるようにバイアスされている。 （もっと読む）

【課題】コモンモードノイズを減衰することができ、通常のシリコン半導体製造プロセスにおいて実現でき、シリコン半導体回路と一体化するよう同一のチップ内に実装可能なコモンモードノイズフィルタとして機能する伝送線路および伝送装置を実現する。
【解決手段】第１の仮想平面ＶＰ１の面内方向に沿って既定の間隔で並行に設けられた２本の信号線１０１，１０２と、第１の仮想平面ＶＰ１と並行な第２の仮想平面ＶＰ２の面内方向に沿って２本の信号線１０１，１０２を第２の仮想平面ＶＰ２に投影したときの投影像の延長方向と直交する方向に互いに所定の間隔で平行に配置された各所定長の複数の導体である各フローティングシールド片１１０−１〜１１０−ｎを含むシールド体１１０と、を備え、２本の信号線およびシールド体はシリコン半導体製造プロセスにより形成されていることを特徴とする伝送線路および伝送装置。 （もっと読む）

【課題】第１インダクタと第２インダクタを構成する金属材料のマイグレーションに起因して第１インダクタと第２インダクタの絶縁が確保できなくなることを、抑制する。
【解決手段】半導体チップ１００は配線基板２００の第１面上に実装されており、多層配線層を有している。第１インダクタ１１２は多層配線層に形成されており、巻き軸方向が配線基板２００と水平方向を向いている。第２インダクタ１２２は多層配線層に形成されており、巻き軸方向が配線基板２００と水平方向を向いている。第２インダクタ１２２は第１インダクタ１１２に対向している。封止樹脂４００は、配線基板２００の少なくとも第１面と、半導体チップ１００とを封止している。溝５００は、封止樹脂４００と多層配線層の界面のうち、少なくとも第１インダクタ１１２と第２インダクタ１２２の間に位置している部分の全域に形成されている。 （もっと読む）

【課題】補償容量素子を構成する容量絶縁膜が破壊されることのない半導体装置を提供する。
【解決手段】第１の電圧が供給される第１の電源端子２９と、第２の電圧が供給される第２の電源端子２３と、容量絶縁膜４２と該容量絶縁膜４２を挟んで形成される第１及び第２電極とを其々備えており、前記第１及び第２の電源端子間に直列に設けられる複数の補償容量素子４と、奇数番目の前記補償容量素子４と次の偶数番目の前記補償容量素子４とを各々接続する第１の配線層に形成された第１の容量接続配線と、偶数番目の前記補償容量素子４と次の奇数番目の前記補償容量素子４とを各々接続する第２の配線層に形成された第２の容量接続配線と、前記第１及び第２の容量接続配線のいずれか一方に隣接して設けられ、実質的に固定された電圧が供給されるシールド配線５と、を備える。 （もっと読む）

【課題】各チャネルの第１、第２信号の差分に対応する信号のＡ／Ｄ変換を少ない回路規模で実現できる集積回路装置を提供する。
【解決手段】集積回路装置は、第１チャネル第１信号ＶＱ１、第２チャネル第１信号ＶＱ２が入力され、第１チャネル計測期間、第２チャネル計測期間において、各々、第１チャネル第１信号ＶＱ１、第２チャネル第１信号ＶＱ２を第１信号ＳＧ１として出力する第１マルチプレクサーＭＵＸ１と、第１チャネル第２信号ＶＲ１、第２チャネル第２信号ＶＲ２が入力され、第１チャネル計測期間、第２チャネル計測期間において、各々、ＶＲ１、ＶＲ２を第２信号ＳＧ２として出力する第２マルチプレクサーＭＵＸ２と、第１信号ＳＧ１と第２信号ＳＧ２が入力され、第１信号ＳＧ１と第２信号ＳＧ２の差分に対応する信号を出力する増幅回路ＡＭＰと、増幅回路ＡＭＰの出力信号についてのＡ／Ｄ変換を行うＡ／Ｄ変換器ＡＤＣを含む。 （もっと読む）

【課題】信号線の上面に微小な凹凸が形成されても、伝送線路の伝送特性が劣化することを抑制できるようにする。
【解決手段】信号線５２２は、多層配線層４００及び再配線層５００の第ａ層（ａ≧２）に形成されている。プレーン配線４４４は多層配線層４００及び再配線層５００の第ｂ層（ｂ＜ａ）に形成されており、平面視で信号線５２２と重なっている。２つのコプレーナ配線５２４は多層配線層４００及び再配線層５００の第ｃ層（ｂ≦ｃ≦ａ）に形成されており、平面視で信号線５２２と平行に延伸しており、かつ信号線５２２を挟んでいる。信号線５２２からプレーン配線４４４までの距離ｈは、信号線５２２からコプレーナ配線５２４までの距離ｗより短い。信号線５２２の上方のうち、信号線５２２からｗと同じ高さの範囲内には、電源線、グランド線、及び他の信号線が位置していない。 （もっと読む）

【課題】多層配線層の層間における剥離の有無を簡便な手法で検出できるようにする。
【解決手段】第１電極４１２は多層配線層２０に形成されている。第２電極４２２は、絶縁膜２２の一部を介して第１電極４１２と対向している。第１電極パッド４３０は第１電極４１２に接続している。第２電極パッド４３２は第２電極４２２に接続している。そして少なくとも２層以上の絶縁膜２２のそれぞれが、第１電極４１２及び第２電極４２２に挟まれている。そして第１電極４１２及び第２電極４２２により、センサ４０の少なくとも一部が形成されている。センサ４０は、多層配線層２０の層間における剥離の有無を検出するために用いられる。 （もっと読む）

【課題】低消費電力かつ低占有面積で、パッケージ実装後においてもプログラムを行なうことができるヒューズ素子を備えるヒューズプログラム回路を実現する。
【解決手段】ヒューズプログラム回路（ＦＰＫ１−ＦＰＫｎ）において、ヒューズ素子ＦＳを、多層メタル配線の第３層以上のメタル配線（Ｍ（ｉ））を用いて実現する。各ヒューズプログラム回路において、スキャンフリップフロップ（ＦＳＳＲおよびＰＳＲ）を用いてプログラム情報およびヒューズ選択情報を順次転送して、選択的に、１本ずつヒューズを電気的に切断する。 （もっと読む）

【課題】撮像画像の画像品質、装置の小型化、装置の信頼性、製造効率などの各特性について向上させる。
【解決手段】複数の転送電極３１が間を隔てて垂直方向ｙに並ぶように単一の導電材料層３１３を加工して形成する。また、第１キャパシタ電極Ｃ１１および第２キャパシタ電極Ｃ２１について、転送電極３１へ加工される導電材料層３１３から形成する。 （もっと読む）

【課題】通過損失が少なく出力特性が良いＳＯＩ基板上の高周波スイッチ回路を提供する。
【解決手段】本発明の実施形態の高周波スイッチ回路は、シリコン基板２０上に形成された酸化膜２１上に、第１の端子１と、入出力端子２と、第１の電極４ｂが前記第１の端子１に電気的に接続され、第２の電極４ｃが前記入出力端子２に接続されたＦＥＴ４とを備える。第１の層間絶縁膜２２が前記ＦＥＴを周囲から離間分離し前記酸化膜２１に達する溝に埋め込まれて配置され、前記酸化膜２１と接続され、前記ＦＥＴ４を周囲から絶縁する。導電体層１０が、前記溝内の前記第１の層間絶縁膜２２上に形成され、接地端子ＧＮＤに接続される。第２の層間絶縁膜２３が、前記導電体層１０上及び前記ＦＥＴ４上に形成される。直流電圧を供給する配線層７が、前記溝内の第１の層間絶縁膜２２上且つ前記導電体層１０上に前記第２の層間絶縁膜２３を介して形成されている。 （もっと読む）

【課題】従来はシールド線を部分的に切断又は剥離後、ＦＩＢ加工等や適当な手段で物理解析を阻害しない迂回経路でシールド線に再接続する、あるいは外部から導体路をバイパスとしてシールド線に接続し、検出機能を無効にするような不正手段には脆弱であった。
【解決手段】半導体装置上の保護すべき領域を覆うように配線されかつ始点から終点に至る経路を１つのみ有する少なくとも１つのシールド線５を形成し、信号発生器２よりシールド線５に電気信号を与え、シールド線５に与えられた電気信号の変化を捉えたことを検出信号として出力する複数の検出器３を前記電気信号の変化が順番に伝播するように分散配置し、前記検出信号は判定器４に出力した順番に入力され前記検出信号の出力結果と前記検出信号が出力した順番とに基づいてシールド線５の状態を判定し、不正検知信号Ａ１を出力することで、シールド線５の改竄を検出する保護回路を搭載する。 （もっと読む）

【課題】高い入力電力耐性と、低い雑音指数の両者を達成する低雑音増幅器を提供すること。
【解決手段】低雑音増幅器は、第一のIII族窒化物系トランジスタと、第一のIII族窒化物系トランジスタに結合された第二のIII族窒化物系トランジスタとを含んでいる。第一のIII族窒化物系トランジスタは、入力信号に対する第一増幅段を提供するように構成され、第二のIII族窒化物系トランジスタは、入力信号に対する第二増幅段を提供するように構成される。 （もっと読む）

【課題】第１、第２素子形成領域間でノイズが伝播することを抑制することができる半導体装置を提供することを目的とする。
【解決手段】第１、第２素子形成領域２０、３０に形成された半導体素子のうち、第１素子形成領域２０に形成された半導体素子を外部機器と接続し、第１素子形成領域２０と第２素子形成領域３０との間に、第１導電型層６０と、当該第１導電型層６０に挟まれる第２導電型層６１とを配置し、第１、第２導電型層６０、６１の間に、オフ時に半導体層１２の表面から埋込絶縁膜１１に達し、第１、第２素子形成領域２０、３０との間を仕切る空乏層６３、６４を構成する。 （もっと読む）

【課題】金属層からなるガードリングで囲まれたトリミング素子形成領域のヒューズ上の保護膜の開口からヒューズ上の層間絶縁膜に浸入した水分等がガードリングに形成されたヒューズ引き出し電極用の開口を通ってデバイス形成領域に浸入することを防止する。
【解決手段】ヒューズ５ａを取り囲む第１ガードリング３０とその外側の第２ガードリング４０に囲まれたヒューズ電極引き出し領域４１を形成する。ヒューズ５ａと連続し層間絶縁膜６とフィールド酸化膜４の間をヒューズ電極引き出し領域４１まで延在するヒューズ電極５と、該ヒューズ電極５と接続する第１ヒューズ引き出し電極７ｃと、該第１ヒューズ引き出し電極７ｃと接続する第２ヒューズ引き出し電極９ｃとを形成し、該第２ヒューズ引き出し電極９ｃを層間絶縁膜８上に形成された第２ガードリング４０を構成する第２電極の開口２４を通してデバイス素子形成領域８０に引き出す。 （もっと読む）

【課題】絶縁膜の表面に対して平坦化する工程を行わなくても、コイルの延設方向が構成部材の積層方向に対して傾くことを抑制することができる半導体装置の製造方法を提供する。
【解決手段】平坦な一面を有する支持基板８０を二枚用意する工程と、支持基板８０それぞれの平坦な一面上に構成部材３０〜６０を形成する工程と、二枚の支持基板８０に配置された構成部材３０〜６０を対向させて配置した後加圧しながら貼り合わせ、当該構成部材３０〜６０に備えられている支持基板８０それぞれの平坦な一面を平行としつつ、構成部材３０〜６０それぞれの配線部３２〜６２を接続部３２ａ、３２ｂ〜６２ａ、６２ｂを介して連結する工程を含む工程を行うことにより、配線部３２〜６２および接続部３２ａ、３２ｂ〜６２ａ、６２ｂで構成されるコイル２０を内部に含み、積層方向の両端部分に支持基板８０を備えたコイル層２１を形成する工程と、を行う。 （もっと読む）

【課題】クロストークノイズ及び配線遅延を効果的に抑制することができる半導体集積回路のレイアウト方法及び半導体集積回路を提供すること。
【解決手段】本発明は、被シールド配線である信号配線１ａを配置する。次に、フローティングメタル７を、信号配線１ａに沿う方向に、信号配線１ａと隣接させて複数配置する。次に、フローティングメタル７が信号配線１ａ及び信号配線１ｂ又は１ｃとカップリング容量を形成している場合には、当該フローティングメタル７を電源電位ＶＤＤ又はグランド電位ＧＮＤと接続する。そして、残存するフローティングメタル７と信号配線１ａとの間のカップリング容量値が予め定められた容量値Ｃｃよりも大きければ、残存するフローティングメタル７を削除する。 （もっと読む）

【課題】ＣＭＰ処理においてダミーパターンに機械的ストレスが作用しても、ダミーパターンが折れ曲がったり、ダミーパターンの一部が欠落したりすることを抑制できる半導体集積回路およびそのパターンレイアウト方法を提供する。
【解決手段】半導体集積回路は、所定の機能領域と、空き領域ＳＰ１に形成されたダミーパターンＤＭＰ１とを備える。空き領域ＳＰ１は、所定の機能領域同士の間に位置する。ダミーパターンＤＭＰ１は、枠状に形成されるとともに、ダミーパターンＤＭＰ１の外縁ＥＤを規定する第１メタル部ＭＴ１と、第１メタル部ＭＴ１の内周側に位置し、第１メタル部ＭＴ１に連続するように形成された第２メタル部ＭＴ２と、第１メタル部ＭＴ１の内周側において第２メタル部ＭＴ２が形成されていない領域に位置する複数の非形成領域ＮＴと、を有する。 （もっと読む）

【課題】インダクタ上に形成する導電性接着材によるインダクタのＬ値の変動のばらつきを抑えることを目的としている。
【解決手段】本発明のスパイラル型のインダクタ１０は、半導体基板２０上に螺旋状に形成したスパイラルコイル３０と、前記半導体基板２０上に形成し、前記スパイラルコイル３０の両端と電気的に接続する一対の端子と、前記半導体基板２０上の前記一対の端子を露出させて、前記スパイラルコイル３０の保護層３６上の全面を覆う遮蔽層４０と、を備えたことを特徴とする。 （もっと読む）