【課題】外部からの磁場を遮蔽する磁気シールド効果が高い半導体装置を提供する。
【解決手段】半導体基板ＳＵＢの主表面上に形成されたスイッチング素子ＴＲを覆うように形成された層間絶縁膜ＩＩＩ１と、平板状の引出配線ＬＥＬと、引出配線ＬＥＬとスイッチング素子ＴＲとを接続する接続配線ＩＣＬと、磁化の向きが可変とされた磁化自由層ＭＦＬを含み、引出配線ＬＥＬ上に形成された磁気抵抗素子ＴＭＲとを備える。磁化自由層ＭＦＬの磁化状態を変化させることが可能な配線ＤＬと配線ＢＬとを備えている。磁気抵抗素子ＴＭＲが複数並んだメモリセル領域において、磁気抵抗素子ＴＭＲの上部に配置された第１の高透磁率膜ＣＬＡＤ２が、上記メモリセル領域から、メモリセル領域以外の領域である周辺領域にまで延在している。 （もっと読む）

【課題】能動素子で扱う信号の影響を抑制しつつ、十分な容量密度を得られるキャパシタ、集積装置、高周波切替装置及び電子機器を提供する。
【解決手段】絶縁層１２と、絶縁層１２の上に設けられた半導体層１３と、半導体層１３において、能動素子が形成されるアクティブ領域とは電気的に分離して設けられたダミーアクティブ領域２０と、を有する基板１０と、基板１０におけるダミーアクティブ領域２０の上に、互いに対向して配置された第１電極３１及び第２電極３２と、第１電極３１と、第２電極３２と、の間に設けられた第１誘電体部４０と、を備える。 （もっと読む）

【課題】安定に動作する双方向スイッチ素子を実現できるようにする。
【解決手段】双方向スイッチ素子は、窒化物半導体からなる半導体層積層体２０３と、半導体層積層体２０３の上に形成された第１のオーミック電極２１１及び第２のオーミック電極２１２と、第１のゲート電極２１７及び第２のゲート電極２１８とを備えている。第１のゲート電極２１７は、第１のオーミック電極２１１と電位が実質的に等しい第１のシールド電極２２１に覆われている。第２のゲート電極２１８は、第２のオーミック電極２１２と電位が実質的に等しい第２のシールド電極２２２に覆われている。第１のシールド電極２２１の端部は、第１のゲート電極２１７よりも第２のゲート電極２１８側に位置し、第２のシールド電極２２２の端部は、第２のゲート電極２１８よりも第１のゲート電極２１７側に位置している。 （もっと読む）

【課題】半導体集積回路において、シールド配線を配置することで配線間のクロストークの影響を削減するとともに、配置したシールド配線の電位を安定化させること。
【解決手段】半導体集積回路の設計方法は、コンピュータが、半導体集積回路の配線パターンにおいて、配置済の信号配線に対して複数のシールド配線を配置する工程と、前記複数のシールド配線のそれぞれを電源配線に接続する工程と、前記複数のシールド配線を相互に接続する工程と、前記複数のシールド配線のうちの電源配線に接続されていないものを除去する工程と、を含む。 （もっと読む）

【課題】同一チップ上に形成されたインダクタ素子とその上方に位置する配線との間に生じる相互作用を、適切に抑制することを課題とする。
【解決手段】半導体基板１と、半導体基板１上に形成された多層配線層と、を有し、多層配線層は、インダクタ素子１０と、インダクタ素子１０の上方に形成された配線１１Ａ乃至１１Ｃおよび１２と、インダクタ素子１０とインダクタ上配線１１Ａ乃至１１Ｃおよび１２との間に形成され、平面視で前記インダクタ素子１０を覆う、固定電位を有する遮蔽導体１３及び１４と、を有する半導体装置が提供される。 （もっと読む）

【課題】半導体装置の集積回路を自動配線にて設計する際、ＳＭＣ（Ｓｃａｎ Ｍｏｄｅ Ｃｏｎｔｒｏｌ：スキャンモード制御）信号などの静的信号を複数の回路セルに同時に供給する静的信号配線を、通常信号配線と同じ配線層に配置すると、集積回路全体の配線リソースが不足しやすい。
【解決手段】本発明の半導体装置では、静的信号を複数の回路セルに同時に供給する静的信号配線を、電源配線やグランド配線と同じ下層部に配置する。このため、通常信号配線を上層部に自由に配置することが可能となり、特に自動配線時における配線性の向上が期待される。その結果、集積回路全体としてののべ面積の削減、半導体装置全体としての製造コストの削減、などが期待される。 （もっと読む）

【課題】集積回路をＤＣおよびＲＦ遮蔽する方法と構造を提供すること。
【解決手段】組み合わせられて集積回路デバイスを形成する回路を電磁気的に遮蔽するための方法であって、導電性材料によって横方向および下方を囲まれた隔離型のシリコン・アイランドを供給する。 （もっと読む）

シールド構造体は、集積回路上の第１金属化層に形成された櫛状構造体が複数の歯を備え櫛状構造体の歯は他方の櫛状構造体に向かって延びる第１、第２櫛状構造体と、第１櫛状構造体から上方に延びる複数の第１導電性ビアと、第２櫛状構造体から上方に延びる複数の第２導電性ビアと、第１金属化層の上方の第２金属化層に配置された第１、第２平面構造体と、第１平面構造体から複数の第１導電性ビアに向かって下方に延びる複数の第３導電性ビアと、第２平面構造体から複数の第２導電性ビアに向かって下方に延びる複数の第４導電性ビアとを備え、第１、第２櫛状構造体、第１、第２平面構造体及び第１〜第４導電性ビアは全て同電位であり接地されることが好ましい。ある実施形態では１つ以上の信号線が第１、第２平面構造体間の第２金属化層に配置され、他の実施形態では１つ以上の信号線が第１、第２平面構造体間の第３金属化層に配置される。 （もっと読む）

過電圧クランプ構造および過電圧クランプ構造を形成する方法が提供される。いくつかの実施形態において、過電圧クランプ構造は、基板（７０８）と、基板の上に配置されるボンドパッド（７００）と、ボンドパッドの下の基板に形成されるプレーナー高電圧ＭＯＳデバイス（１００ｃ）とを含む。高電圧ＭＯＳデバイス（１００ｃ）は、基板に形成される井戸（１００、１１５）と、井戸に形成されるドープされた浅い領域（１３０、１３５、１４０、１４５）と、井戸の上に配置されるゲート（１６０）とを含み得る。いくつかの実施形態において、クランプ構造は、第１のスナップバック後にソフトな故障の漏れを示さず、デバイスエリアを有意に減少させながら、ＥＳＤロバストネスを大幅に延ばす。
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本発明のデジタルＣＭＯＳ工程で周波数合成器に用いられるソレノイドインダクタは、所定の幅を有し、両側が垂直方向に積層され、ソレノイド構造を有する多数の配線金属と、両側に積層された多数の配線金属の相互間を連結する配線金属連結部とを備え、両側に積層された多数の配線金属のうち、所定数の下位層配線金属と、下位層配線金属の相互間を連結する配線金属連結部とがそれぞれ連結され重なる。本発明によると、デジタルＣＭＯＳ工程で４〜５ＧＨｚ以上の周波数帯域で動作する周波数合成器を具現するためにソレノイドインダクタを用いることで、ＲＦ ＣＭＯＳ工程でのみ具現可能な数ＧＨｚ帯域の周波数合成器を具現することができる効果がある。
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【課題】精度の高くノイズに強い微小容量素子を提供する。
【解決手段】
微小容量素子は、絶縁層上に成膜されかつそれぞれが互いに対向して第１間隙を画定する対向面を有する第１及び第２金属電極と、絶縁層上に成膜されかつ外部電位に接続可能でありかつ第１間隙内において結合容量制限スリットを画定するシールド電極と、からなる。 （もっと読む）

【課題】ラッチアップを利用したＥＳＤ保護のための半導体装置において、ラッチアップ発生電圧を任意の値に設定すること。
【解決手段】半導体装置３００は、Ｐ型基板３０１と、Ｐ型基板３０１の表面に形成されたＮ型ウェル領域３０２と、Ｎ型ウェル領域３０２の表面上のＰ＋型拡散領域３０３及びＮ＋型拡散領域３０４と、Ｐ型基板３０１とＮ型ウェル領域３０２との境界上に配置された酸化膜３０５と、酸化膜３０５の一部の上に配置されたポリＳｉ３０６と、Ｐ型基板３０１の表面上のＰ＋型拡散領域３０７及びＮ＋型拡散領域３０８とを備える。フローティング電極３０９は、ポリＳｉ３０６及びＮ型ウェル領域３０２とそれぞれ容量結合するように配置されている。ポリＳｉ３０６は接地されている。 （もっと読む）

【課題】 従来のポリシリコン層を抵抗層とする抵抗素子は、抵抗素子のシート抵抗を例えば１０ＭΩ／□以上に高くしたい場合、所望のシート抵抗が得られない問題があった。この原因は、製造工程中にポリシリコン層上の絶縁膜が帯電することが考えられ、このため設計値より２桁以上も低い値となってしまっていた。また、同一ウエハ内であっても抵抗素子毎に抵抗層のばらつきが大きくなる問題があった。
【解決手段】 ポリシリコン層を抵抗層とする抵抗素子において、抵抗層を被覆する絶縁膜の上に、保護層を設ける。保護層は金属層であり、抵抗素子の配線層や、電極等の金属層と同一金属層で形成できる。保護層は、ポリシリコン層の曲折部が露出するパターンに設ける。また、保護層に固定電位を印加する。固定電位に応じて、異なるシート抵抗が得られる。 （もっと読む）

【課題】抵抗素子を有する半導体装置に関し、印加電圧により抵抗値にバラツ
キが生じない半導体装置を提供することを目的とする。
【解決手段】半導体基板（２）上にバイポーラ素子とともに抵抗素子を形成さ
れる半導体装置（１００）において、抵抗素子は、半導体基板（２）上に形成さ
れ、半導体基板（２）を絶縁する絶縁層（１０１）と、絶縁層（１０１）上に形
成され、抵抗を形成する抵抗層（１０２）とを設ける。 （もっと読む）

【課題】磁気メモリ素子に記憶された情報を不正な手段で読み出すことを困難にして、磁気メモリ素子に記憶された情報が漏洩することを抑制できる半導体パッケージを提供すること。
【解決手段】磁気を加えることにより情報を記憶するメモリセル１１を有するダイ１０を内部に備える半導体パッケージ１であって、パッケージ本体２０の内部に配置され、メモリセル１１の磁気メモリ素子を磁化可能な磁界ＭＦ１を少なくともメモリセル１１が位置する空間に発生させる磁界源４１と、ダイ１０の基板面１０Ａを覆って配置され、メモリセル１１に加わる磁界ＭＦ１を減衰させる磁気シールド材４２と、を備えることを特徴とする。 （もっと読む）

【課題】アナログ処理の特性の向上を図れる集積回路装置及び電子機器等の提供。
【解決手段】集積回路装置は、信号が入力されるパッドＰＡＮＴと、パッドＰＡＮＴを介して入力される信号についてのアナログ処理を行うアナログ回路と、アナログ回路の信号入力ノードとパッドＰＡＮＴとの間に設けられるキャパシターＣＡを含む。パッドＰＡＮＴとキャパシターＣＡの一端とが、最上層金属層ＡＬＥで形成されるパッド配線ＬＮＰにより接続される。 （もっと読む）

【課題】半導体装置の伝送線路の信号伝達効率を高くする
【解決手段】本発明は、多層配線４００内に形成され、信号線３４２下にあり、トランジスタ領域上に形成された第１導体パターン３１２を有する、半導体装置に関する。第１導体パターン３１２はグラウンドまたは電源に接続し、トランジスタ領域と重なる。また、信号線３４２は第１導体パターン３１２と重なっている。第１導体パターン３１２は複数のトランジスタ形成領域と重なっていてもよい。第１導体パターン３１２の下にトランジスタ形成領域を複数有していていもよい。 （もっと読む）

【課題】ＷＣＳＰの再配線を用いて、回路から発生するノイズが他の回路ブロックへ干渉することを防ぎ、特性劣化を防止できる半導体装置を提供する。
【解決手段】２以上の回路ブロック１、２が形成される半導体基板と、前記半導体基板の回路形成面上に配置され外部端子３ａ〜３ｅ、４ａ〜４ｅが先端に設けられるポストと、該ポストの基端と前記半導体基板の回路形成面における前記回路ブロック１、２の電極端子とを接続する再配線１２ａ、１２ｂ、１６ａ、１６ｂとが樹脂封止された封止樹脂層とを備える半導体装置において、前記２以上の回路ブロック１、２のうち少なくとも１つの回路ブロック１、２では、接地用の前記電極端子と接地用の前記外部端子３ａ〜３ｅ、４ａ〜４ｅとを接続する前記再配線１２ａ、１２ｂ、１６ａ、１６ｂが自回路ブロック１、２の形成領域の全部または一部を覆うように設けられている。 （もっと読む）

【課題】インダクタをグローバル層に配置してもインダクタ性能の低下を許容値内に抑えるようにインダクタの形成領域上部をシールドできる半導体装置、製造方法および設計方法を提供すること。
【解決手段】半導体基板上に完成された集積回路の形成面上面を被覆する保護膜上の、前記集積回路内の高周波回路においてノイズに対するシールド対策を必要とする少なくともインダクタの形成領域と対向する領域に、パッケージを介して接地される所定形状のシールドメタル層が形成されている半導体装置。 （もっと読む）

【課題】パッケージ基板上におけるカップリングノイズを低減可能な半導体装置を提供する。
【解決手段】第１のデータ入出力パッド、第１の電源パッド、第２のデータ入出力パッド及び第２の電源パッドがこの順にＸ方向に配列されたパッド群Ｐを複数備える。第１及び第２のデータ入出力パッドはそれぞれ第１及び第２のデータ入出力バッファに接続され、第１の電源パッドは第１及び第２のデータ入出力バッファに第１の電源電位を供給し、第２の電源パッドは第１及び第２のデータ入出力バッファに第２の電源電位を供給する。各パッド群Ｐに含まれる第１のデータ入出力パッドは、他のパッド群に含まれる第２の電源パッド又はいずれのパッド群にも含まれない複数の電源パッドのいずれかと隣接している。これにより、パッケージ基板上におけるカップリングノイズを防止しつつ、パッド総数の増加を抑制することが可能となる。 （もっと読む）