半導体装置、製造方法および設計方法
【課題】インダクタをグローバル層に配置してもインダクタ性能の低下を許容値内に抑えるようにインダクタの形成領域上部をシールドできる半導体装置、製造方法および設計方法を提供すること。
【解決手段】半導体基板上に完成された集積回路の形成面上面を被覆する保護膜上の、前記集積回路内の高周波回路においてノイズに対するシールド対策を必要とする少なくともインダクタの形成領域と対向する領域に、パッケージを介して接地される所定形状のシールドメタル層が形成されている半導体装置。
【解決手段】半導体基板上に完成された集積回路の形成面上面を被覆する保護膜上の、前記集積回路内の高周波回路においてノイズに対するシールド対策を必要とする少なくともインダクタの形成領域と対向する領域に、パッケージを介して接地される所定形状のシールドメタル層が形成されている半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、製造方法および設計方法に関するものである。
【背景技術】
【０００２】
半導体装置は、前工程においてウェハー上の各半導体チップにデジタル回路や高周波回路を含むアナログ回路など各種の回路が集積化され、電極部分を除いた半導体チップ表面を保護膜で被覆した完成集積回路が生成され、その後の後工程においてＧ／Ｗ検査を経て個々の半導体チップについてパッケージングされたものである。
【０００３】
ところで、半導体装置の構成回路の一つである高周波回路は、内蔵するフィルタや発振回路などの構成要素にインダクタを備える。この高周波回路が備えるインダクタは、できるだけ高いインダクタ性能（Ｑ値）を確保できるようにするため、太い配線を用いて大きな電流が流せるグローバル層（多層メタル層のうちの最上層である）に配置することが望まれている。
【０００４】
一方、高周波回路では、インダクタを含む回路の動作周波数やパターン（占有領域の形や配線経路など）によっては、インダクタがアンテナとなるため、外来ノイズの影響を受ける場合があり、また、内部で発生したノイズを外部へ放射するノイズ源となる場合がある。
【０００５】
このような外来ノイズの影響や外部へのノイズ放射に対する対策としては、インダクタの形成領域の上部にシールドメタル層を配置することになる。すなわち、従来では、グローバル層にシールドメタル層を配置するため、インダクタは、グローバル層に配置できなかった。中間層最上層で用いる配線や流せる電流値はグローバル層よりも小さいので、得られるインダクタ性能（Ｑ値）はグローバル層に配置する場合よりも劣るものとなる。
【０００６】
なお、グローバル層に配置したインダクタの形成領域上部をシールドする方法として、例えば、後工程へ移行する前に、前工程にて生成された完成集積回路の配線手直しなどのために行われる再配線プロセスを利用することが考えられる。しかし、従来の再配線プロセスでは、グローバル層に配置したインダクタの形成領域の全面を一様に覆い尽くすいわゆるベタシールドとなるので、インダクタ性能（Ｑ値）が変化してしまう。
【０００７】
また、パッケージにシールドメタル層を形成する方法もあるが、シールドメタル層を正確にインダクタ形成領域の上部に配置するのが困難であり、正確に配置できたとしても、該シールドメタル層はベタシールドであるので、上記と同様にインダクタ性能（Ｑ値）が変化してしまう。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平６−１６３６９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は、上記に鑑みてなされたものであり、インダクタをグローバル層に配置してもインダクタ性能の低下を許容値内に抑えるようにインダクタの形成領域上部をシールドできる半導体装置、製造方法および設計方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本願発明の一態様によれば、半導体基板上に完成された集積回路の形成面上面を被覆する保護膜上の、前記集積回路内の高周波回路においてノイズに対するシールド対策を必要とする少なくともインダクタの形成領域と対向する領域に、パッケージを介して接地される所定形状のシールドメタル層が形成されている半導体装置が提供される。
【発明の効果】
【００１１】
本発明によれば、インダクタをグローバル層に配置してもインダクタ性能の低下を許容値内に抑えるようにインダクタの形成領域上部をシールドできる効果を奏する。
【図面の簡単な説明】
【００１２】
【図１】図１は、本発明の一実施の形態に係る半導体装置の構成を示す断面模式図である。
【図２】図２は、高周波回路に対するシールドメタル層の一例を示す平面模式図である。
【図３】図３は、インダクタおよび付随する回路の形成領域の一例を示す平面模式図である。
【図４】図４は、インダクタの形成領域の上部に設けるシールドメタル層のシールド形状の一例を示す図である。
【図５】図５は、図４に示す形状のシールドメタル層とインダクタ性能（Ｑ値）との関係を説明する図である。
【図６】図６は、インダクタの形成領域の上部に設けるシールドメタル層の設計手順を説明するフローチャートである。
【発明を実施するための形態】
【００１３】
以下に添付図面を参照して、本発明の実施の形態に係る半導体装置、製造方法および設計方法を詳細に説明する。なお、本実施の形態により本発明が限定されるものではない。
【００１４】
図１は、本発明の一実施の形態に係る半導体装置の構成を示す断面模式図である。図１において、前工程において生成される完成集積回路は、シリコン基板１の表面側に各種回路が集積化される回路形成層２の上に、信号配線やグランド配線、電源配線を行うための複数のメタル層（図１に示す例では、ローカル層３と、３層の中間層４と、セミグローバル層５と、最上層のグローバル層６との６層メタル層）が積層され、その上に、Ａｌ配線により電極端子７ａが形成されるトップメタル層（Ａｌ層）８が層間膜９ｇを介在させて積層され、電極端子７ａの形成領域を除いたトップメタル層８の上面が保護膜（パッシベーション層）１０で被覆された状態になっている。
【００１５】
ローカル層３と中間層４とセミグローバル層５とグローバル層６は、それぞれ層間膜９ａ〜９ｆを介在させて、上面にＣｕ配線１１ａにより、信号配線やグランド配線、電源配線の配線パターンが形成され、層間を接続するコンタクト１１ｂが設けられている。電極端子７ａは、コンタクト（Ａｌ）７ｂにより、グローバル層６のＣｕ配線１１ａに接続されている。ローカル層３でのコンタクト１１ｂは、回路形成層２との間を接続している。
【００１６】
ここで、ローカル層３〜グローバル層６（複数のメタル層）では、用いられるＣｕ配線１１ａの太さは、「グローバル層６」＞「セミグローバル層５」＞「中間層４＝ローカル層３」となっている。図１では、最も太い配線を用いて最も大きな電流が流せるクローバル層６に、回路形成層２に形成される図示しない高周波回路が備えるインダクタ１２が配置されている。なお、インダクタ１２の形成領域では、インダクタに付随する回路要素も形成されている。
【００１７】
本実施の形態では、以上のように完成集積回路が生成されると、保護膜１０上に再配線層１３を形成する再配線プロセスを実施し、少なくともインダクタ１２の形成領域に対向する保護膜１０上の領域位置に、シールドメタル層１４をＣｕ配線またはＡｌ配線を用いた再配線により、ポリミド絶縁膜１５ａ，１５ｂを介在させて形成されている。
【００１８】
そして、図示を省略したが、シールドメタル層１４は、その後の後工程においてパッケージする際に接地される構成になっている。これによって、シールドメタル層１４がアンテナとなるのが防止される。
【００１９】
但し、シールドメタル層１４は、ベタシールドではなく、後述するように、必要とされるインダクタ性能（Ｑ値）に応じて定めた所定形状をしている。そして、シールドメタル層１４は、高周波回路が備える全てのインダクタに対して設けるのではなく、後述するように、ノイズに対するシールド対策が必要と判断されたインダクタのうち、前記所定形状のシールドができるインダクタに対して設けられる。
【００２０】
以下、図２〜図６を参照して、本実施の形態によるシールド構造について具体的に説明する。
【００２１】
図２は、高周波回路に対するシールドメタル層の一例を示す平面模式図である。図２において、シールドメタル層１６は、高周波回路の形成領域に対応するものであり、その外形状は、対応する高周波回路の形成領域と同じ形状をしている。シールドメタル層１６の形成領域内に例示する円形領域１７ａ、正方形領域１７ｂ、三角形領域１７ｃ、長方形領域１７ｄ、楕円形領域１７ｅなどは、それぞれ、高周波回路が備えるインダクタの形成領域の形状を示している。高周波回路が備えるインダクタの個数は、１つとは限らず、２以上となる場合もあるので、シールドメタル層１６の形成領域内には、高周波回路が備えるインダクタの個数に応じた数のインダクタ対応領域が形成される。
【００２２】
ここで、後述するように、インダクタがノイズに対するシールド対策を必要とする場合でも、該インダクタの形成領域上部をシールドできない場合がある。その場合には、図２に例示する円形領域１７ａ、正方形領域１７ｂ、三角形領域１７ｃ、長方形領域１７ｄ、楕円形領域１７ｅなどは、それぞれ穴を示すことになり、それらの穴であるインダクタ対応領域にはポリミド絶縁膜１５ｂが充填されることになる。一方、シールドする場合は、図２に例示する円形領域１７ａ、正方形領域１７ｂ、三角形領域１７ｃ、長方形領域１７ｄ、楕円形領域１７ｅなどは、それぞれ、所定のシールド形状（図４参照）をしたシールドメタル層で構成されることになる。
【００２３】
なお、「ノイズに対するシールド対策が必要」とは、「外部からのノイズの影響を受けないようにするためにシールド対策が必要」という意味であり、「外部に対しノイズ源となるのを防止するためにシールド対策が必要」という意味ではない。最も、本実施の形態によるシールド構造では、結果として、外部に対しノイズ源となるのを防止することができる。
【００２４】
また、高周波回路の形成領域のうち、インダクタの形成領域を除く領域は、必ずしもシールドを必要としない場合がある。そして、シールドする場合でも、ベタシールドやメッシュシールドなど任意でよい場合がある。これらのことが上記の「少なくともインダクタの形成領域を所定形状にシールドする」と断る理由である。
【００２５】
次に、図３は、インダクタおよび付随する回路の形成領域の一例を示す平面模式図である。図３において、インダクタおよび付随する回路の形成領域１８は、矩形状に示してあるが、インダクタ形成領域１９の外周囲にキャパシタ形成領域２０ａ，２０ｂが配置される例が示されている。なお、インダクタは、一般に、絶縁膜にスパイラル溝を所望の外形状（図２に例示した形状）に沿って形成し、そのスパイラル溝に導電性金属を電解メッキなどによって埋め込むダマシンプロセスを用いて形成される。
【００２６】
次に、図４は、インダクタの形成領域の上部に設けるシールドメタル層のシールド形状の一例を示す図である。図５は、図４に示す形状のシールドメタル層とインダクタ性能（Ｑ値）との関係を説明する図である。
【００２７】
図４では、シールドメタル層２１の外形状が矩形である場合を示してあるが、シールド形状として、（＃１）シールドなしの場合と、（＃２）ベタパターンの場合と、（＃３）太い配線の並行直線の場合と、（＃４）細い配線の並行直線の場合と、（＃５）細い配線の格子の場合と、（＃６）太い配線の格子の場合と、（＃７）太い配線の直交直線の場合と、（＃８）細い配線の直交直線の場合とが示されている。図５では、図４に示すシールド形状と、それに対するＱ値と、低下の程度（％）とが示されている。
【００２８】
図５を参照すると、図４に示した各種のシールド形状では、（＃１）シールドなしの場合でのＱ値を１００％とすれば、（＃２）ベタパターンの場合と、（＃５）細い配線の格子の場合と、（＃６）太い配線の格子の場合とではＱ値が２０％台に大きく低下しているのに対し、（＃３）太い配線の並行直線の場合と、（＃４）細い配線の並行直線の場合とではＱ値が７０％台と低下度合いが大幅に減り、さらに（＃７）太い配線の直交直線の場合と、（＃８）細い配線の直交直線の場合とではＱ値が８０％台と低下度合いが大幅に減っていることが分かる。（＃３）（＃４）（＃７）（＃８）のシールド形状においてＱ値の低下度合いが小さいのは、ノイズに曝されても渦電流が発生しにくい形状になっているためである。このように、シールド密度を左右するシールド形状を工夫することで、Ｑ値の低下度合いを或る程度コントロールできる。
【００２９】
次に、図６は、インダクタの形成領域の上部に設けるシールドメタル層の設計手順を説明するフローチャートである。なお、処理手順を示すステップは、ＳＴと略記する。
【００３０】
図６において、ＳＴ１では、シミュレーションや試作機テストによって、集積回路の一部として設計した高周波回路が備える１以上のインダクタの個々に対しノイズに対するシールド対策の必要有無を判断する。必要である場合（ＳＴ１：Ｙｅｓ）はＳＴ２に進み、必要でない場合（ＳＴ１：Ｎｏ）はＳＴ６に進む。
【００３１】
ＳＴ２では、シミュレーションや試作機テストによって、ノイズに対するシールド対策が必要と判断したインダクタのＱ値の低下が当該高周波回路の動作精度や動作特性としてどの程度許容できるかを判断する。
【００３２】
ＳＴ３では、図４と図５に示した例から理解できるように、Ｑ値はシールド密度が高くなるほど低下度合いが大きくなるので、シミュレーションや試作機テストによってシールド形状を種々に変更し、当該高周波回路の動作精度や動作特性として低下許容度内のＱ値が得られる最適なシールド形状を選択できるか否かを判断する。その結果、最適なシールド形状を選択できた場合（ＳＴ４：Ｙｅｓ）はＳＴ５に進み、最適なシールド形状を選択できない場合（ＳＴ４：Ｎｏ）はＳＴ６に進む。
【００３３】
ＳＴ５では、選択できたシールド形状のシールドメタル層をシールド対策が必要と判断したインダクタの形成領域上部に配置すると決定する。ＳＴ６では、インダクタの形成領域上部にはシールドメタル層を配置しないと決定する。
【００３４】
以上のように、本実施の形態によれば、インダクタをグローバル層に配置してもインダクタ性能の低下を許容値内に抑えるようにインダクタの形成領域上部をシールドできる。したがって、高周波回路では、外部からのノイズの侵入を防止でき、外部に対してノイズ源となるのを防止できる。
【００３５】
また、ノイズに対するシールド対策を必要とするインダクタを選択し、インダクタ性能の低下を許容値内に抑えるのに最適なシールド形状が得られた場合に、その形状のシールドメタル層をインダクタ形成領域の上部に形成するので、ロジック回路や、特性を変化させたくない高周波回路の回路部分は、設計値の通りとすることができる。
【００３６】
また、後工程へ移行する前に、前工程にて生成された完成集積回路の配線手直しなどのために行われる再配線プロセスを利用するので、前工程にて集積回路を完成させるプロセスを変更等することなく、シールド対策を施すことができる。
【００３７】
加えて、保護膜上にシールドメタル層を形成するので、発熱回路からの熱で暖められた保護膜の放熱効果を高めることもできる。
【符号の説明】
【００３８】
１ シリコン基板、２ 回路形成層、６ グローバル層、７ａ 電極端子、８ トップメタル層、１０ 保護膜（パッシベーション膜）、１２，１９ インダクタ、１４，２１ シールドメタル層。
【技術分野】
【０００１】
本発明は、半導体装置、製造方法および設計方法に関するものである。
【背景技術】
【０００２】
半導体装置は、前工程においてウェハー上の各半導体チップにデジタル回路や高周波回路を含むアナログ回路など各種の回路が集積化され、電極部分を除いた半導体チップ表面を保護膜で被覆した完成集積回路が生成され、その後の後工程においてＧ／Ｗ検査を経て個々の半導体チップについてパッケージングされたものである。
【０００３】
ところで、半導体装置の構成回路の一つである高周波回路は、内蔵するフィルタや発振回路などの構成要素にインダクタを備える。この高周波回路が備えるインダクタは、できるだけ高いインダクタ性能（Ｑ値）を確保できるようにするため、太い配線を用いて大きな電流が流せるグローバル層（多層メタル層のうちの最上層である）に配置することが望まれている。
【０００４】
一方、高周波回路では、インダクタを含む回路の動作周波数やパターン（占有領域の形や配線経路など）によっては、インダクタがアンテナとなるため、外来ノイズの影響を受ける場合があり、また、内部で発生したノイズを外部へ放射するノイズ源となる場合がある。
【０００５】
このような外来ノイズの影響や外部へのノイズ放射に対する対策としては、インダクタの形成領域の上部にシールドメタル層を配置することになる。すなわち、従来では、グローバル層にシールドメタル層を配置するため、インダクタは、グローバル層に配置できなかった。中間層最上層で用いる配線や流せる電流値はグローバル層よりも小さいので、得られるインダクタ性能（Ｑ値）はグローバル層に配置する場合よりも劣るものとなる。
【０００６】
なお、グローバル層に配置したインダクタの形成領域上部をシールドする方法として、例えば、後工程へ移行する前に、前工程にて生成された完成集積回路の配線手直しなどのために行われる再配線プロセスを利用することが考えられる。しかし、従来の再配線プロセスでは、グローバル層に配置したインダクタの形成領域の全面を一様に覆い尽くすいわゆるベタシールドとなるので、インダクタ性能（Ｑ値）が変化してしまう。
【０００７】
また、パッケージにシールドメタル層を形成する方法もあるが、シールドメタル層を正確にインダクタ形成領域の上部に配置するのが困難であり、正確に配置できたとしても、該シールドメタル層はベタシールドであるので、上記と同様にインダクタ性能（Ｑ値）が変化してしまう。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平６−１６３６９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は、上記に鑑みてなされたものであり、インダクタをグローバル層に配置してもインダクタ性能の低下を許容値内に抑えるようにインダクタの形成領域上部をシールドできる半導体装置、製造方法および設計方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本願発明の一態様によれば、半導体基板上に完成された集積回路の形成面上面を被覆する保護膜上の、前記集積回路内の高周波回路においてノイズに対するシールド対策を必要とする少なくともインダクタの形成領域と対向する領域に、パッケージを介して接地される所定形状のシールドメタル層が形成されている半導体装置が提供される。
【発明の効果】
【００１１】
本発明によれば、インダクタをグローバル層に配置してもインダクタ性能の低下を許容値内に抑えるようにインダクタの形成領域上部をシールドできる効果を奏する。
【図面の簡単な説明】
【００１２】
【図１】図１は、本発明の一実施の形態に係る半導体装置の構成を示す断面模式図である。
【図２】図２は、高周波回路に対するシールドメタル層の一例を示す平面模式図である。
【図３】図３は、インダクタおよび付随する回路の形成領域の一例を示す平面模式図である。
【図４】図４は、インダクタの形成領域の上部に設けるシールドメタル層のシールド形状の一例を示す図である。
【図５】図５は、図４に示す形状のシールドメタル層とインダクタ性能（Ｑ値）との関係を説明する図である。
【図６】図６は、インダクタの形成領域の上部に設けるシールドメタル層の設計手順を説明するフローチャートである。
【発明を実施するための形態】
【００１３】
以下に添付図面を参照して、本発明の実施の形態に係る半導体装置、製造方法および設計方法を詳細に説明する。なお、本実施の形態により本発明が限定されるものではない。
【００１４】
図１は、本発明の一実施の形態に係る半導体装置の構成を示す断面模式図である。図１において、前工程において生成される完成集積回路は、シリコン基板１の表面側に各種回路が集積化される回路形成層２の上に、信号配線やグランド配線、電源配線を行うための複数のメタル層（図１に示す例では、ローカル層３と、３層の中間層４と、セミグローバル層５と、最上層のグローバル層６との６層メタル層）が積層され、その上に、Ａｌ配線により電極端子７ａが形成されるトップメタル層（Ａｌ層）８が層間膜９ｇを介在させて積層され、電極端子７ａの形成領域を除いたトップメタル層８の上面が保護膜（パッシベーション層）１０で被覆された状態になっている。
【００１５】
ローカル層３と中間層４とセミグローバル層５とグローバル層６は、それぞれ層間膜９ａ〜９ｆを介在させて、上面にＣｕ配線１１ａにより、信号配線やグランド配線、電源配線の配線パターンが形成され、層間を接続するコンタクト１１ｂが設けられている。電極端子７ａは、コンタクト（Ａｌ）７ｂにより、グローバル層６のＣｕ配線１１ａに接続されている。ローカル層３でのコンタクト１１ｂは、回路形成層２との間を接続している。
【００１６】
ここで、ローカル層３〜グローバル層６（複数のメタル層）では、用いられるＣｕ配線１１ａの太さは、「グローバル層６」＞「セミグローバル層５」＞「中間層４＝ローカル層３」となっている。図１では、最も太い配線を用いて最も大きな電流が流せるクローバル層６に、回路形成層２に形成される図示しない高周波回路が備えるインダクタ１２が配置されている。なお、インダクタ１２の形成領域では、インダクタに付随する回路要素も形成されている。
【００１７】
本実施の形態では、以上のように完成集積回路が生成されると、保護膜１０上に再配線層１３を形成する再配線プロセスを実施し、少なくともインダクタ１２の形成領域に対向する保護膜１０上の領域位置に、シールドメタル層１４をＣｕ配線またはＡｌ配線を用いた再配線により、ポリミド絶縁膜１５ａ，１５ｂを介在させて形成されている。
【００１８】
そして、図示を省略したが、シールドメタル層１４は、その後の後工程においてパッケージする際に接地される構成になっている。これによって、シールドメタル層１４がアンテナとなるのが防止される。
【００１９】
但し、シールドメタル層１４は、ベタシールドではなく、後述するように、必要とされるインダクタ性能（Ｑ値）に応じて定めた所定形状をしている。そして、シールドメタル層１４は、高周波回路が備える全てのインダクタに対して設けるのではなく、後述するように、ノイズに対するシールド対策が必要と判断されたインダクタのうち、前記所定形状のシールドができるインダクタに対して設けられる。
【００２０】
以下、図２〜図６を参照して、本実施の形態によるシールド構造について具体的に説明する。
【００２１】
図２は、高周波回路に対するシールドメタル層の一例を示す平面模式図である。図２において、シールドメタル層１６は、高周波回路の形成領域に対応するものであり、その外形状は、対応する高周波回路の形成領域と同じ形状をしている。シールドメタル層１６の形成領域内に例示する円形領域１７ａ、正方形領域１７ｂ、三角形領域１７ｃ、長方形領域１７ｄ、楕円形領域１７ｅなどは、それぞれ、高周波回路が備えるインダクタの形成領域の形状を示している。高周波回路が備えるインダクタの個数は、１つとは限らず、２以上となる場合もあるので、シールドメタル層１６の形成領域内には、高周波回路が備えるインダクタの個数に応じた数のインダクタ対応領域が形成される。
【００２２】
ここで、後述するように、インダクタがノイズに対するシールド対策を必要とする場合でも、該インダクタの形成領域上部をシールドできない場合がある。その場合には、図２に例示する円形領域１７ａ、正方形領域１７ｂ、三角形領域１７ｃ、長方形領域１７ｄ、楕円形領域１７ｅなどは、それぞれ穴を示すことになり、それらの穴であるインダクタ対応領域にはポリミド絶縁膜１５ｂが充填されることになる。一方、シールドする場合は、図２に例示する円形領域１７ａ、正方形領域１７ｂ、三角形領域１７ｃ、長方形領域１７ｄ、楕円形領域１７ｅなどは、それぞれ、所定のシールド形状（図４参照）をしたシールドメタル層で構成されることになる。
【００２３】
なお、「ノイズに対するシールド対策が必要」とは、「外部からのノイズの影響を受けないようにするためにシールド対策が必要」という意味であり、「外部に対しノイズ源となるのを防止するためにシールド対策が必要」という意味ではない。最も、本実施の形態によるシールド構造では、結果として、外部に対しノイズ源となるのを防止することができる。
【００２４】
また、高周波回路の形成領域のうち、インダクタの形成領域を除く領域は、必ずしもシールドを必要としない場合がある。そして、シールドする場合でも、ベタシールドやメッシュシールドなど任意でよい場合がある。これらのことが上記の「少なくともインダクタの形成領域を所定形状にシールドする」と断る理由である。
【００２５】
次に、図３は、インダクタおよび付随する回路の形成領域の一例を示す平面模式図である。図３において、インダクタおよび付随する回路の形成領域１８は、矩形状に示してあるが、インダクタ形成領域１９の外周囲にキャパシタ形成領域２０ａ，２０ｂが配置される例が示されている。なお、インダクタは、一般に、絶縁膜にスパイラル溝を所望の外形状（図２に例示した形状）に沿って形成し、そのスパイラル溝に導電性金属を電解メッキなどによって埋め込むダマシンプロセスを用いて形成される。
【００２６】
次に、図４は、インダクタの形成領域の上部に設けるシールドメタル層のシールド形状の一例を示す図である。図５は、図４に示す形状のシールドメタル層とインダクタ性能（Ｑ値）との関係を説明する図である。
【００２７】
図４では、シールドメタル層２１の外形状が矩形である場合を示してあるが、シールド形状として、（＃１）シールドなしの場合と、（＃２）ベタパターンの場合と、（＃３）太い配線の並行直線の場合と、（＃４）細い配線の並行直線の場合と、（＃５）細い配線の格子の場合と、（＃６）太い配線の格子の場合と、（＃７）太い配線の直交直線の場合と、（＃８）細い配線の直交直線の場合とが示されている。図５では、図４に示すシールド形状と、それに対するＱ値と、低下の程度（％）とが示されている。
【００２８】
図５を参照すると、図４に示した各種のシールド形状では、（＃１）シールドなしの場合でのＱ値を１００％とすれば、（＃２）ベタパターンの場合と、（＃５）細い配線の格子の場合と、（＃６）太い配線の格子の場合とではＱ値が２０％台に大きく低下しているのに対し、（＃３）太い配線の並行直線の場合と、（＃４）細い配線の並行直線の場合とではＱ値が７０％台と低下度合いが大幅に減り、さらに（＃７）太い配線の直交直線の場合と、（＃８）細い配線の直交直線の場合とではＱ値が８０％台と低下度合いが大幅に減っていることが分かる。（＃３）（＃４）（＃７）（＃８）のシールド形状においてＱ値の低下度合いが小さいのは、ノイズに曝されても渦電流が発生しにくい形状になっているためである。このように、シールド密度を左右するシールド形状を工夫することで、Ｑ値の低下度合いを或る程度コントロールできる。
【００２９】
次に、図６は、インダクタの形成領域の上部に設けるシールドメタル層の設計手順を説明するフローチャートである。なお、処理手順を示すステップは、ＳＴと略記する。
【００３０】
図６において、ＳＴ１では、シミュレーションや試作機テストによって、集積回路の一部として設計した高周波回路が備える１以上のインダクタの個々に対しノイズに対するシールド対策の必要有無を判断する。必要である場合（ＳＴ１：Ｙｅｓ）はＳＴ２に進み、必要でない場合（ＳＴ１：Ｎｏ）はＳＴ６に進む。
【００３１】
ＳＴ２では、シミュレーションや試作機テストによって、ノイズに対するシールド対策が必要と判断したインダクタのＱ値の低下が当該高周波回路の動作精度や動作特性としてどの程度許容できるかを判断する。
【００３２】
ＳＴ３では、図４と図５に示した例から理解できるように、Ｑ値はシールド密度が高くなるほど低下度合いが大きくなるので、シミュレーションや試作機テストによってシールド形状を種々に変更し、当該高周波回路の動作精度や動作特性として低下許容度内のＱ値が得られる最適なシールド形状を選択できるか否かを判断する。その結果、最適なシールド形状を選択できた場合（ＳＴ４：Ｙｅｓ）はＳＴ５に進み、最適なシールド形状を選択できない場合（ＳＴ４：Ｎｏ）はＳＴ６に進む。
【００３３】
ＳＴ５では、選択できたシールド形状のシールドメタル層をシールド対策が必要と判断したインダクタの形成領域上部に配置すると決定する。ＳＴ６では、インダクタの形成領域上部にはシールドメタル層を配置しないと決定する。
【００３４】
以上のように、本実施の形態によれば、インダクタをグローバル層に配置してもインダクタ性能の低下を許容値内に抑えるようにインダクタの形成領域上部をシールドできる。したがって、高周波回路では、外部からのノイズの侵入を防止でき、外部に対してノイズ源となるのを防止できる。
【００３５】
また、ノイズに対するシールド対策を必要とするインダクタを選択し、インダクタ性能の低下を許容値内に抑えるのに最適なシールド形状が得られた場合に、その形状のシールドメタル層をインダクタ形成領域の上部に形成するので、ロジック回路や、特性を変化させたくない高周波回路の回路部分は、設計値の通りとすることができる。
【００３６】
また、後工程へ移行する前に、前工程にて生成された完成集積回路の配線手直しなどのために行われる再配線プロセスを利用するので、前工程にて集積回路を完成させるプロセスを変更等することなく、シールド対策を施すことができる。
【００３７】
加えて、保護膜上にシールドメタル層を形成するので、発熱回路からの熱で暖められた保護膜の放熱効果を高めることもできる。
【符号の説明】
【００３８】
１ シリコン基板、２ 回路形成層、６ グローバル層、７ａ 電極端子、８ トップメタル層、１０ 保護膜（パッシベーション膜）、１２，１９ インダクタ、１４，２１ シールドメタル層。
【特許請求の範囲】
【請求項１】
半導体基板上に完成された集積回路の形成面上面を被覆する保護膜上の、前記集積回路内の高周波回路においてノイズに対するシールド対策を必要とする少なくともインダクタの形成領域と対向する領域に、パッケージを介して接地される所定形状のシールドメタル層が形成されていることを特徴とする半導体装置。
【請求項２】
前記インダクタは、前記集積回路の電極端子が設けられるトップメタル層直下に配置される最上層メタル層に形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記シールドメタル層の所定形状は、前記インダクタに必要とされる性能に応じて定められていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前工程において半導体基板上に完成された集積回路の上面を被覆する保護膜上の、前記集積回路内の高周波回路においてノイズに対するシールド対策を必要とする少なくともインダクタの形成領域と対向する領域に、再配線により所定形状のシールドメタル層を形成し、その後の後工程においてパッケージする際に前記シールドメタル層を接地することを特徴とする半導体装置の製造方法。
【請求項５】
集積回路の一部として設計した高周波回路においてノイズに対するシールド対策を必要とするインダクタの有無を調べ、シールド対策が必要なインダクタのＱ値低下の許容度を判断し、判断したインダクタのＱ値低下の許容度を満たす最適なシールド形状を求めることができた場合に、該求めたシールド形状のシールドメタル層を前記シールド対策が必要なインダクタの形成領域上部に配置すると決定することを特徴とする半導体装置の設計方法。
【請求項１】
半導体基板上に完成された集積回路の形成面上面を被覆する保護膜上の、前記集積回路内の高周波回路においてノイズに対するシールド対策を必要とする少なくともインダクタの形成領域と対向する領域に、パッケージを介して接地される所定形状のシールドメタル層が形成されていることを特徴とする半導体装置。
【請求項２】
前記インダクタは、前記集積回路の電極端子が設けられるトップメタル層直下に配置される最上層メタル層に形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記シールドメタル層の所定形状は、前記インダクタに必要とされる性能に応じて定められていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前工程において半導体基板上に完成された集積回路の上面を被覆する保護膜上の、前記集積回路内の高周波回路においてノイズに対するシールド対策を必要とする少なくともインダクタの形成領域と対向する領域に、再配線により所定形状のシールドメタル層を形成し、その後の後工程においてパッケージする際に前記シールドメタル層を接地することを特徴とする半導体装置の製造方法。
【請求項５】
集積回路の一部として設計した高周波回路においてノイズに対するシールド対策を必要とするインダクタの有無を調べ、シールド対策が必要なインダクタのＱ値低下の許容度を判断し、判断したインダクタのＱ値低下の許容度を満たす最適なシールド形状を求めることができた場合に、該求めたシールド形状のシールドメタル層を前記シールド対策が必要なインダクタの形成領域上部に配置すると決定することを特徴とする半導体装置の設計方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１１−７１２２７（Ｐ２０１１−７１２２７Ａ）
【公開日】平成２３年４月７日（２０１１．４．７）
【国際特許分類】
【出願番号】特願２００９−２１９５８０（Ｐ２００９−２１９５８０）
【出願日】平成２１年９月２４日（２００９．９．２４）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２３年４月７日（２０１１．４．７）
【国際特許分類】
【出願日】平成２１年９月２４日（２００９．９．２４）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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