【目的】シールド配線自体からのノイズ混入を防止しつつ、このシールド配線によって隣接信号線からのノイズ混入を防止することが可能な半導体集積チップを提供することを目的とする。
【構成】半導体の回路素子が構築されている機能ブロック各々の間で信号伝送を担うブロック間信号ラインに沿って配線されたシールドラインを、半導体の回路素子、ブロック間信号ライン及び入出力パッド各々の内の１の入出力パッドのみに電気的に接続する。 （もっと読む）

【課題】電源スイッチによる電源遮断技術とＤＶＦＳによる低消費電力化技術とを共存可能にし、効率的な消費電力の低減を実現する。
【解決手段】電源ＶＤＤが供給される電源スイッチ部７、該電源スイッチ部７による電源遮断が行われる回路ブロック２、およびレベルシフタ１３と、電源ＶＤＤ２が供給される電源スイッチ部８、該電源スイッチ部８による電源遮断が行われる回路ブロック３、およびレベルシフタ１４とは、異なるＤＥＥＰ−ＮＷＥＬＬ領域１９，２０にそれぞれ形成されており、これにより、ＤＥＥＰ−ＮＷＥＬＬを介しての異なる電源間でのショートを防止する。 （もっと読む）

上部ポストパッシベーション技術および底部構造技術を使用する、集積回路チップの頂部にオーバーパッシベーションスキームを、集積回路チップの底部に底部スキームを備える集積回路チップおよびチップパッケージが開示される。集積回路チップは、ボールグリッドアレイ（ＢＧＡ）基板、プリント回路基板、半導体チップ、金属基板、ガラス基板、またはセラミック基板などの外部回路もしくは構造に、オーバーパッシベーションスキームまたは底部スキームを通じて接続することができる。関係する加工技術も説明されている。 （もっと読む）

【課題】異なる系統の電力増幅回路を含む半導体装置を小型にする。
【解決手段】２つの周波数帯の高周波信号を取り扱うことが可能なデュアル方式のデジタル携帯電話機のＲＦパワーモジュールを構成する系統の異なる電力増幅回路２Ａ，２Ｂを同一のＩＣチップ１Ｃ内に配置した。この場合、電力増幅回路２Ａ，２ＢをＩＣチップ１Ｃの周辺に配置し、周辺回路３を電力増幅回路２Ａ，２Ｂの間に配置させた。これにより、異なる系統の電力増幅回路２Ａ，２Ｂを同一のＩＣチップ１Ｃ内に設けて小型化が図れる上、異なる系統の電力増幅回路２Ａ，２Ｂを同一のＩＣチップ１Ｃに設けても電力増幅回路２Ａ，２Ｂ間の距離が確保されるので電力増幅回路２Ａ，２Ｂ間の結合を抑制させることができ、電力増幅回路２Ａ，２Ｂ間でのクロストークを抑制できる。 （もっと読む）

【課題】 信号線の形成位置に関わらず、信号線とＭＩＭ構造のキャパシタ１１との間で発生する寄生容量が抑制できるようにする。
【解決手段】 ＭＩＭ構造のキャパシタ１１と、絶縁膜１２ａ，１２ｂを介してＭＩＭ構造のキャパシタ１１を挟む、少なくとも一対の遮蔽部１３ａ，１３ｂとを備える。 （もっと読む）

【課題】ウェハ貫通ビア構造を有するＥＳＤネットワーク回路及びその製造方法を提供する。
【解決手段】本発明は一般に回路構造及び回路の製造方法に関し、より具体的には、ウェハ貫通ビアを有する静電放電（ＥＳＤ）回路及びその製造方法に関する。ＥＳＤ構造体は、ＥＳＤ能動デバイスと、ＥＳＤ能動デバイスから基板への低直列抵抗経路をもたらす少なくとも１つのウェハ貫通ビアとを備える。装置は、入力部と、少なくとも１つの電力レールと、入力部と少なくとも１つの電力レールとの間に電気的に接続されたＥＳＤ回路とを含み、ここでＥＳＤ回路は少なくとも１つのウェハ貫通ビアを備えて基板への低直列抵抗経路をもたらす。方法は、ＥＳＤデバイスを基板上に形成することと、基板の裏面に接地面を形成することと、ＥＳＤ能動デバイスの負電源及び接地面に電気的に接続されて基板への低直列抵抗経路をもたらす少なくとも１つのウェハ貫通ビアを形成することとを含む。 （もっと読む）

【課題】チップサイズパッケージのように半導体基板上に再配線と外部接続端子とを形成するパッケージにおいて、再配線を短く形成して、回路ブロック間のアイソレーションを高めるように半導体基板の中央部にＰＡＤを配置する場合にも、ウエハ検査プローブが相互に接触することがないように対策する。
【解決手段】半導体装置を構成する半導体基板２を縦方向及び横方向に２分割して、半導体基板２を合計４つの四角形状の領域である回路領域ａ １０１、回路領域ｂ １０２、回路領域ｃ １０３、回路領域ｄ １０４に区分する。前記４つに区分された回路領域では、各々、外周に沿って複数個のＰＡＤ２００が配置される。 （もっと読む）

半導体組立中にESDイベントの大きさを記録するための回路は、入力と接地との間に接続された分圧器を含む。回路は、レコーダデバイスを有する測定ブロックをも含む。各測定ブロックは、分圧器のセグメントから電流を受け取る。ESDイベントの大きさは、ESDイベント後の測定デバイスの読出しに基づいて判断される。レコーダデバイスは、ESDイベント中に損傷を与えられることになるキャパシタであり得る。ESDイベント中に、キャパシタは損傷を与えられ得る。レコーダデバイスを読み出すことにより、ESDイベントの大きさが、キャパシタに損傷を与えるしきい値の大きさを超えたかどうかを判断する。
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【課題】オンチップアンテナからの出力信号が集積回路にノイズとして侵入することを防止するとともに、出力信号の効率を上げることの出来る半導体装置を提供する。
【解決手段】能動素子１０が形成された素子形成領域Ｒｐと、アンテナ形成領域Ｒａに形成されたオンチップアンテナＡＴと設けた半導体装置において、アンテナ形成領域Ｒａを囲むように設けたシールド層形成領域Ｒｓ１に積層された導電層で形成され、不純物拡散層ＩＤ５、ＩＤ６の直上の層からオンチップアンテナＡＴと同一の層に至るまで順次に形成されてパッドＰを介してＧＮＤ接続されるシールド層ＳＬ１を設ける。 （もっと読む）

【課題】Ｓｉ系半導体を基板とするＭＭＩＣ等の半導体チップであって、低損失な伝送線路をもち、実装用の回路基板への接続が容易で、かつ、安定なＧＮＤ電位を確保できる半導体チップを提供する。
【解決手段】フリップチップ実装される半導体チップ１０であって、Ｓｉ基板１１と、Ｓｉ基板１１の主面に形成された集積回路１２と、集積回路１２の上方に形成された誘電体膜１６と、誘電体膜１６の上面に形成された接地用の導体膜１７とを備え、集積回路１２は、当該集積回路１２における信号を伝送するための信号線１５から構成される配線層１３ａを含み、信号線１５と誘電体膜１６と導体膜１７とは、マイクロストリップ線路を構成している。 （もっと読む）

【課題】帰還容量を低減し、耐電圧特性を向上させるとともに、トランジスタ素子の最大有能利得を増加させ、高周波領域における利得を向上させる。
【解決手段】半導体装置を、ゲート電極２と、ゲート電極２の上方に絶縁膜６を介して形成されたフィールドプレート電極７と、誘導性素子８とを備えるものとし、フィールドプレート電極７を、誘導性素子８を介して接地する。 （もっと読む）

【課題】 インダクタ素子及び集積回路装置に関し、配線資源の利用効率を高めると共に、周辺配線からの容量・誘導結合によるノイズ干渉を軽減する。
【解決手段】 互いに上下方向で隣接する層準において互いの主配線方向が異なる少なくとも２つの層準のそれぞれに各主配線方向に沿うコイル要素１，２を設け、前記各コイル要素１（２）を異なった層準に設けたコイル要素２（１）に接続することにより１つのコイルを構成するとともに、前記コイル要素１，２の上下方向或いは左右方向の少なくともいずれかの方向に電源５に接続するシールド線３，４を設ける。 （もっと読む）

【課題】半導体装置を実装した際に他の電子機器に悪影響を及ぼすアウトガスの発生を防止する。
【解決手段】
半導体基板１１と、絶縁層１２と、回路素子配線１３とからなる半導体装置１であって、前記回路素子配線１３が形成されていない領域の少なくとも一部の絶縁層１２が除去されていると共に、前記半導体装置１の最表面を全面に亙って被覆する遮蔽膜１４が形成されていることを特徴とする。 （もっと読む）

【課題】不要輻射の低減を図ることが可能な半導体装置を提供する。
【解決手段】半導体装置１００は、半導体基板１と、第１の電源電位ＶＤＤ１が供給される第１の電源端子２と、接地に接続するための第１のグランド端子３と、第１の電源端子２と第１のグランド端子３との間に接続され、半導体基板１上に形成され、多層配線で構成された第１の半導体集積回路４と、第１のグランド端子３または第１の電源端子２の何れか一方に接続され、第１の半導体集積回路の上部全体を覆うように第１の半導体集積回路４上に形成され、複数の貫通する第１の穴５ａが半導体基板１の基板面に対して平行な面に形成された、導電性を有する第１の平板５と、を備える。 （もっと読む）

【課題】高精度の抵抗回路が設計できるように比精度良く多結晶シリコン抵抗が作成できる方法を提供する。
【解決手段】多結晶シリコン抵抗を構成する低濃度不純物領域の低濃度不純物領域を覆う金属部分の占有面積を調節する構成をもつことで、抵抗値のあわせ込みをおこなったあともさらに比精度のあわせ込みを行える半導体装置。 （もっと読む）

【課題】半導体集積回路そのもののパフォーマンスを維持しつつその消費電流を低く抑えることができるようにする。
【解決手段】クロック伝達系回路１１への電源電圧の供給経路をなす高電位側電源線２１は電圧源ＶＤＤ＿Ｃの正極と接続され、非クロック伝達系回路１２への電源電圧の供給経路をなす高電位側電源線２２は電圧源ＶＤＤの正極と接続され、クロック伝達系回路１１および非クロック伝達系回路１２への電源電圧の供給経路をなす低電位側電源線２５は電圧源ＶＤＤ＿Ｃおよび電圧源ＶＤＤの負極と共通接続される。また、高電位側電源幹線２１を介してクロック伝達系回路１１に供給する電源電圧を、高電位側電源幹線２２を介して非クロック伝達系回路１２へ供給する電源電圧よりも低くする。 （もっと読む）

【課題】本発明は、短い時間でテストを行うことが出来る半導体装置、試験方法及びプログラムを提供することを課題とする。
【解決手段】半導体装置を構成する各回路ブロックをそれぞれ電源線若しくは接地線によってシールドする。また試験パッド２までの引き出し配線３をシールド配線でシールドする。また別の試験方法として、試験パッド２にそれぞれ異なる電圧を印加して電流値を検出する。更に別の試験方法として、互いに隣接していない回路ブロックへの試験パッド２に同時に電圧を印加して、電流値を検出する。 （もっと読む）

【課題】外部からの電気的な干渉が十分に低減されるとともに、所望の特性を発揮する容量素子が形成される半導体装置、を提供する。
【解決手段】半導体装置は、主表面１ａを含む半導体基板１と、主表面１ａ上に規定された容量形成領域２２に形成され、所定の方向に延在する複数の配線１１と、容量形成領域２２の周縁に配置された配線１１ｐに隣り合い、所定の方向に延在し、電位固定された複数の配線１２と、主表面１ａ上に形成され、複数の配線１１の各々の間と、隣り合う配線１１および配線１２の間とを充填する絶縁体層５とを備える。複数の配線１１および１２は、主表面１ａに平行な平面２１内においてほぼ等しい間隔を隔てて配置され、かつ所定の方向に対してほぼ直角方向に並んで配置されている。 （もっと読む）

【課題】ＳＯＩ（セミコンダクタ・オン・インシュレータ）基板内の底部半導体層からの半導体デバイスについて強化された信号分離を可能とする半導体構造、これを製造する方法、およびこれを操作する方法を提供する。
【解決手段】底部半導体層１０と反対の導電性タイプを有するドープ接点領域１８は底部半導体層１０内の埋め込み絶縁体層２０の下に設ける。少なくとも１つの導電ビア構造４７，７７は、相互接続レベル金属ライン９４から、中間工程（ＭＯＬ）誘電体層８０、最上部半導体層３０内の浅いトレンチ分離構造３３、および埋め込み絶縁体層２０を通り、ドープ接点領域１８まで延びる構造とする。 （もっと読む）

【課題】ノイズの影響を低減できるともに、レイアウト効率のよいＭＩＭ型容量素子を提供する。
【解決手段】半導体装置１００は、下部電極１１２と、下部電極１１２上に設けられた中間電極１１６と、中間電極１１６上に設けられた上部電極１２４と、下部電極１１２と中間電極１１６との間に設けられた第１の絶縁膜と、中間電極１１６と上部電極１２４との間に設けられた第２の絶縁膜と、中間電極１１６と同層に設けられている第１の接続配線１１８と、下部電極１１２と第１の接続配線１１８とを電気的に接続する第１のビア１１４と、第１の接続配線１１８と上部電極１２４とを電気的に接続する第２のビア１２２とを有し、第１の接続配線１１８、第１のビア１１４、および、第２のビア１２２が、中間電極１１６の第１の辺に隣接して設けられているとともに、中間電極１１６の第１の辺と対向する第２の辺に隣接して設けられている。 （もっと読む）