【課題】 高電圧系配線による微小電流配線へのカップリングを回避でき、デッドスペースを削減する。
【解決手段】 電圧調整回路３０Ａ_１が第１帯状領域及び第２帯状領域を備え、比較的低電圧を扱う各アナログ系回路及び基準電圧線を第１帯状領域及びその隣に配置し、比較的高電圧を扱う各内部電圧発生回路を第２帯状領域に配置し、各アナログ系回路及び基準電圧線の上方に位置するように第２絶縁層Ｉ２上にシールド層Ｌ１＿Shield，Ｌ２＿Shieldを配置した構成により、高電圧系配線による微小電流配線へのカップリングを回避できる。また、複数本の第１帯状領域が互いに同一の第１の幅を有し、複数本の第２帯状領域が互いに同一の第２の幅を有する構成により、同一の帯状領域内で各回路を密に配置でき、デッドスペースを解消できる。 （もっと読む）

【課題】小型で信頼性の高い信号カプラを提供する。
【解決手段】半導体基板１１上に設けられた一対の第１パッド１２ａ、１２ｂに第１金属線１３がボンディングされて半ループ状に立設した第１コイル１４と、半導体基板１１に形成され、入力信号Ｖｉｎに応じた電流Ｉ１を第１コイル１４に供給する入力回路１５と、第１コイル１４と対向し、半導体基板１１上に設けられた一対の第２パッド１６ａ、１６ｂに第２金属線１７がボンディングされて半ループ状に立設し、第１コイル１４の周りに生じる磁界の変化を検出する第２コイル１８と、半導体基板１１に形成され、第２コイル１８が検出した磁界の変化に応じた出力信号Ｖｏｕｔを出力する出力回路１９と、を具備する。 （もっと読む）

【目的】配線レイアウトの関係で他の配線層の電位に起因して発生する虞のあるリーク電流を回避し得る半導体サイリスタ装置を提供する。
【構成】半導体基板と、各々が互いに接合型を異にし該半導体基板内で隣接して設けられることによって１つのサイリスタ素子を構成する２つのトランジスタと、該半導体基板上に設けられて該トランジスタの一方に接地電位を供給するための第１配線層と、該半導体基板上に設けられて該トランジスタの他方に電源電位を供給するための第２配線層と、を含む半導体サイリスタ装置であり、該第１配線層は、該半導体基板のうちで該２つのトランジスタが隣接し合う領域を被覆している。 （もっと読む）

【課題】貫通ビアを設けることなく、簡単な構造とプロセスにより経済的なチップ相互間の電気的結合手段を備えた積層チップを提供する。
【解決手段】本発明による積層チップは、基板の一側の面（表面）に複数個の第１の電極を備えた第１のチップと、導電性の基板の表面に半導体素子、及び基板の表面の前記第１の電極に対応する位置に各々第２の電極を備えた第２のチップとを含み、前記第１のチップの第１の電極と、前記第２のチップの他側の面（裏面）とが接着されて積層形成され、前記第１、前記第２の電極、及び前記第１と前記第２の電極に挟まれた前記第２のチップの基板内部の領域を、前記第１及び前記第２のチップ間の電気的結合手段とすることを特徴とする。 （もっと読む）

【課題】薄型化及び小型化を達成しながら、外部ストレス、及び静電気放電に耐性を有する信頼性の高い半導体装置を提供することを目的の一とする。また、作製工程においても外部ストレス、又は静電気放電に起因する形状や特性の不良を防ぎ、歩留まり良く半導体装置を作製することを目的の一とする。さらに低コストで生産性高く半導体装置を作製することを目的の一とする。
【解決手段】半導体集積回路を囲いこむように覆う導電性遮蔽体により、半導体集積回路の静電気放電による静電気破壊（回路の誤動作や半導体素子の損傷）を防止する。導電性遮蔽体はめっき法により電気的に接続するように形成する。また、導電性遮蔽体の形成にめっき法を用いるために、低コストで生産性高く半導体装置を作製することができる。 （もっと読む）

【課題】静電気破壊に対する耐性を向上させると共に、外部ストレスに対する耐性を向上させることを目的の一とする。又は、作製工程を簡略化し低コスト化を図ることを目的の一とする。
【解決手段】表面に第１の導電膜が形成された第１の有機樹脂層と表面に第２の導電膜が形成された第２の有機樹脂層の間に素子形成層を設け、当該第１の導電膜と第２の導電膜を有機樹脂層内に形成されたコンタクト用の導電体を用いて電気的に接続させる工程において、当該第１の有機樹脂層及び第２の有機樹脂層内に設けるコンタクト用の導電体を、有機樹脂を硬化させる前にペーストを浸透させ、その後有機樹脂層を硬化させることにより作製する。 （もっと読む）

【課題】薄型化及び小型化を達成しながら、外部ストレス、及び静電気放電に耐性を有する信頼性の高い半導体装置、および外部ストレス、又は静電気放電に起因する形状や特性の不良を防ぎ、歩留まりの良い半導体装置の作製方法を提供する。
【解決手段】半導体集積回路１００を覆う導電性遮蔽体１４０により、半導体集積回路１００の静電気放電による静電気破壊（回路の誤動作や半導体素子の損傷）を防止する。また半導体集積回路１００を挟持する一対の絶縁体１０２、１１２によって、薄型化及び小型化を達成しながら耐性を有する信頼性の高い半導体装置を提供することができる。また、作製工程においても外部ストレス、又は静電気放電に起因する形状や特性の不良を防ぎ、歩留まり良く半導体装置を作製することができる。 （もっと読む）

【課題】薄型化及び小型化を達成しながら、外部ストレス、及び静電気放電に耐性を有する信頼性の高い半導体装置を提供することを目的の一とする。または、作製工程においても外部ストレス、又は静電気放電に起因する形状や特性の不良を防ぎ、歩留まり良く半導体装置を作製することを目的の一とする。
【解決手段】互いに対向するように設けられた第１の絶縁体及び第２の絶縁体と、対向する第１の絶縁体と第２の絶縁体との間に設けられた半導体集積回路及びアンテナと、第１の絶縁体の一表面に設けられた導電性遮蔽体と、第２の絶縁体の一表面に設けられた導電性遮蔽体とを設け、第１の絶縁体の一表面に設けられた導電性遮蔽体と、第２の絶縁体の一表面に設けられた導電性遮蔽体を電気的に接続する。 （もっと読む）

【課題】外部ストレス、及び静電気放電による形状不良や特性不良などの半導体装置の不良を低減することを目的の一とする。よって、信頼性の高い半導体装置を提供することを目的の一とする。また、作製工程中においても上記不良を低減することで半導体装置の製造歩留まりを向上させることを目的の一とする。
【解決手段】外部ストレスに対する耐衝撃層、又はその衝撃を拡散する衝撃拡散層とで挟持された半導体集積回路と、半導体集積回路を覆う導電層とを有する。半導体集積回路を覆う導電層により、半導体集積回路の静電気放電（ＥＳＤ：Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）による静電気破壊（回路の誤動作や半導体素子の損傷）を防止する。 （もっと読む）

【課題】サイズが小さいだけでなく、自己共振周波数が高く、損失及び漏れ電磁場を低減したスパイラルインダクタを実現できるようにする。
【解決手段】スパイラルインダクタは、基板１１の上に形成された絶縁層２１とインダクタコイル３１とを備えている。絶縁層２１は、凸部２４を有し、インダクタコイル３１は凸部２４の側壁上に形成されている。 （もっと読む）

【課題】ＭＩＭキャパシタを追加しても高集積化を図ることができる半導体装置及びその製造方法を提供する。
【解決手段】本発明に係る半導体装置は、高耐圧領域にＭＩＭキャパシタ及び高耐圧系トランジスタを有し、シリコン基板１に形成され、ゲート電極６及びソース・ドレイン拡散層５を囲むように形成された第１導電型のシールド用拡散層５ａと、ゲート電極上に形成された層間絶縁膜９と、層間絶縁膜に形成され、シールド用拡散層上に位置し且つゲート電極を囲むように配置されたホール１０ａと、ホール内に埋め込まれたＷプラグ１１ａと、Ｗプラグ及び層間絶縁膜の上に形成されたシールド用配線１２ａと、シールド用配線上に形成されたキャパシタ絶縁膜１３及びキャパシタ上部電極１４と、を具備し、ＭＩＭキャパシタは、シールド用配線１２ａをキャパシタ下部電極とすることを特徴とする。 （もっと読む）

【課題】
デジタル回路によるデジタル雑音結合を低減できる、改良されたＩＣ（集積回路）チップのシールリング構造を提供する。
【解決手段】ＩＣ用のシールリング構造は、ＩＣの周辺に沿って設けられ、少なくとも第一部分と、アナログ及び／またはＲＦ（無線周波数）回路ブロックに対向して同アナログ及び／またはＲＦ回路ブロックを雑音から遮蔽するように設けられる第二部分に分けられたシールリングと、第二部分の下に位置し、Ｐ型基板の中に設けられるＰ＋領域と、Ｐ＋領域を囲み、第二部分の導電壁の下で横方向に延びるＳＴＩ（シャロートレンチアイソレーション）構造とを含む。 （もっと読む）

【課題】層間絶縁膜のクラックに起因するシールリングの破壊が生じにくい半導体装置およびその製造方法を提供する。
【解決手段】第１の積層体ＬＢ１は第１の機械的強度を有する第１の層間絶縁膜ＩＤ１ａ〜ＩＤ１ｄを含む。第２の積層体ＬＢ２は第１の機械的強度よりも大きな機械的強度を有する第２の層間絶縁膜ＩＤ２ａ，ＩＤ２ｂを含む。第１の領域Ｒａ１は第１の積層体ＬＢ１内に設けられた第１の金属層Ｌ１とビアＶ１とを有する。第２の領域Ｒａ２は第２の積層体ＬＢ２内に設けられた第２の金属層Ｌ２とビアＶ２とを有する。第２の領域Ｒａ２は、平面視において第１の領域Ｒａ１の少なくとも一部と重なり合い、かつ第１の領域Ｒａ１とビアによって接続されておらず、かつ第１の領域Ｒａ１との間に第２の層間絶縁膜ＩＤ２ａを挟んでいる。 （もっと読む）

【課題】薄型化及び小型化を達成しながら、外部ストレス、及び静電気放電に耐性を有する信頼性の高い半導体装置を提供することを目的の一とする。また、作製工程においても外部ストレス、又は静電気放電に起因する形状や特性の不良を防ぎ、歩留まり良く半導体装置を作製することを目的の一とする。
【解決手段】半導体集積回路を覆う導電性遮蔽体により、半導体集積回路の静電気放電による静電気破壊（回路の誤動作や半導体素子の損傷）を防止する。また半導体集積回路を挟持する一対の絶縁体によって、薄型化及び小型化を達成しながら耐性を有する信頼性の高い半導体装置を提供することができる。また、作製工程においても外部ストレス、又は静電気放電に起因する形状や特性の不良を防ぎ、歩留まり良く半導体装置を作製することができる。 （もっと読む）

【課題】薄型化及び小型化を達成しながら、外部ストレス、及び静電気放電に耐性を有する信頼性の高い半導体装置を提供することを目的の一とする。また、作製工程においても外部ストレス、又は静電気放電に起因する形状や特性の不良を防ぎ、歩留まり良く半導体装置を作製することを目的の一とする。
【解決手段】半導体集積回路を挟むように覆う一対の導電性遮蔽体により、半導体集積回路の静電気放電による静電気破壊（回路の誤動作や半導体素子の損傷）を防止する。また半導体集積回路を挟持する一対の絶縁体によって、薄型化及び小型化を達成しながら耐性を有する信頼性の高い半導体装置を提供することができる。また、作製工程においても外部ストレス、又は静電気放電に起因する形状や特性の不良を防ぎ、歩留まり良く半導体装置を作製することができる。 （もっと読む）

【課題】チップサイズの増大を防ぎ、かつ、電源ノイズに対する耐性が向上した基本セルを提供する。
【解決手段】基板の表面から所定の深さまでの領域に第１の導電性不純物が拡散された第１のウェル拡散層と、第１のウェル拡散層の上に設けられた絶縁膜と、絶縁膜上に設けられた第１のダミーパターンとからなる容量素子を有する。 （もっと読む）

【課題】 高周波信号の伝達も含めた配線抵抗を低減することができると共に、良好な遮蔽導体として機能する配線構造及びその配線構造を有する半導体装置を提供する。
【解決手段】 複数の配線層にそれぞれ設けられた配線１，３が互いに重複し、互いに電気的に複数層に亘り並列接続された配線構造であって、複数の配線層の少なくとも下層の一つの配線層が、少なくとも２本以上の並列配線に分離されて延伸しているスリット配線部を有し、上層の配線３からスリット配線部の並列配線の間隙に浸入して両側の並列配線と接続しているスリット接続部２ａを有する配線構造とする。 （もっと読む）

【課題】電磁ノイズや、クロストークノイズが少なく、信号品格（シグナルインテグリティ）が高く、高性能で電磁環境適合性に優れた半導体集積回路を提供する。
【解決手段】半導体集積回路の多層配線構造を損失電源線路１４と損失信号線路１５で構成し、損失電源線路１４の途中または全てを、損失電源線路１４から直流を受電するトランジスタに接続される損失信号線路１５の特性インピーダンスに対して１／３以下の特性インピーダンスを有する低インピーダンス損失線路１３とし、半導体集積回路の回路設計に孤立電磁波コンセプトを適用する。以上により、電磁波理論に忠実な半導体集積回路の設計や解析を容易に行うことが出来るので、信号品格問題、電磁ノイズ問題、クロストーク問題の解決に、従来のディジタル回路解析並の手法で取り組むことが可能となる。 （もっと読む）

【課題】本発明は、集積回路の表面積を著しく拡大することなく集積回路の大部分の保護を可能にする、レーザ攻撃から集積回路を保護するデバイスを提供する。
【解決手段】集積回路は、半導体材料からなる基板と、該基板の第１表面側に設けられた活性領域と、レーザ攻撃に対する保護デバイスとを備え、該保護デバイスは、前記活性領域と前記基板の第２表面側との間に設けられた少なくとも１つの第１ドープ領域と、該第１ドープ領域にバイアスを印加するバイアス印加デバイスと、該バイアス印加デバイスによって与えられる電流の継続的増加を検出する検出デバイスとを含む。 （もっと読む）

【課題】インターフェース回路の端子を共通化できる集積回路装置、電気光学装置及び電子機器を提供すること。
【解決手段】本発明は、シリアルバスを介して差動信号を受信するレシーバ回路４２と、差動信号が入力される端子ＤＰ、ＤＭと、レシーバ回路用の電源電圧が供給される電源端子ＶＤＤＡと、端子ＤＰとノードＮ１との間に設けられた終端抵抗Ｒ１と、端子ＤＭとノードＮ２との間に設けられた終端抵抗Ｒ２と、ノードＮ１とＮ２の間に設けられたトランジスタＴＰ、ＴＮ（スイッチ素子）を含む。トランジスタＴＰ、ＴＮは、レシーバ回路用電源端子ＶＤＤＡからの電圧に基づいて、高速シリアルインターフェースモードにおいてオンし、パラレルインターフェースモードにおいてオフする。 （もっと読む）