保護回路と半導体装置及び電子機器
【課題】従来はシールド線を部分的に切断又は剥離後、ＦＩＢ加工等や適当な手段で物理解析を阻害しない迂回経路でシールド線に再接続する、あるいは外部から導体路をバイパスとしてシールド線に接続し、検出機能を無効にするような不正手段には脆弱であった。
【解決手段】半導体装置上の保護すべき領域を覆うように配線されかつ始点から終点に至る経路を１つのみ有する少なくとも１つのシールド線５を形成し、信号発生器２よりシールド線５に電気信号を与え、シールド線５に与えられた電気信号の変化を捉えたことを検出信号として出力する複数の検出器３を前記電気信号の変化が順番に伝播するように分散配置し、前記検出信号は判定器４に出力した順番に入力され前記検出信号の出力結果と前記検出信号が出力した順番とに基づいてシールド線５の状態を判定し、不正検知信号Ａ１を出力することで、シールド線５の改竄を検出する保護回路を搭載する。
【解決手段】半導体装置上の保護すべき領域を覆うように配線されかつ始点から終点に至る経路を１つのみ有する少なくとも１つのシールド線５を形成し、信号発生器２よりシールド線５に電気信号を与え、シールド線５に与えられた電気信号の変化を捉えたことを検出信号として出力する複数の検出器３を前記電気信号の変化が順番に伝播するように分散配置し、前記検出信号は判定器４に出力した順番に入力され前記検出信号の出力結果と前記検出信号が出力した順番とに基づいてシールド線５の状態を判定し、不正検知信号Ａ１を出力することで、シールド線５の改竄を検出する保護回路を搭載する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置内部の機密情報を不正な手段による解析行為から保護することを目的とした保護回路及びこれを備えた半導体装置及び電子機器に関するものである。
【背景技術】
【０００２】
近年、半導体装置の回路情報や内部情報には著しい度合いの機密性・秘匿性が求められるようになっている。とりわけＩＣカードの分野における半導体装置はその安全性を特徴としているため、重要な情報については不正な解析を受けないように保護し、内部情報の改竄・コピーを防止する必要がある。そのような厳重な保護機能を達成する方法が講じられる例が増えてきた。以下に従来の技術を説明する。
【０００３】
図２３は、従来の保護回路の構成例を示す。図２３において、５００は制御回路、５０１は信号発生器、５０２は検出器、５０３はシールド線、５０４は参照信号線、Ｓ０はアラーム信号である。この保護回路では、保護すべき集積回路の上にシールド線５０３が配線されている。信号発生器５０１から任意の信号がシールド線５０３及び参照信号線５０４にそれぞれ与えられる。信号発生器５０１から供給された信号は、それぞれシールド線５０３、参照信号線５０４を通過した後に検出器５０２に与えられる。検出器５０２は、シールド線５０３から供給される信号と参照信号線５０４から供給される信号とを比較し、差異が認められればアラーム信号Ｓ０を出力する。保護される集積回路はこのアラーム信号Ｓ０に応答して安全モードに移行し、不当な解析や改竄を事実上不可能にする（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特表２００２−５２９９２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上述の従来の技術では、シールド線５０３を部分的に切断又は剥離した後、ＦＩＢ加工技術等の適当な手段で、物理解析を阻害しない迂回経路でシールド線を再接続する不正手段や、外部から導体路をバイパスとしてシールド線に接続し不正検出機能を無効にする不正手段に対しては脆弱である。
【０００６】
本発明の目的は、耐タンパー性の高い保護回路及びこれを備えた半導体装置及び電子機器を提供することにある。
【課題を解決するための手段】
【０００７】
上記課題を解決するには、シールド線の物理特性を監視し、物理特性が変化したことをシールド線経路の改竄として検出できる保護回路を実現すればよい。しかしながら、シールド線の物理特性は保護される下層の形状と電気的特性や層間膜の状態によって決定されるので、設計時にシールド線の物理特性の正確なモデルを作成することは困難であり、更に製造上の誤差や動作保証環境内の特性変動等が加わるので、保護回路を容易に実現することができない。本発明の保護回路は、いずれもシールド線の物理特性の正確なモデルは必要としないので、容易に実現しうるものであり、更により一層の耐タンパー性の向上を図るものである。
【０００８】
本発明による第１の保護回路は、半導体装置上の保護すべき領域を覆うように配線されかつ始点から終点に至る経路を１つのみ有するシールド線と、このシールド線にシールド線の状態を走査する電気信号（以下、シールド線走査信号と呼ぶ）を与える信号発生器と、この信号発生器からシールド線に与えられたシールド線走査信号の変化を捉えて、シールド線走査信号が伝播したことを検出信号として出力する手段を有する複数の検出器と、全ての検出器による検出信号の出力結果と、検出信号が出力された順番とに基づいて、シールド線の状態を判定して不正検知信号を出力する手段を有する判定器とを備えたことを特徴とする。
【０００９】
上記保護回路は、信号発生器から与えられたシールド線走査信号がシールド線の始点に近い分岐接続を持つ検出器から順番にシールド線走査信号が伝播するように接続されている。信号発生器より与えられたシールド線走査信号が検出器に伝播すると、検出信号が判定器に送られ、出力された順番に検出信号が判定器に入力される。全ての検出信号が判定器に入力されたかどうかと、判定器に入力された検出信号の順番とに基づいて不正検知信号を出力することにより、不正な手段で行われたシールド線経路の改竄を検出する。全ての検出器から検出信号が出力されたかどうかでシールド線の部分的切断、又は剥離状態を検出し、検出信号が出力される順番が異なるかどうかで、ＦＩＢ加工技術等や適当な手段で、物理解析を阻害しない迂回経路でシールド線を再接続する、あるいは外部から導体路をバイパスとしてシールド線に接続されたことを検出し課題を解決する。
【００１０】
更に、上記保護回路の判定器は、最初の検出器からの検出信号が入力してから他の検出器からの検出信号が入力する時間を計測する手段と、この時間計測結果を判定基準に加えて不正検知信号を出力する手段とを有することが好ましい。
【００１１】
上記保護回路は、予め設定した時間以内にそれぞれの検出器からの検出信号の出力順番に従って、検出信号が判定器に入力されたかどうかで、不正検知信号を出力することにより、不正な手段で行われたシールド線経路の改竄を検出する。シールド線走査信号が検出器を伝播する順番と、判定器に検出信号が入力される時間との両方が変動しないように、ＦＩＢ加工技術等や適当な手段で、物理解析を阻害しない迂回経路でシールド線を再接続する、あるいは外部から導体路をバイパスとしてシールド線に接続することは非常に困難であるので、耐タンパー性を格段に向上させることができる。
【００１２】
本発明の第２の保護回路は、上記第１の保護回路の構成に加えて、検出器からの検出信号が判定器に入力する時間を調整する手段を有する時間調整器を更に備えたことを特徴とする。
【００１３】
上記保護回路は、検出信号が出力されてから判定器に入力するまでの時間を任意に作り込むことができるので、検出器や判定器の配置や検出信号のレイアウト配線の自由度が大幅に向上し、設計をより容易にすることができる。時間調整器で作り込んだ時間まで考慮して、ＦＩＢ加工技術等や適当な手段で、物理解析を阻害しない迂回経路でシールド線を再接続する、あるいは外部から導体路をバイパスとしてシールド線に接続することは非常に困難であり、耐タンパー性を格段に向上させることができる。
【００１４】
更に上記時間調整器を、シールド線の経路途上に、シールド線走査信号が検出器に伝播する時間を調整できるように配置した構成がより好ましい。
【００１５】
上記保護回路は、シールド線走査信号が検出器に伝播する時間を任意に作り込むことができるので、同様にレイアウトの自由度が大幅に向上し、設計をより容易にすることができ、予め作り込んだ伝播時間に合わせて、ＦＩＢ加工技術等や適当な手段で、物理解析を阻害しない迂回経路でシールド線を再接続する、あるいは外部から導体路をバイパスとしてシールド線に接続することは非常に困難であり、耐タンパー性を格段に向上させることができるだけでなく、シールド線経路の途中にリピータ及びバッファアンプを含む時間調整器を挿入することで、長いシールド線を駆動する信号発生器の消費電流を抑え、またシールド線経路の始点から終点までのシールド線走査信号の伝播時間を最適に調整し、保護回路自体の検知動作を最適な消費電力で短時間に完了させることができる。
【００１６】
本発明の第３の保護回路は、上記第１又は第２の保護回路の構成において、シールド線に保護され、かつ複数の検出器と接続された参照信号線を更に備え、信号発生器は、シールド線にシールド線の状態を走査する論理パターン信号（以下、シールド線走査パターン信号と呼ぶ）を与える手段と、シールド線走査パターン信号から符号化した参照信号を発生し、参照信号線に与える手段とを有し、検出器は、参照信号線に与えた参照信号を復号化して期待値パターン信号を発生する手段と、発生した期待値パターン信号とシールド線走査パターン信号との比較により、シールド線走査パターン信号が伝播したことを検出信号に出力する手段とを有することを特徴とする。
【００１７】
上記保護回路は、シールド線走査パターン信号が検出器に伝播する順番を変動させずに、ＦＩＢ加工技術等や適当な手段で、物理解析を阻害しない迂回経路でシールド線を再接続する、あるいは外部から導体路をバイパスとしてシールド線に接続するのを困難にすることに加えて、単純なシールド線走査信号ではなく、複雑なシールド線走査パターン信号であるために、シールド線を、物理解析を阻害しない程度に剥離し、適当なところからシールド線に強制印加する攻撃についても困難にする。更に参照信号は、シールド線走査パターン信号とは異なるので、シールド線と参照信号線との両方に都合のよい信号を印加することで、パターン比較検知を無効にする攻撃に対しても耐タンパー性を持つことができるので、耐タンパー性を格段に向上させることができる。
【００１８】
また更に、上記保護回路の信号発生器に乱数発生器を備えることがより好ましい。ランダムにシールド線走査パターン信号を変更するとシールド線走査パターン信号を解析することが困難となり、耐タンパー性を更に向上させることができる。
【００１９】
本発明の第４の保護回路は、上記第１から第３の保護回路のうちいずれか１つの保護回路の構成において、シールド線は異なる経路を持つ２つのシールド線が互いに交互に隣接するように配線されている特徴を備え、信号発生器は、シールド線の一方にシールド線走査信号を与え、他方に固定電位を与える手段と、シールド線走査信号と固定電位とを相互に切り替える手段とを有し、検出器は、検知対象のシールド線を相互に切り替える手段を更に有し、判定器は、各々のシールド線の判定結果に基づいて信号発生器と検出器とに切り替え信号を与える手段と、全てのシールド線の判定結果に基づいて不正検知信号を出力する手段とを有することを特徴とする。
【００２０】
近年の半導体装置は、プロセスの微細化に伴い、配線層の最小幅と間隔とが非常に狭くなっており、シールド線の幅と間隔とは非常に狭い状態で製造でき、耐タンパー性が向上する一方で、シールド線間のカップリング容量が非常に大きくなるために、シールド線走査信号の変化がカップリング容量を介して伝播する。ゆえにシールド線に与えたシールド線走査信号をシールド線の始点から近い分岐に接続された検出器から順番に伝播させることが非常に困難となる。
【００２１】
ところが、上記保護回路は、２つの異なる経路のシールド線を互いに交互に隣接させて、一方のシールド線を固定電位にすることにより、他方のシールド線に伝播するシールド線走査信号の変化がカップリング容量を介して伝播しなくなるので、シールド線に与えたシールド線走査信号をシールド線の始点から近い分岐に接続された検出器から順番に伝播させることができる。更に、隣接シールド線と短絡しないように、かつシールド線走査信号が順番に検出器に伝播するように、ＦＩＢ加工技術等や適当な手段で、物理解析を阻害しない迂回経路でシールド線を再接続する、あるいは外部から導体路をバイパスとしてシールド線に接続することは非常に困難となり、耐タンパー性を更に格段に向上させることができる。
【００２２】
本発明の第５の保護回路は、上記第１から第４の保護回路のうちいずれか１つの保護回路の構成において、シールド線は、互いに異なる配線層で形成された第１のシールド線と第２のシールド線とを有し、信号発生器は、第１のシールド線と第２のシールド線とにシールド線走査信号を与える手段を有し、検出器は、第１のシールド線と第２のシールド線との検知結果が出力される時間差を計測又は検出する手段と、その時間差と検知結果とに基づいて検出信号を出力する手段とを有することを特徴とする。
【００２３】
上記保護回路では、第１のシールド線と第２のシールド線とのレイアウト形状や保護される下層の形状と電気的特性と層間膜の状態とにより、与えたシールド線走査信号が検知器に伝播するまでにある固有の時間差ができる。その時間差を検出器での検出信号が出力される時間差として計測又は検出し、予め設定された第１のシールド線と第２のシールド線とに異常がない状態の伝播の時間差と比較して検出信号を出力し、更に検出信号が判定器に入力する順番に基づいて不正検知信号を出力することで、不正な手段で行われたシールド線経路の改竄を検出する。
【００２４】
第１のシールド線と第２のシールド線とに与えたシールド線走査信号の伝播する時間差を変動させることなく、かつ検出信号の出力順番を変動しないように、ＦＩＢ加工技術等や適当な手段で、物理解析を阻害しない迂回経路でシールド線を再接続する、あるいは外部から導体路をバイパスとしてシールド線に接続することは非常に困難となり、耐タンパー性を更に格段に向上させることができる。
【００２５】
更に、シールド線により保護されるべき秘匿信号配線層を第１のシールド線の配線層と第２のシールド線の配線層とで挟むように形成された構造を有するのがより好ましい。
【００２６】
上記保護回路は、表面からはもとより裏面からのＦＩＢ加工技術等や適当な手段で、物理解析や迂回経路でシールド線を再接続することを困難にできるので、耐タンパー性を格段に向上させることができる。
【００２７】
本発明による半導体装置は、上記保護回路を搭載してシールド線の改竄を監視し、異常を捕捉した場合、不正検知信号を出力して、半導体装置への不正な解析・情報の改竄を防止する動作を行う。これにより耐タンパー性を向上させることができる。
【００２８】
上記全ての保護回路は、電源投入時に、検出器と判定器とに制御回路からの制御信号に応答して、検出信号と不正検知信号とを正常に出力できるかをテストする手段と、シールド線走査信号、又はシールド線走査パターン信号を与えてない時にシールド線を固定電位にする手段とを備えることがより好ましい。これにより、リバースエンジニアリングにおいて、不正検知信号線を特定し、シールド線を全面剥離して、特定した不正検知信号線に外部から正常な信号を強制印加して保護回路を無効化する手段を防ぐことができ、上記保護回路を搭載した半導体装置の動作中もシールド線に強制外部印加や、不正な加工や改竄を容易に監視することができ、半導体装置の他の動作に与える影響を少なくできる。以上のことから、耐タンパー性を格段に向上させた半導体装置を容易に提供することができる。
【００２９】
更に、保護回路を構成する信号発生器とシールド線と検出器とのいずれか少なくとも１つ又は一部の機能を半導体装置の外部に配置して、電子機器に組み込み、電子機器全体で保護回路を構成し、秘匿データのある半導体装置を単体で取り出して、起動させると、即座に半導体装置への不正な解析・情報の改竄を防止する動作を行うようにすると、より好ましい。
【発明の効果】
【００３０】
本発明によれば、半導体装置を覆うシールド線の改竄を検出する機能を持つ、より高い耐タンパー性の保護回路を容易に実現でき、当該保護回路を搭載することにより、半導体装置内部に保持された機密情報を不正な解析手段より保護し、より秘匿性のある半導体装置及び電子機器を容易に提供できる。
【図面の簡単な説明】
【００３１】
【図１】本発明の第１の実施形態による保護回路の構成図である。
【図２】図１に示した保護回路が搭載される半導体装置のシールド線経路を模式的に示す図である。
【図３】図１に示した保護回路が搭載される半導体装置の断面構造を模式的に示す図である。
【図４】図１に示した保護回路が搭載される半導体装置の概略構成図である。
【図５】図１に示したシールド線から検出器への分岐配線例を示す図である。
【図６】第１の実施形態に係る検出器の一実施形態を模式的に示す図である。
【図７】図６に示した検出器の動作を説明するためのタイミング波形を示す図である。
【図８】第１の実施形態に係る判定器の一実施形態の構成図である。
【図９】第１の実施形態の変形例に係る判定器の構成図である。
【図１０】本発明の第２の実施形態による保護回路の構成図である。
【図１１】第２の実施形態の変形例による保護回路の構成図である。
【図１２】図１１に示した保護回路が搭載される半導体装置のシールド線経路を模式的に示す図である。
【図１３】本発明の第３の実施形態による保護回路の構成図である。
【図１４】第３の実施形態に係る検出器の構成図である。
【図１５】本発明の第４の実施形態による保護回路の構成図である。
【図１６】第４の実施形態に係るシールド線の一部分を拡大して模式的に示す図である。
【図１７】第４の実施形態に係る検出器の構成図である。
【図１８】第４の実施形態に係る判定器の構成図である。
【図１９】本発明の第５の実施形態による保護回路の構成図である。
【図２０】図１９に示した保護回路が搭載される半導体装置の構成の一部分を拡大して模式的に示す斜視図である。
【図２１】図１９に示した保護回路が搭載される他の半導体装置の構成の一部分を拡大して模式的に示す斜視図である。
【図２２】第５の実施形態に係る検出器の構成図である。
【図２３】従来の保護回路の構成図である。
【発明を実施するための形態】
【００３２】
以下、本発明を実施するための形態について、図面を参照しながら説明する。なお、同様の構成要素については各図面において同じ参照符号を付し、その説明は繰り返さない。
【００３３】
《第１の実施形態》
図１に、第１の実施形態による保護回路の構成を示す。この保護回路は、半導体装置に搭載され、半導体装置内部の機密情報を不正な手段による解析行為から保護することを目的とする回路である。この保護回路は、保護する必要性がある必要かつ十分な半導体装置領域（保護領域）上を最上層の金属で覆うように始点ＳＰから終点ＧＰに至る経路を１つのみ有するシールド線５と、シールド線５の状態を走査する電気信号であるシールド線走査信号Ｄ１をシールド線５の始点ＳＰから与える信号発生器２と、シールド線走査信号Ｄ１の変化を捉えて、シールド線走査信号Ｄ１が伝播したことを、検出信号（図１ではＳ１〜Ｓ７の７つ）に出力する複数の検出器３と、検出信号Ｓ１〜Ｓ７の出力結果と検出信号Ｓ１〜Ｓ７の出力された順番とに基づいて不正検知信号Ａ１を出力する判定器４と、信号発生器２と検出器３と判定器４とを制御する制御回路１とで構成される。
【００３４】
図２に、図１に示した保護回路が搭載される半導体装置のシールド線５の配線経路の例を示す。図２において、シールド線５は、半導体装置１００における製造上の最上層の金属で、保護する必要性がある必要かつ十分な半導体装置１００の保護領域上を覆うように配線されている。シールド線５は、一筆書きのトポロジーで配線されており、始点ＳＰから終点ＧＰに至る経路を１つのみ有する。シールド線５は、できるだけパッドを除く半導体装置全域を覆い隠すように配線することが好ましい。これにより、シールド線５を剥離せずに半導体装置１００に対し不正な解析行為をすることが困難になる。更にできるだけ製造上許容される最小な配線幅と間隔とで配線することがより好ましい。これによりＦＩＢ加工技術でもシールド線５を切断せずに、シールド線５の間やシールド線５上に孔をあけ、下層との接続をもつパッドを形成することを困難にし、同時に、シールド線５の幅がマイクロプローブ端子より十分に狭いため、プローブ端子を立てることを困難にする。更には外部からのシールド線５への接続をも難しくすることができる。また、シールド線５の経路を９０度配線や、４５度配線や、９０度配線で進行方向を４５度方向にしたものや、それらの組み合わせの配線を駆使して、実現する複雑な形状と経路にしてもよい。
【００３５】
図３に、図１に示した保護回路が搭載される半導体装置の断面構成の概略を示す。図３に示す半導体装置１００では、半導体基板１０６の上にデバイス素子１０４が形成され、その上に複数層の配線層１０２が形成され、最上層にシールド配線層１０１が形成されている。図１に示したシールド線５はシールド配線層１０１に形成され、保護領域１０３（デバイス素子１０４と配線層１０２とを含む）上を覆うように配線される。図１に示した信号発生器２、検出器３、判定器４、制御回路１を構成する回路素子はデバイス素子１０４によって形成され、これらを接続する配線７〜１３（図１参照）は配線層１０２によって形成されている。すなわち、信号発生器２、検出器３、判定器４、制御回路１及びこれらを接続する配線７〜１３はシールド線５で保護されている。また、シールド配線層１０１と拡散層配線６００やウェル層６０２や埋め込み層配線６０４とを組み合わせて、保護領域１０３から見て裏面からのシールド線を形成してもよい。例えば、半導体基板１０６の埋め込み層６０１にて埋め込み層配線６０４でシールド線５を形成してもよい。
【００３６】
図４に示すように、保護回路の判定器４からの不正検知信号Ａ１は、半導体装置１００の機能モジュール６に供給される。機能モジュール６を構成する回路素子はデバイス素子１０４によって形成され、これらを接続する配線は配線層１０２によって形成されており、機能モジュール６もシールド線５で保護されている。
【００３７】
図５に示すように、始点ＳＰから終点ＧＰまでの経路を１つのみ有するシールド線５を途中で分岐させて、終点ＧＰ１〜ＧＰｎのそれぞれに対して検出器３が接続されているものとする。シールド線走査信号Ｄ１が伝播する経路は複数Ｘ０〜Ｘｎになるが、経路Ｘ１についてみると始点ＳＰから終点ＧＰ１に至る経路は１つのみであり、経路Ｘｎについてみると始点ＳＰから終点ＧＰｎに至る経路は１つのみである。このような複数の経路Ｘ１からＸｎを構成するように分散配置した検出器３に、シールド線走査信号Ｄ１が始点ＳＰからの経路Ｘ１〜Ｘｎの長さに応じて順番に伝播するように接続されている。なお、配線１３は、シールド線５で保護されている配線層１０２を使用しているが、拡散層配線６００やウェル層６０２や埋め込み層配線６０４まで使用して裏面からの耐タンパー性を持たせてもよい。
【００３８】
次に、以上のように構成された上記保護回路の動作について説明する。制御回路１からの制御信号に応答して、信号発生器２からシールド線５の始点ＳＰへ、シールド線走査信号Ｄ１が与えられる。シールド線走査信号Ｄ１がシールド線５と配線１３とを通り検出器３に伝播する。検出器３はシールド線走査信号Ｄ１の変化が伝播すると検出信号Ｓ１〜Ｓ７を出力する。
【００３９】
図６に検出器３の一実施形態を、図７にその動作タイミングを示す。ただし、これ以外にも様々な実施形態があることは言うまでもない。
【００４０】
図６において、検出器３はＮＭＯＳトランジスタ１４と、入力バッファ回路１５と、出力バッファ回路１６とで構成される。１７は、これらの要素１４，１５，１６が共通に接続された配線である。
【００４１】
図７によれば、最初にシールド線５を論理Ｌ状態にし、制御回路１からの制御信号ＣＢ１を論理ＬでＮＭＯＳトランジスタ１４をオン状態に制御して、検出信号ＳｎをＬのリセット状態にする。つづいて、制御回路１からの制御信号ＣＢ１を論理Ｈ状態にしＮＭＯＳトランジスタ１４をオフ状態に制御して検知動作許可状態にする。このとき、検出信号ＳｎはＬ状態である。次に、制御回路１からの制御信号（配線７の信号）に応答し、信号発生器２は、シールド線５の始点ＳＰにシールド線走査信号Ｄ１を与える。シールド線走査信号Ｄ１はＬからＨの信号遷移である。シールド線走査信号Ｄ１は、シールド線５と配線１３とを伝播し、入力バッファ回路１５及び出力バッファ回路１６を経て、検出信号ＳｎをＬからＨにして、その先に接続される判定器４にシールド線走査信号Ｄ１の信号遷移が伝播したことを伝える。ところが、シールド線５に切断箇所があると、シールド線走査信号Ｄ１の信号遷移が入力バッファ回路１５まで伝播しないので、検出信号Ｓｎは論理Ｌを保持する。
【００４２】
入力バッファ回路１５は、アンテナ効果の保護回路と、入力ヒステリシスを有するバッファ回路のような貫通電流対策の手段とを備えた回路であることが好ましい。シールド線５は非常に長い配線であり、半導体装置１００の保護領域１０３の面積によっては数十ｃｍ以上になることもあり、シールド線５に接続される素子は、アンテナ効果により製造中に破壊することがある。また、配線負荷が大きいために、シールド線走査信号Ｄ１の遷移がゆっくりで時間がかかるために、通常の入力バッファ回路では、貫通電流が非常に多く流れてしまい現実的な低消費電流にならない。したがって、入力バッファ回路１５はアンテナ効果対策及び貫通電流対策の手段を備えることでより実用性が増す。
【００４３】
このように検出器３から出力された検出信号Ｓｎ（ｎは自然数）は、始点ＳＰから検出器３に伝播する経路の長さに応じた順番に検出信号が出力されて、検出信号が出力された順番に判定器４に入力される。判定器４は、全ての検出器３からの検出信号の出力結果と、検出信号Ｓｎの出力した順番とに基づいて不正の有無を判定し、不正検知信号Ａ１を出力する。
【００４４】
図８に、判定器４の最も簡単な一実施形態を示す。ただし、これ以外にも様々な実施形態があることは言うまでもない。図８において、判定器４はリセット付きシフトレジスタ１８で構成される。最初に、リセット（ＲＥＳＥＴ）信号にてシフトレジスタ１８を初期化してリセット状態にする。このとき、不正検知信号Ａ１は異常状態である。次にリセット状態を解除して、シールド線走査信号Ｄ１をシールド線５の始点ＳＰより与え、検出器３からの検出信号Ｓ１から入力順番に正常状態の信号をシフトさせて最後の検出信号Ｓｎの入力で、不正検知信号Ａ１に正常状態の信号が出力される。全ての検出器３が、シールド線走査信号Ｄ１の伝播を検知したことを知らせる検出信号Ｓ１〜Ｓｎが全て入力しないと、不正検知信号Ａ１は異常状態のままである。また、入力する順番が変わると、シフト動作の順番が変わり、正常状態の信号は出力されず異常状態のままである。すなわち、シールド線走査信号Ｄ１が伝播したことを知らせる検出信号が全て入力し、かつ入力する順番が検出信号の出力順番と変わらない条件を満たした時のみ不正検知信号Ａ１は正常状態の信号が出力される。
【００４５】
以上のことより、検出信号が全て出力されるかどうかで、シールド線５の部分的切断、又は剥離状態を検出し、検出信号が判定器４に入力した順番が異なると、シールド線走査信号Ｄ１が順番どおりに検出器３に伝播しなかったことになり、シールド線５の経路が改竄されシールド線５の経路がショートカットされたことが検出できる。
【００４６】
更に、偶発的にＦＩＢ加工技術等や適当な手段で、物理解析を阻害しない長い迂回経路でシールド線５の経路を改竄して検出信号の出力順番を変えないように再接続されてしまう場合があるが、通常このような保護回路での検知動作は、半導体装置の初期化動作で行われ、できるだけ短い許容時間内で検知動作を完了するように制御されるので、検知動作の許容時間内に検出信号が全て出力されて、判定器４に入力しないので特別な手段を有しなくとも検出できてしまう。もちろん、上記判定器４にタイマーを備えて、タイマーの時間で不正検知信号Ａ１の出力を制御してもよい。
【００４７】
以上のことより、ＦＩＢ加工技術等や適当な手段で、物理解析を阻害しないよう迂回経路でシールド線５を再接続する、あるいは外部から導体路をバイパスとしてシールド線５に接続されたことを検出し、課題を解決することができる。
【００４８】
〈第１の実施形態の変形例〉
第１の実施形態の変形例について説明する。この保護回路は、上記第１の実施形態の保護回路の構成において判定器４を、図９に示す判定器３１に置き換えたものである。図９において、判定器３１は、図８の判定器４と、最初に判定器３１に入力される検出信号Ｓ１が到達してから、検出信号Ｓ２、Ｓ３、・・・・、Ｓｎがそれぞれ入力される時間を計測する時間計測器３２と、判定器４の判定結果と時間計測器３２の計測結果とに基づいて不正の有無を判定して不正検知信号Ａ１を出力する判定回路３３とで構成される。判定器４は、入力した検出信号Ｓ１〜Ｓｎを順次シフトした信号Ｑ１〜Ｑｎを時間計測器３２へ与える。
【００４９】
次に、以上のように構成された判定器３１の動作について説明する。最初にリセット信号により判定器４と時間計測器３２とをリセットする。このとき、不正検知信号Ａ１は異常状態である。次にリセットを解除した後、最初に判定器４に入力される検出信号Ｓ１によってシフトした信号Ｑ１を時間計測器３２のトリガー信号にして時間計測器３２をスタートさせる。次に、入力した検出信号Ｓ２によって判定器４においてシフトした信号Ｑ２に応答して時間計測器３２の結果を判定回路３３に送り、以下順次入力する検出信号Ｓ３〜Ｓｎまで同様の動作を繰り返す。判定回路３３には、予め検出信号Ｓ１が到達してから各検出信号Ｓ２〜Ｓｎが到達する時間範囲が設定されており、時間計測器３２の結果と比較判定を逐次行う。比較判定が全てＯＫとなり、判定器４から正常状態の信号が判定回路３３に入力された時のみ、不正検知信号Ａ１は正常状態の信号が出力される。
【００５０】
図９の判定器３１を用いた保護回路は、検出信号Ｓ１が判定器３１に入力してからそれぞれ検出信号Ｓ２からＳｎまでの入力時間範囲を規定しているので、それぞれの規定時間範囲に間に合うようにＦＩＢ加工技術等や適当な手段で、物理解析を阻害しないよう迂回経路でシールド線を再接続する、あるいは外部から導体路をバイパスとしてシールド線に接続することは非常に困難であり、耐タンパー性を格段に向上させることができる。
【００５１】
また、ある任意の検出器３からの検出信号だけの入力時間の比較であってもよい。更に上記保護回路が搭載される半導体装置に不揮発メモリが搭載されているなら、不揮発メモリに予め設定した時間範囲を格納しておき、検知動作時に不揮発メモリから判定回路３３に読み出して比較判定を行ってもよい。また、時間計測モードを設け、出荷検査時にそれぞれの検出信号の入力時間を測定し、その結果を判定回路３３や不揮発メモリに格納し比較判定に使用してもよい。
【００５２】
《第２の実施形態》
図１０に、第２の実施形態による保護回路の構成を示す。図１０に示すように、この保護回路は、上記第１の実施形態の保護回路の構成において、検出器３からの検出信号の伝播時間を調整する時間調整器２０を更に備えた構成であり、時間調整器２０と、検出信号Ｓ１〜Ｓ７と、時間調整された検出信号Ｓ１ａ〜Ｓ７ａとはシールド線５によって保護されている。
【００５３】
次に、上記保護回路の動作について説明する。検出器３からの検出信号（図１０ではＳ１〜Ｓ７の７つ）が時間調整器２０に入力され、時間調整器２０によって検出信号Ｓ１〜Ｓ７が出力した順番に判定器４又は３１に入力されるように時間調整された検出信号Ｓ１ａ〜Ｓ７ａが判定器４又は３１に入力される。判定器４又は３１において、全ての検出信号Ｓ１〜Ｓ７の出力結果と出力の順番とに基づいて（判定器３１の場合は最初に入力される検出信号Ｓ１ａから他の検出信号Ｓ２ａ〜Ｓ７ａが入力される時間も判定に加える。）、不正検知信号Ａ１を出力し、不正な手段で行われたシールド線経路の改竄を検出する。
【００５４】
上記保護回路では、シールド線走査信号Ｄ１が始点ＳＰに近い分岐点に接続されている検出器３から順番に伝播する。検出器３からの検出信号Ｓ１〜Ｓ７が伝播した順番に出力されるが、判定器４又は３１に入力する検出信号の順番も同じにするためには、検出器３の分散配置と判定器４又は３１の配置とがある程度限定され、レイアウトの制約を受けてしまう。しかし、本実施形態によれば、時間調整器２０により、検出信号Ｓ１ａ〜Ｓ７ａの入力順番をシールド線走査信号Ｄ１が始点ＳＰに近い分岐点に接続される検出器３に伝播する順番に合わせることができるので、複数の検出器３の配置と判定器４又は３１の配置や配線のレイアウト自由度を大幅に広げることができ、上記保護回路を確実に動作するよう調整することができる。また、時間調整器２０において、検出信号Ｓ１ａ〜Ｓ７ａの判定器４又は３１への入力時間を作り込むことは、シールド線走査信号Ｄ１がそれぞれの検出器３に伝播する時間に制約を与えることに等しく、その時間制約に合わせるように、ＦＩＢ加工技術等や適当な手段で、物理解析を阻害しない迂回経路でシールド線を再接続する、あるいは外部から導体路をバイパスとしてシールド線に接続することは非常に困難である。
【００５５】
以上のことより、本発明による上記保護回路は、高い耐タンパー性を持ち、かつレイアウトの自由度を広げ容易に実現できる。また時間調整器２０は、製造後であっても任意の時間に調整できるようにトリミング調整手段を備えておくと、より好ましい。
【００５６】
〈第２の実施形態の変形例〉
図１１に、第２の実施形態の変形例による保護回路の構成を示す。図１１の保護回路は、時間調整器２０をシールド線１５０の経路途上に組み込んだ構成である。
【００５７】
図１２に、図１１に示した保護回路が搭載される半導体装置のシールド線１５０の配線経路の例を示す。図１２において、シールド線１５０は、半導体装置７００における製造上の最上層の金属で、保護する必要性がある必要かつ十分な半導体装置７００の保護領域上を覆うように配線されている。しかも、シールド線１５０は、時間調整器２０を介して、始点ＳＰから終点ＧＰに至る経路を１つのみ有する。シールド線１５０が時間調整器２０を保護しているが、時間調整器２０の入力部と出力部とは最上層の配線で経路が切断されているように見える。経路が切断されている部分は、できるだけ製造上許容される最小な配線間隔であることが好ましい。
【００５８】
上記保護回路は、シールド線１５０の経路を通るシールド線走査信号Ｄ１がそれぞれ分散配置された複数の検出器３に伝播する時間を調整する。シールド線走査信号Ｄ１がそれぞれ分散配置された複数の検出器３に伝播する時間を調整することは、検出信号Ｓ１〜Ｓ７が検出器３より判定器４に入力する順番を調整することになるので、検出器３の分散配置と判定器４又は３１の配置や配線のレイアウト自由度を広げることができ、保護回路が確実に動作するよう調整することができる。時間調整器２０によって調整されたシールド線走査信号Ｄ１がそれぞれの検出器３に伝播する時間に合わせるように、ＦＩＢ加工技術等や適当な手段で、物理解析を阻害しない迂回経路でシールド線を再接続する、あるいは外部から導体路をバイパスとしてシールド線に接続することは非常に困難である。
【００５９】
以上のことより、本発明による上記保護回路は、高い耐タンパー性を持ち、かつレイアウトの自由度を広げ容易に実現できる。また、時間調整器２０に、リピーターやバッファアンプを含めた構成にすると、シールド線走査信号Ｄ１をある段の時間調整器２０と次段の時間調整器２０との間を安定した信号で供給できる。その積み重ねでシールド線１５０の経路を形成しているので、始点ＳＰから終点ＧＰまで信号を安定供給できる。更にシールド線走査信号Ｄ１の伝播時間を最適に調整でき、シールド線１５０を駆動する信号発生器２の消費電流を抑え、保護回路自体の検知動作を最適な消費電力で短時間に完了させることができる。これは、チップサイズの大きな半導体装置に搭載するには非常に有用である。
【００６０】
《第３の実施形態》
図１３に、第３の実施形態による保護回路の構成を示す。図１３の保護回路は、、上記シールド線５の始点ＳＰにシールド線走査パターン信号Ｐ１を与え、シールド線５によって保護された参照信号線５１にシールド線走査パターン信号Ｐ１を符号化した参照信号Ｔ１を与える信号発生器５２と、参照信号Ｔ１を復号して期待値パターンを発生し、シールド線走査パターン信号Ｐ１と比較して、シールド線走査パターン信号Ｐ１が伝播したことを検出信号（図１３ではＳ１〜Ｓ７の７つ）に出力する複数の検出器５３と、判定器４又は３１と、制御回路１とで構成されている。
【００６１】
次に、上記保護回路の動作について説明する。制御回路１の制御信号に応答して信号発生器５２は、任意のシールド線走査パターン信号Ｐ１を発生し、これをシールド線５の始点ＳＰより与え、同時にシールド線走査パターン信号Ｐ１を元に符号化して参照信号Ｔ１を参照信号線５１に与える。そして、シールド線走査パターン信号Ｐ１と参照信号Ｔ１とが複数の検出器５３に伝播される。
【００６２】
図１４は、検出器５３の構成図である。図１４の検出器５３は、参照信号Ｔ１を復号化して期待値パターン信号を発生させる期待値パターン発生回路５４と、シールド線走査パターン信号Ｐ１と期待値パターン信号とのパターンの比較を行い、一致／不一致を検出信号Ｓｎに出力する信号パターン比較回路５５とで構成される。
【００６３】
参照信号Ｔ１が検出器５３に入力されると、期待値パターン発生回路５４で復号化して期待値パターン信号を発生させ、シールド線走査パターン信号Ｐ１とパターン比較を行い、一致／不一致を検出信号Ｓｎに出力し、判定器４又は３１にシールド線走査パターン信号Ｐ１の伝播を伝える。
【００６４】
全ての検出信号Ｓ１〜Ｓ７の出力結果と、判定器４又は３１に入力したその順番とに基づいて（判定器３１の場合は最初に入力される検出信号Ｓ１から他の検出信号Ｓ２〜Ｓ７が入力される時間も判定に加える。）、不正検知信号Ａ１を出力し、シールド線５の経路の不正な改竄を検出する。
【００６５】
上記保護回路は、シールド線５に直接外部から、シールド線走査信号Ｄ１を印加して、検出器３に伝播する順番を合わせる不正手段を講じてくる場合でも、シールド線走査パターン信号Ｐ１を解析して同じタイミングで信号発生器５２を再現することは困難である。また、期待値パターンは内部発生であるため、シールド線５と参照信号線５１との両方に都合のよい信号を印加することで、パターン比較検知を無効にする攻撃に対しても耐タンパー性を発揮し、耐タンパー性を格段に向上させることができる。
【００６６】
また、シールド線走査パターン信号Ｐ１はビット幅が大きいシリアルパターンであることが好ましい。また、参照信号Ｔについては、期待値パターン信号発生のトリガー信号で、参照信号Ｔをトリガーにする期待値パターン信号発生手段を備えてもよい。更にシールド線走査パターン信号Ｐ１のパターンの一部の抜き出しでもよく、検出器５３での期待値パターン発生との比較は、パターンの全ての比較ではなく、部分的な比較でもよい。
【００６７】
更には、信号発生器５２に乱数発生器を備え、発生した乱数に基づいてシールド線走査パターン信号Ｐ１を発生させるようにすると、シールド線走査パターン信号Ｐ１を解析して再現するのは更に困難になるので、耐タンパー性を格段に向上させることができる。
【００６８】
《第４の実施形態》
図１５に、第４の実施形態による保護回路の構成を示す。図１５の保護回路は、、保護する必要性がある必要かつ十分な半導体装置領域（保護領域）上を最上層の金属で覆うように始点ＳＰ１から終点ＧＰ１に至る経路を１つのみ有する第１のシールド線７２と、同様に始点ＳＰ２から終点ＧＰ２に至る経路を１つのみ有する第２のシールド線７３と、任意のシールド線走査信号Ｄ１又はＤ２を発生し、始点ＳＰ１からシールド線走査信号Ｄ１を与える時は、始点ＳＰ２に固定電位を与え、始点ＳＰ２からシールド線走査信号Ｄ２を与える時は、始点ＳＰ１に固定電位を与える信号発生器７１と、検知対象を第１のシールド線７２と第２のシールド線７３とに相互に切り替える手段を備え、シールド線走査信号Ｄ１又はＤ２が伝播したことを、検出信号（図１５ではＳ１〜Ｓ７の７つ）に出力する複数の検出器７４と、検出信号Ｓ１〜Ｓ７の出力結果と出力した順番とに基づいて不正の有無を判定し、第１のシールド線７２が正常と判定されると、信号発生器７１と検出器７４とに、検知対象を第２のシールド線７３に切り替える切り替え信号ＳＷを出力し、第１のシールド線７２と第２のシールド線７３との判定結果に基づいて、不正検知信号Ａ１を出力する判定器７５と、制御回路１とで構成されている。
【００６９】
図１６に、第１のシールド線７２と第２のシールド線７３との配線経路を示す。第１及び第２のシールド線７２，７３は、半導体装置の最上層の金属で保護領域を覆うように、かつ必ず隣接（第１のシールド線７２と第２のシールド線７３とが交互に隣接）するように配線しており、保護領域の端での折り返しで経路を交差させないと、交互に隣接できないので、第１のシールド線７２と第２のシールド線７３とに保護された配線層の配線７６とそれを接続するビア７７とで第１のシールド線７２と第２のシールド線７３との経路を交差させて、第１のシールド線７２と第２のシールド線７３とが交互に隣接する配線経路を形成している。
【００７０】
次に、上記保護回路の動作について説明する。制御回路１の制御信号に応答して信号発生器７１は、任意のシールド線走査信号Ｄ１を発生し、このシールド線走査信号Ｄ１を第１のシールド線７２の始点ＳＰ１より与えると同時に、第２のシールド線７３の始点ＳＰ２に固定電位を与え、複数の検出器７４に順番に伝播させる。
【００７１】
図１７は、検出器７４の構成図である。図１７の検出器７４は、第１のシールド線７２からのシールド線走査信号Ｄ１を入力させるか、第２のシールド線７３からのシールド線走査信号Ｄ２を入力させるかを選択する選択回路８２と、この選択回路８２により選択された信号ＳＡを受け取る検出器３又は５３とで構成される。判定器７５からの切り替え信号ＳＷにより選択回路８２は、検知対象の第１のシールド線７２又は第２のシールド線７３のどちらかを選択し、シールド線走査信号Ｄ１又はＤ２のどちらかを検出器３に入力する。検出器３は、シールド線走査信号Ｄ１又はＤ２の伝播を検出信号Ｓｎに出力し、判定器７５にシールド線走査信号Ｄ１又はＤ２の伝播を伝える。
【００７２】
図１８は、判定器７５の構成図である。図１８の判定器７５は、スタート（ＳＴＡＲＴ）信号に応答して動作を開始する判定器４又は３１と、判定器４又は３１の判定結果が正常状態となった場合は、切り替え信号ＳＷを出力し、両シールド線７２，７３の判定結果に基づいて不正検知信号Ａ１を出力する判定回路８５とで構成される。第１のシールド線７２について、検出信号Ｓ１〜Ｓ７の結果と判定器４又は３１に入力した順番（判定器３１の場合は最初に入力される検出信号Ｓ１から他の検出信号Ｓ２〜Ｓ７が入力される時間も判定に加える。）とに基づいて不正の有無を判定し、正常状態と判定されれば、判定回路８５は、切り替え信号ＳＷを出力し、信号発生器７１の動作を任意のシールド線走査信号Ｄ２を発生させて、第２のシールド線７３の始点ＳＰ２より与えると同時に第１のシールド線７２の始点ＳＰ１に固定電位を与える動作に切り替え、検出器７４の検知対象を第２のシールド線７３に切り替えて、第２のシールド線７３について、検出信号Ｓ１〜Ｓ７の出力結果と判定器４又は３１に入力した順番（判定器３１の場合は最初に入力される検出信号Ｓ１から他の検出信号Ｓ２〜Ｓ７が入力される時間も判定に加える。）とに基づいて不正の有無を判定し、正常状態と判定されれば、判定回路８５は、切り替え信号ＳＷを出力し、信号発生器７１と検出器７４とを切り替えて、第１のシールド線７２を検知対象とするとともに、不正検知信号Ａ１を正常状態の信号にする。それ以外は、不正検知信号Ａ１は、異常状態のままである。
【００７３】
上記保護回路は、第１のシールド線７２と第２のシールド線７３とが交互に隣接しているのでシールド線走査信号Ｄ１又はＤ２と固定電位の状態とが交互になることにより、隣接したシールド線と安易に短絡できないようになしている。したがって、不正なＦＩＢ加工の難易度を上げ、耐タンパー性をより向上させることになる。また、近年の半導体のプロセスの微細化に伴い、配線間隔は非常に狭くなり、シールド線の耐タンパー性が上がる。
【００７４】
しかし、１つのシールド線経路でシールド線を形成すると、折り返したシールド線の隣接経路間のカップリング容量が非常に大きくなる。そのためにシールド線走査信号の変化がカップリング容量を介して伝播するので、シールド線に与えたシールド線走査信号を検出器に順番に到達させることが困難となり、本発明を実現しづらくなる。しかし、上記保護回路のように２つの異なる経路の第１及び第２のシールド線７２，７３を互いに隣接させて、一方のシールド線７３又は７２を固定電位にすることにより、他方のシールド線７２又は７３のシールド線走査信号Ｄ１又はＤ２の変化がカップリング容量を介して伝播しなくなるので、第１及び第２のシールド線７２又は７３に与えたシールド線走査信号Ｄ１又はＤ２を検出器７４に確実に順番に到達させることができる。以上のことにより、プロセスの微細化の課題を解決し、耐タンパー性を更に格段に向上させることができる。
【００７５】
また、上記保護回路をシールド線走査パターン信号にし、第３の実施形態で示したような参照信号線５１を設けて、検出器７４を構成する図６の検出器３を図１４の検出器５３に置き換えてもよい。更には、検出器７４の選択回路８２により選択されなかった方の固定電位を監視する手段を備えると、固定電位のシールド線に外部印加をしたり、これをフローティング状態にしたりするような不正な手段を更に検出でき、耐タンパー性を向上できるのでより好ましい。
【００７６】
《第５の実施形態》
図１９に、第５の実施形態による保護回路の構成を示す。図１９の保護回路は、、保護する必要性がある必要かつ十分な半導体装置領域（保護領域）上を最上層の金属で覆うように始点ＳＰ１から終点ＧＰ１に至る経路を１つのみ有する第１のシールド線５０と、同様の形状で、始点ＳＰ３から終点ＧＰ３に至る経路を１つのみ有し、弟１のシールド線５０とは異なる配線層で形成する第２のシールド線４２と、任意のシールド線走査信号Ｄ１を発生し、第１のシールド線５０の始点ＳＰと第２のシールド線４２の始点ＳＰ３とに与える信号発生器４１と、第１のシールド線５０からのシールド線走査信号Ｄ１と第２のシールド線４２からのシールド線走査信号Ｄ１との伝播した時間差が予め設定した時間範囲内になっているかどうかで、正常なシールド線経路で伝播したかを検出信号（図１９ではＳ１〜Ｓ４の４つ）に出力する複数の検出器４２と、判定器４又は３１と、制御回路１とで構成されている。
【００７７】
図２０に、図１９に示した保護回路が搭載される半導体装置の各層の斜視図を示す。図２０に示す半導体装置１１０では、素子形成層１１３にデバイス素子１０４が形成され、その上に複数層の配線層１０２が形成され、最上層とその１つ下の層とでシールド配線層１１１が形成されている。図１９に示した第１のシールド線５０はシールド配線層１１１のうち最上層に形成され、第２のシールド線４２はその下層に形成される。第１及び第２のシールド線５０，４２は、保護領域１０３（デバイス素子１０４と配線層１０２とを含む）上を覆うように配線される。図１９に示した信号発生器４１、検出器４２、判定器４又は３１、制御回路１を構成する回路素子はデバイス素子１０４によって形成され、これらを接続する配線は配線層１０２によって形成されている。
【００７８】
図２１に示すように、第２のシールド線４２を保護領域１０３中に挿入し、配線層１０２を第１のシールド線５０と第２のシールド線４２とで挟み込んだ構造にしてもよい。更に、素子形成層１１３にある拡散層配線６００やウェル層６０２を使用して第２のシールド線４２の経路を形成してもよい。また、素子形成層１１３の下の埋め込み層６０１に埋め込み層配線６０４で第２のシールド線４２を形成してもよい。図２１に示すようなシールド線の構成は、裏面からの不正なＦＩＢ加工に対して耐タンパー性を持つことができる。
【００７９】
次に、上記のように構成された保護回路の動作を説明する。制御回路１の制御信号に応答して、任意のシールド線走査信号Ｄ１を発生し、第１のシールド線５０の始点ＳＰ１と第２のシールド線４２の始点ＳＰ３とに同時にシールド線走査信号Ｄ１を与える。次に、第１のシールド線５０を通るシールド線走査信号Ｄ１と第２のシールド線４２を通るシールド線走査信号Ｄ１との間にレイアウトの状態の寄生成分の差異で僅かな差がついて、複数の検出器４２に順番に伝播する。
【００８０】
図２２に、検出器４２の構成図を示す。図２２の検出器４２は、前述の検出器３又は５３と、第１のシールド線５０からのシールド線走査信号Ｄ１が伝播したことを示す検出信号ａと、第２のシールド線４２からのシールド線走査信号Ｄ１が伝播したことを示す検出信号ｂとの立ち上がりの時間差を計測して、予め設定した時間内にあるかどうかを判定する時間差判定回路４４と、この時間差判定回路４４の結果と検出信号ａと検出信号ｂとに基づいて、正常な第１のシールド線５０及び第２のシールド線４２を通過してシールド線走査信号Ｄ１が伝播したことを検出信号Ｓｎに出力する検出信号出力回路４５とで構成される。
【００８１】
上記保護回路が搭載される半導体装置に不揮発メモリが搭載されているなら、不揮発メモリに予め設定した時間範囲を格納しておき、検知動作時に不揮発メモリから時間差判定回路４４に時間範囲を読み出して比較判定を行ってもよい。また、時間計測モードを設け、出荷検査時にそれぞれの検出信号の伝播時間差を測定し、その結果を時間差判定回路４４や、不揮発メモリに格納して比較判定に使用してもよい。更に時間差判定回路４４は、検出信号ａの立ち上がりから検出信号ｂの立ち上がりまでを論理Ｈレベルの信号幅で検出した信号で時間差を抽出する手段を時間差の計測とし、時間差を抽出した信号をフィルター回路に通し、完全に信号が濾過されるかどうかで、予め設定した時間内かどうかを判定する手段を備えてもよい。この場合、フィルター定数が設定時間となる。フィルター定数は、製造後であっても調整できるようにトリミング調整手段を備えておくと、より実用性が増して好ましい。
【００８２】
以上のようにして、図１９の保護回路によれば、出力された検出信号Ｓ１〜Ｓ４の結果と出力した順番（判定器３１の場合は最初に入力される検出信号Ｓ１から他の検出信号Ｓ２〜Ｓ４が入力される時間も判定に加える。）とに基づいて不正検知信号Ａ１を出力し、第１のシールド線５０又は第２のシールド線４２の経路の不正な改竄を検出する。
【００８３】
上記保護回路は、第１のシールド線５０と第２のシールド線４２との形状を同じにするように、ＦＩＢ加工技術等や適当な手段で、物理解析を阻害しないよう迂回経路でシールド線を再接続する、あるいは外部から導体路をバイパスとしてシールド線に接続することは非常に困難であり、耐タンパー性を格段に向上させることができる。
【００８４】
図２１のように、第１のシールド線５０と第２のシールド線４２とで配線層１０２を挟むようにすれば、裏面からの不正な解析手段においても耐タンパー性を向上させることができる。また、僅かな時間差を容易に実現する１つの実施形態として第１のシールド線５０と第２のシールド線４２との形状を同一にすることが最も容易ではあるが、別形状であっても本発明の上記保護回路を実現できる。また信号発生器４１から始点ＳＰ１と始点ＳＰ３とに同時にシールド線走査信号Ｄ１を与えているが、任意の時間差をつけて与えてもよいことは言うまでもない。更に、上記保護回路のシールド線走査信号をパターン信号にし、第３の実施形態で示したような参照信号線５１を設けて、検出器４２を構成する図６の検出器３を図１４の検出器５３に置き換えてもよい。
【００８５】
次に、上記各実施形態の保護回路を半導体装置に搭載する場合について説明する。上記各実施形態の保護回路から出る不正検知信号Ａ１に基づいて、半導体装置への不正な解析・情報の改竄を防止する動作、例えば、保護すべき重要データをメモリから消去、又は、半導体装置の動作を不能にし、再起動もできない制御を行うモードに移行するような制御手段を備える実施形態がより実用的である。
【００８６】
また、上記全ての実施形態の保護回路は、半導体装置の起動時に、検出器が正常に動作するかどうかをチェックする。直接検出器に対して、あるいは、信号発生器を制御し、シールド線を介して、仮想的に異常状態と正常状態とを作り出し、検出器を動作させて判定器からの不正検知信号Ａ１の状態を検査する。その結果、正常であれば、保護回路によるシールド線の不正改竄検出に移行し、異常を検出した場合は即座に半導体装置を動作させないようにする。保護すべき重要データをメモリから消去、又は、半導体装置の動作を不能にし、再起動もできない制御を行う。このようにすることにより、保護回路の不正検知信号Ａ１のノードが特定されて、シールド線を剥離し、そのノードに固定電位を与える不正行為にも保護効力を発揮する耐タンパー性のより高い保護回路を実現できる。次に保護回路のシールド線の不正改竄検出に移行し、改竄を検出しなければ、シールド線には半導体装置の動作に影響が最も少ない固定電位を供給する手段を備えておくと半導体装置の動作が安定したものとなり、動作中のシールド線の加工をも困難にし、より実用的である。特に、第４の実施形態においては、異なるシールド経路で交互に隣接しているため、経路ごとに固定電位が異なれば、動作中にシールド線に短絡しないように加工するのは更に困難となる。更に全ての実施形態の保護回路において、固定電位を監視する手段を検出器に備え、判定器において、検出信号だけで判定させる手段を備えると不正な攻撃で半導体装置を誤動作させ、一時的にうまくやり過ごしても、常時シールド線の固定電位を監視できるので耐タンパー性を向上させることができる。また、半導体装置の待機状態から動作状態に移行するごとに固定電位をランダムに使い分けるとより好ましい。
【００８７】
なお、半導体装置に搭載する保護回路は複数搭載しても、別の実施形態の保護回路と組み合わせてもよい。更に、保護回路を構成している信号発生器、シールド線、検出器、あるいはいずれか少なくとも１つ、又は各構成要素の一部を半導体装置の外部に配置構成して電子機器に組み込み、電子機器全体で保護回路を構成するようにすると、保護すべき重要データが搭載された半導体装置を単体で電子機器より取り外して起動すると、半導体装置内にある少なくとも判定器が不正検知信号Ａ１を出力し、即座に不正な解析・情報の改竄を防止する動作、例えば、保護すべき重要データをメモリから消去、又は、半導体装置の動作を不能にし、再起動もできない制御を行うモードに移行するようにして耐タンパー性を向上させてもよい。
【産業上の利用可能性】
【００８８】
本発明によれば、半導体装置を覆うシールド線の改竄を検出する機能を持つ、耐タンパー性のより高い保護回路を容易に実現でき、当該保護回路を搭載することにより、半導体装置内部に保持された機密情報を不正な解析手段より保護し、より秘匿性のある半導体装置及び電子機器を容易に提供できる。
【符号の説明】
【００８９】
１，５００ 制御回路
２，４１，５２，７１，５０１ 信号発生器
３，４２，５３，７４，５０２ 検出器
４，３１，７５ 判定器
５，７２，７３，１５０，５０３ シールド線
６ 機能モジュール
１４ ＮＭＯＳトランジスタ
１５ 入力バッファ回路
１６ 出力バッファ回路
１８ シフトレジスタ
２０ 時間調整器
３２ 時間計測器
３３，８５ 判定回路
４２ 第２のシールド線
４４ 時間差判定回路
４５ 検出信号出力回路
５０ 第１のシールド線
５１ 参照信号線
５４ 期待値パターン発生回路
５５ 信号パターン比較回路
１００，１１０，７００ 半導体装置
１０１，１１１ シールド配線層
１０２ 配線層
１０３ 保護領域
１０４ デバイス素子
１０６ 半導体基板
１１３ 素子形成層
６００ 拡散層配線
６０１ 埋め込み層
６０２ ウェル層
６０４ 埋め込み層配線
Ａ１ 不正検知信号
Ｄ１，Ｄ２ シールド線走査信号
ＧＰ，ＧＰ１，ＧＰ２，ＧＰ３ 終点
Ｐ１ シールド線走査パターン信号
Ｓ０ アラーム信号
Ｓ１〜Ｓ７，Ｓｎ 検出信号
ＳＰ，ＳＰ１，ＳＰ２，ＳＰ３ 始点
ＳＷ 切り替え信号
Ｔ１ 参照信号
【技術分野】
【０００１】
本発明は、半導体装置内部の機密情報を不正な手段による解析行為から保護することを目的とした保護回路及びこれを備えた半導体装置及び電子機器に関するものである。
【背景技術】
【０００２】
近年、半導体装置の回路情報や内部情報には著しい度合いの機密性・秘匿性が求められるようになっている。とりわけＩＣカードの分野における半導体装置はその安全性を特徴としているため、重要な情報については不正な解析を受けないように保護し、内部情報の改竄・コピーを防止する必要がある。そのような厳重な保護機能を達成する方法が講じられる例が増えてきた。以下に従来の技術を説明する。
【０００３】
図２３は、従来の保護回路の構成例を示す。図２３において、５００は制御回路、５０１は信号発生器、５０２は検出器、５０３はシールド線、５０４は参照信号線、Ｓ０はアラーム信号である。この保護回路では、保護すべき集積回路の上にシールド線５０３が配線されている。信号発生器５０１から任意の信号がシールド線５０３及び参照信号線５０４にそれぞれ与えられる。信号発生器５０１から供給された信号は、それぞれシールド線５０３、参照信号線５０４を通過した後に検出器５０２に与えられる。検出器５０２は、シールド線５０３から供給される信号と参照信号線５０４から供給される信号とを比較し、差異が認められればアラーム信号Ｓ０を出力する。保護される集積回路はこのアラーム信号Ｓ０に応答して安全モードに移行し、不当な解析や改竄を事実上不可能にする（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特表２００２−５２９９２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上述の従来の技術では、シールド線５０３を部分的に切断又は剥離した後、ＦＩＢ加工技術等の適当な手段で、物理解析を阻害しない迂回経路でシールド線を再接続する不正手段や、外部から導体路をバイパスとしてシールド線に接続し不正検出機能を無効にする不正手段に対しては脆弱である。
【０００６】
本発明の目的は、耐タンパー性の高い保護回路及びこれを備えた半導体装置及び電子機器を提供することにある。
【課題を解決するための手段】
【０００７】
上記課題を解決するには、シールド線の物理特性を監視し、物理特性が変化したことをシールド線経路の改竄として検出できる保護回路を実現すればよい。しかしながら、シールド線の物理特性は保護される下層の形状と電気的特性や層間膜の状態によって決定されるので、設計時にシールド線の物理特性の正確なモデルを作成することは困難であり、更に製造上の誤差や動作保証環境内の特性変動等が加わるので、保護回路を容易に実現することができない。本発明の保護回路は、いずれもシールド線の物理特性の正確なモデルは必要としないので、容易に実現しうるものであり、更により一層の耐タンパー性の向上を図るものである。
【０００８】
本発明による第１の保護回路は、半導体装置上の保護すべき領域を覆うように配線されかつ始点から終点に至る経路を１つのみ有するシールド線と、このシールド線にシールド線の状態を走査する電気信号（以下、シールド線走査信号と呼ぶ）を与える信号発生器と、この信号発生器からシールド線に与えられたシールド線走査信号の変化を捉えて、シールド線走査信号が伝播したことを検出信号として出力する手段を有する複数の検出器と、全ての検出器による検出信号の出力結果と、検出信号が出力された順番とに基づいて、シールド線の状態を判定して不正検知信号を出力する手段を有する判定器とを備えたことを特徴とする。
【０００９】
上記保護回路は、信号発生器から与えられたシールド線走査信号がシールド線の始点に近い分岐接続を持つ検出器から順番にシールド線走査信号が伝播するように接続されている。信号発生器より与えられたシールド線走査信号が検出器に伝播すると、検出信号が判定器に送られ、出力された順番に検出信号が判定器に入力される。全ての検出信号が判定器に入力されたかどうかと、判定器に入力された検出信号の順番とに基づいて不正検知信号を出力することにより、不正な手段で行われたシールド線経路の改竄を検出する。全ての検出器から検出信号が出力されたかどうかでシールド線の部分的切断、又は剥離状態を検出し、検出信号が出力される順番が異なるかどうかで、ＦＩＢ加工技術等や適当な手段で、物理解析を阻害しない迂回経路でシールド線を再接続する、あるいは外部から導体路をバイパスとしてシールド線に接続されたことを検出し課題を解決する。
【００１０】
更に、上記保護回路の判定器は、最初の検出器からの検出信号が入力してから他の検出器からの検出信号が入力する時間を計測する手段と、この時間計測結果を判定基準に加えて不正検知信号を出力する手段とを有することが好ましい。
【００１１】
上記保護回路は、予め設定した時間以内にそれぞれの検出器からの検出信号の出力順番に従って、検出信号が判定器に入力されたかどうかで、不正検知信号を出力することにより、不正な手段で行われたシールド線経路の改竄を検出する。シールド線走査信号が検出器を伝播する順番と、判定器に検出信号が入力される時間との両方が変動しないように、ＦＩＢ加工技術等や適当な手段で、物理解析を阻害しない迂回経路でシールド線を再接続する、あるいは外部から導体路をバイパスとしてシールド線に接続することは非常に困難であるので、耐タンパー性を格段に向上させることができる。
【００１２】
本発明の第２の保護回路は、上記第１の保護回路の構成に加えて、検出器からの検出信号が判定器に入力する時間を調整する手段を有する時間調整器を更に備えたことを特徴とする。
【００１３】
上記保護回路は、検出信号が出力されてから判定器に入力するまでの時間を任意に作り込むことができるので、検出器や判定器の配置や検出信号のレイアウト配線の自由度が大幅に向上し、設計をより容易にすることができる。時間調整器で作り込んだ時間まで考慮して、ＦＩＢ加工技術等や適当な手段で、物理解析を阻害しない迂回経路でシールド線を再接続する、あるいは外部から導体路をバイパスとしてシールド線に接続することは非常に困難であり、耐タンパー性を格段に向上させることができる。
【００１４】
更に上記時間調整器を、シールド線の経路途上に、シールド線走査信号が検出器に伝播する時間を調整できるように配置した構成がより好ましい。
【００１５】
上記保護回路は、シールド線走査信号が検出器に伝播する時間を任意に作り込むことができるので、同様にレイアウトの自由度が大幅に向上し、設計をより容易にすることができ、予め作り込んだ伝播時間に合わせて、ＦＩＢ加工技術等や適当な手段で、物理解析を阻害しない迂回経路でシールド線を再接続する、あるいは外部から導体路をバイパスとしてシールド線に接続することは非常に困難であり、耐タンパー性を格段に向上させることができるだけでなく、シールド線経路の途中にリピータ及びバッファアンプを含む時間調整器を挿入することで、長いシールド線を駆動する信号発生器の消費電流を抑え、またシールド線経路の始点から終点までのシールド線走査信号の伝播時間を最適に調整し、保護回路自体の検知動作を最適な消費電力で短時間に完了させることができる。
【００１６】
本発明の第３の保護回路は、上記第１又は第２の保護回路の構成において、シールド線に保護され、かつ複数の検出器と接続された参照信号線を更に備え、信号発生器は、シールド線にシールド線の状態を走査する論理パターン信号（以下、シールド線走査パターン信号と呼ぶ）を与える手段と、シールド線走査パターン信号から符号化した参照信号を発生し、参照信号線に与える手段とを有し、検出器は、参照信号線に与えた参照信号を復号化して期待値パターン信号を発生する手段と、発生した期待値パターン信号とシールド線走査パターン信号との比較により、シールド線走査パターン信号が伝播したことを検出信号に出力する手段とを有することを特徴とする。
【００１７】
上記保護回路は、シールド線走査パターン信号が検出器に伝播する順番を変動させずに、ＦＩＢ加工技術等や適当な手段で、物理解析を阻害しない迂回経路でシールド線を再接続する、あるいは外部から導体路をバイパスとしてシールド線に接続するのを困難にすることに加えて、単純なシールド線走査信号ではなく、複雑なシールド線走査パターン信号であるために、シールド線を、物理解析を阻害しない程度に剥離し、適当なところからシールド線に強制印加する攻撃についても困難にする。更に参照信号は、シールド線走査パターン信号とは異なるので、シールド線と参照信号線との両方に都合のよい信号を印加することで、パターン比較検知を無効にする攻撃に対しても耐タンパー性を持つことができるので、耐タンパー性を格段に向上させることができる。
【００１８】
また更に、上記保護回路の信号発生器に乱数発生器を備えることがより好ましい。ランダムにシールド線走査パターン信号を変更するとシールド線走査パターン信号を解析することが困難となり、耐タンパー性を更に向上させることができる。
【００１９】
本発明の第４の保護回路は、上記第１から第３の保護回路のうちいずれか１つの保護回路の構成において、シールド線は異なる経路を持つ２つのシールド線が互いに交互に隣接するように配線されている特徴を備え、信号発生器は、シールド線の一方にシールド線走査信号を与え、他方に固定電位を与える手段と、シールド線走査信号と固定電位とを相互に切り替える手段とを有し、検出器は、検知対象のシールド線を相互に切り替える手段を更に有し、判定器は、各々のシールド線の判定結果に基づいて信号発生器と検出器とに切り替え信号を与える手段と、全てのシールド線の判定結果に基づいて不正検知信号を出力する手段とを有することを特徴とする。
【００２０】
近年の半導体装置は、プロセスの微細化に伴い、配線層の最小幅と間隔とが非常に狭くなっており、シールド線の幅と間隔とは非常に狭い状態で製造でき、耐タンパー性が向上する一方で、シールド線間のカップリング容量が非常に大きくなるために、シールド線走査信号の変化がカップリング容量を介して伝播する。ゆえにシールド線に与えたシールド線走査信号をシールド線の始点から近い分岐に接続された検出器から順番に伝播させることが非常に困難となる。
【００２１】
ところが、上記保護回路は、２つの異なる経路のシールド線を互いに交互に隣接させて、一方のシールド線を固定電位にすることにより、他方のシールド線に伝播するシールド線走査信号の変化がカップリング容量を介して伝播しなくなるので、シールド線に与えたシールド線走査信号をシールド線の始点から近い分岐に接続された検出器から順番に伝播させることができる。更に、隣接シールド線と短絡しないように、かつシールド線走査信号が順番に検出器に伝播するように、ＦＩＢ加工技術等や適当な手段で、物理解析を阻害しない迂回経路でシールド線を再接続する、あるいは外部から導体路をバイパスとしてシールド線に接続することは非常に困難となり、耐タンパー性を更に格段に向上させることができる。
【００２２】
本発明の第５の保護回路は、上記第１から第４の保護回路のうちいずれか１つの保護回路の構成において、シールド線は、互いに異なる配線層で形成された第１のシールド線と第２のシールド線とを有し、信号発生器は、第１のシールド線と第２のシールド線とにシールド線走査信号を与える手段を有し、検出器は、第１のシールド線と第２のシールド線との検知結果が出力される時間差を計測又は検出する手段と、その時間差と検知結果とに基づいて検出信号を出力する手段とを有することを特徴とする。
【００２３】
上記保護回路では、第１のシールド線と第２のシールド線とのレイアウト形状や保護される下層の形状と電気的特性と層間膜の状態とにより、与えたシールド線走査信号が検知器に伝播するまでにある固有の時間差ができる。その時間差を検出器での検出信号が出力される時間差として計測又は検出し、予め設定された第１のシールド線と第２のシールド線とに異常がない状態の伝播の時間差と比較して検出信号を出力し、更に検出信号が判定器に入力する順番に基づいて不正検知信号を出力することで、不正な手段で行われたシールド線経路の改竄を検出する。
【００２４】
第１のシールド線と第２のシールド線とに与えたシールド線走査信号の伝播する時間差を変動させることなく、かつ検出信号の出力順番を変動しないように、ＦＩＢ加工技術等や適当な手段で、物理解析を阻害しない迂回経路でシールド線を再接続する、あるいは外部から導体路をバイパスとしてシールド線に接続することは非常に困難となり、耐タンパー性を更に格段に向上させることができる。
【００２５】
更に、シールド線により保護されるべき秘匿信号配線層を第１のシールド線の配線層と第２のシールド線の配線層とで挟むように形成された構造を有するのがより好ましい。
【００２６】
上記保護回路は、表面からはもとより裏面からのＦＩＢ加工技術等や適当な手段で、物理解析や迂回経路でシールド線を再接続することを困難にできるので、耐タンパー性を格段に向上させることができる。
【００２７】
本発明による半導体装置は、上記保護回路を搭載してシールド線の改竄を監視し、異常を捕捉した場合、不正検知信号を出力して、半導体装置への不正な解析・情報の改竄を防止する動作を行う。これにより耐タンパー性を向上させることができる。
【００２８】
上記全ての保護回路は、電源投入時に、検出器と判定器とに制御回路からの制御信号に応答して、検出信号と不正検知信号とを正常に出力できるかをテストする手段と、シールド線走査信号、又はシールド線走査パターン信号を与えてない時にシールド線を固定電位にする手段とを備えることがより好ましい。これにより、リバースエンジニアリングにおいて、不正検知信号線を特定し、シールド線を全面剥離して、特定した不正検知信号線に外部から正常な信号を強制印加して保護回路を無効化する手段を防ぐことができ、上記保護回路を搭載した半導体装置の動作中もシールド線に強制外部印加や、不正な加工や改竄を容易に監視することができ、半導体装置の他の動作に与える影響を少なくできる。以上のことから、耐タンパー性を格段に向上させた半導体装置を容易に提供することができる。
【００２９】
更に、保護回路を構成する信号発生器とシールド線と検出器とのいずれか少なくとも１つ又は一部の機能を半導体装置の外部に配置して、電子機器に組み込み、電子機器全体で保護回路を構成し、秘匿データのある半導体装置を単体で取り出して、起動させると、即座に半導体装置への不正な解析・情報の改竄を防止する動作を行うようにすると、より好ましい。
【発明の効果】
【００３０】
本発明によれば、半導体装置を覆うシールド線の改竄を検出する機能を持つ、より高い耐タンパー性の保護回路を容易に実現でき、当該保護回路を搭載することにより、半導体装置内部に保持された機密情報を不正な解析手段より保護し、より秘匿性のある半導体装置及び電子機器を容易に提供できる。
【図面の簡単な説明】
【００３１】
【図１】本発明の第１の実施形態による保護回路の構成図である。
【図２】図１に示した保護回路が搭載される半導体装置のシールド線経路を模式的に示す図である。
【図３】図１に示した保護回路が搭載される半導体装置の断面構造を模式的に示す図である。
【図４】図１に示した保護回路が搭載される半導体装置の概略構成図である。
【図５】図１に示したシールド線から検出器への分岐配線例を示す図である。
【図６】第１の実施形態に係る検出器の一実施形態を模式的に示す図である。
【図７】図６に示した検出器の動作を説明するためのタイミング波形を示す図である。
【図８】第１の実施形態に係る判定器の一実施形態の構成図である。
【図９】第１の実施形態の変形例に係る判定器の構成図である。
【図１０】本発明の第２の実施形態による保護回路の構成図である。
【図１１】第２の実施形態の変形例による保護回路の構成図である。
【図１２】図１１に示した保護回路が搭載される半導体装置のシールド線経路を模式的に示す図である。
【図１３】本発明の第３の実施形態による保護回路の構成図である。
【図１４】第３の実施形態に係る検出器の構成図である。
【図１５】本発明の第４の実施形態による保護回路の構成図である。
【図１６】第４の実施形態に係るシールド線の一部分を拡大して模式的に示す図である。
【図１７】第４の実施形態に係る検出器の構成図である。
【図１８】第４の実施形態に係る判定器の構成図である。
【図１９】本発明の第５の実施形態による保護回路の構成図である。
【図２０】図１９に示した保護回路が搭載される半導体装置の構成の一部分を拡大して模式的に示す斜視図である。
【図２１】図１９に示した保護回路が搭載される他の半導体装置の構成の一部分を拡大して模式的に示す斜視図である。
【図２２】第５の実施形態に係る検出器の構成図である。
【図２３】従来の保護回路の構成図である。
【発明を実施するための形態】
【００３２】
以下、本発明を実施するための形態について、図面を参照しながら説明する。なお、同様の構成要素については各図面において同じ参照符号を付し、その説明は繰り返さない。
【００３３】
《第１の実施形態》
図１に、第１の実施形態による保護回路の構成を示す。この保護回路は、半導体装置に搭載され、半導体装置内部の機密情報を不正な手段による解析行為から保護することを目的とする回路である。この保護回路は、保護する必要性がある必要かつ十分な半導体装置領域（保護領域）上を最上層の金属で覆うように始点ＳＰから終点ＧＰに至る経路を１つのみ有するシールド線５と、シールド線５の状態を走査する電気信号であるシールド線走査信号Ｄ１をシールド線５の始点ＳＰから与える信号発生器２と、シールド線走査信号Ｄ１の変化を捉えて、シールド線走査信号Ｄ１が伝播したことを、検出信号（図１ではＳ１〜Ｓ７の７つ）に出力する複数の検出器３と、検出信号Ｓ１〜Ｓ７の出力結果と検出信号Ｓ１〜Ｓ７の出力された順番とに基づいて不正検知信号Ａ１を出力する判定器４と、信号発生器２と検出器３と判定器４とを制御する制御回路１とで構成される。
【００３４】
図２に、図１に示した保護回路が搭載される半導体装置のシールド線５の配線経路の例を示す。図２において、シールド線５は、半導体装置１００における製造上の最上層の金属で、保護する必要性がある必要かつ十分な半導体装置１００の保護領域上を覆うように配線されている。シールド線５は、一筆書きのトポロジーで配線されており、始点ＳＰから終点ＧＰに至る経路を１つのみ有する。シールド線５は、できるだけパッドを除く半導体装置全域を覆い隠すように配線することが好ましい。これにより、シールド線５を剥離せずに半導体装置１００に対し不正な解析行為をすることが困難になる。更にできるだけ製造上許容される最小な配線幅と間隔とで配線することがより好ましい。これによりＦＩＢ加工技術でもシールド線５を切断せずに、シールド線５の間やシールド線５上に孔をあけ、下層との接続をもつパッドを形成することを困難にし、同時に、シールド線５の幅がマイクロプローブ端子より十分に狭いため、プローブ端子を立てることを困難にする。更には外部からのシールド線５への接続をも難しくすることができる。また、シールド線５の経路を９０度配線や、４５度配線や、９０度配線で進行方向を４５度方向にしたものや、それらの組み合わせの配線を駆使して、実現する複雑な形状と経路にしてもよい。
【００３５】
図３に、図１に示した保護回路が搭載される半導体装置の断面構成の概略を示す。図３に示す半導体装置１００では、半導体基板１０６の上にデバイス素子１０４が形成され、その上に複数層の配線層１０２が形成され、最上層にシールド配線層１０１が形成されている。図１に示したシールド線５はシールド配線層１０１に形成され、保護領域１０３（デバイス素子１０４と配線層１０２とを含む）上を覆うように配線される。図１に示した信号発生器２、検出器３、判定器４、制御回路１を構成する回路素子はデバイス素子１０４によって形成され、これらを接続する配線７〜１３（図１参照）は配線層１０２によって形成されている。すなわち、信号発生器２、検出器３、判定器４、制御回路１及びこれらを接続する配線７〜１３はシールド線５で保護されている。また、シールド配線層１０１と拡散層配線６００やウェル層６０２や埋め込み層配線６０４とを組み合わせて、保護領域１０３から見て裏面からのシールド線を形成してもよい。例えば、半導体基板１０６の埋め込み層６０１にて埋め込み層配線６０４でシールド線５を形成してもよい。
【００３６】
図４に示すように、保護回路の判定器４からの不正検知信号Ａ１は、半導体装置１００の機能モジュール６に供給される。機能モジュール６を構成する回路素子はデバイス素子１０４によって形成され、これらを接続する配線は配線層１０２によって形成されており、機能モジュール６もシールド線５で保護されている。
【００３７】
図５に示すように、始点ＳＰから終点ＧＰまでの経路を１つのみ有するシールド線５を途中で分岐させて、終点ＧＰ１〜ＧＰｎのそれぞれに対して検出器３が接続されているものとする。シールド線走査信号Ｄ１が伝播する経路は複数Ｘ０〜Ｘｎになるが、経路Ｘ１についてみると始点ＳＰから終点ＧＰ１に至る経路は１つのみであり、経路Ｘｎについてみると始点ＳＰから終点ＧＰｎに至る経路は１つのみである。このような複数の経路Ｘ１からＸｎを構成するように分散配置した検出器３に、シールド線走査信号Ｄ１が始点ＳＰからの経路Ｘ１〜Ｘｎの長さに応じて順番に伝播するように接続されている。なお、配線１３は、シールド線５で保護されている配線層１０２を使用しているが、拡散層配線６００やウェル層６０２や埋め込み層配線６０４まで使用して裏面からの耐タンパー性を持たせてもよい。
【００３８】
次に、以上のように構成された上記保護回路の動作について説明する。制御回路１からの制御信号に応答して、信号発生器２からシールド線５の始点ＳＰへ、シールド線走査信号Ｄ１が与えられる。シールド線走査信号Ｄ１がシールド線５と配線１３とを通り検出器３に伝播する。検出器３はシールド線走査信号Ｄ１の変化が伝播すると検出信号Ｓ１〜Ｓ７を出力する。
【００３９】
図６に検出器３の一実施形態を、図７にその動作タイミングを示す。ただし、これ以外にも様々な実施形態があることは言うまでもない。
【００４０】
図６において、検出器３はＮＭＯＳトランジスタ１４と、入力バッファ回路１５と、出力バッファ回路１６とで構成される。１７は、これらの要素１４，１５，１６が共通に接続された配線である。
【００４１】
図７によれば、最初にシールド線５を論理Ｌ状態にし、制御回路１からの制御信号ＣＢ１を論理ＬでＮＭＯＳトランジスタ１４をオン状態に制御して、検出信号ＳｎをＬのリセット状態にする。つづいて、制御回路１からの制御信号ＣＢ１を論理Ｈ状態にしＮＭＯＳトランジスタ１４をオフ状態に制御して検知動作許可状態にする。このとき、検出信号ＳｎはＬ状態である。次に、制御回路１からの制御信号（配線７の信号）に応答し、信号発生器２は、シールド線５の始点ＳＰにシールド線走査信号Ｄ１を与える。シールド線走査信号Ｄ１はＬからＨの信号遷移である。シールド線走査信号Ｄ１は、シールド線５と配線１３とを伝播し、入力バッファ回路１５及び出力バッファ回路１６を経て、検出信号ＳｎをＬからＨにして、その先に接続される判定器４にシールド線走査信号Ｄ１の信号遷移が伝播したことを伝える。ところが、シールド線５に切断箇所があると、シールド線走査信号Ｄ１の信号遷移が入力バッファ回路１５まで伝播しないので、検出信号Ｓｎは論理Ｌを保持する。
【００４２】
入力バッファ回路１５は、アンテナ効果の保護回路と、入力ヒステリシスを有するバッファ回路のような貫通電流対策の手段とを備えた回路であることが好ましい。シールド線５は非常に長い配線であり、半導体装置１００の保護領域１０３の面積によっては数十ｃｍ以上になることもあり、シールド線５に接続される素子は、アンテナ効果により製造中に破壊することがある。また、配線負荷が大きいために、シールド線走査信号Ｄ１の遷移がゆっくりで時間がかかるために、通常の入力バッファ回路では、貫通電流が非常に多く流れてしまい現実的な低消費電流にならない。したがって、入力バッファ回路１５はアンテナ効果対策及び貫通電流対策の手段を備えることでより実用性が増す。
【００４３】
このように検出器３から出力された検出信号Ｓｎ（ｎは自然数）は、始点ＳＰから検出器３に伝播する経路の長さに応じた順番に検出信号が出力されて、検出信号が出力された順番に判定器４に入力される。判定器４は、全ての検出器３からの検出信号の出力結果と、検出信号Ｓｎの出力した順番とに基づいて不正の有無を判定し、不正検知信号Ａ１を出力する。
【００４４】
図８に、判定器４の最も簡単な一実施形態を示す。ただし、これ以外にも様々な実施形態があることは言うまでもない。図８において、判定器４はリセット付きシフトレジスタ１８で構成される。最初に、リセット（ＲＥＳＥＴ）信号にてシフトレジスタ１８を初期化してリセット状態にする。このとき、不正検知信号Ａ１は異常状態である。次にリセット状態を解除して、シールド線走査信号Ｄ１をシールド線５の始点ＳＰより与え、検出器３からの検出信号Ｓ１から入力順番に正常状態の信号をシフトさせて最後の検出信号Ｓｎの入力で、不正検知信号Ａ１に正常状態の信号が出力される。全ての検出器３が、シールド線走査信号Ｄ１の伝播を検知したことを知らせる検出信号Ｓ１〜Ｓｎが全て入力しないと、不正検知信号Ａ１は異常状態のままである。また、入力する順番が変わると、シフト動作の順番が変わり、正常状態の信号は出力されず異常状態のままである。すなわち、シールド線走査信号Ｄ１が伝播したことを知らせる検出信号が全て入力し、かつ入力する順番が検出信号の出力順番と変わらない条件を満たした時のみ不正検知信号Ａ１は正常状態の信号が出力される。
【００４５】
以上のことより、検出信号が全て出力されるかどうかで、シールド線５の部分的切断、又は剥離状態を検出し、検出信号が判定器４に入力した順番が異なると、シールド線走査信号Ｄ１が順番どおりに検出器３に伝播しなかったことになり、シールド線５の経路が改竄されシールド線５の経路がショートカットされたことが検出できる。
【００４６】
更に、偶発的にＦＩＢ加工技術等や適当な手段で、物理解析を阻害しない長い迂回経路でシールド線５の経路を改竄して検出信号の出力順番を変えないように再接続されてしまう場合があるが、通常このような保護回路での検知動作は、半導体装置の初期化動作で行われ、できるだけ短い許容時間内で検知動作を完了するように制御されるので、検知動作の許容時間内に検出信号が全て出力されて、判定器４に入力しないので特別な手段を有しなくとも検出できてしまう。もちろん、上記判定器４にタイマーを備えて、タイマーの時間で不正検知信号Ａ１の出力を制御してもよい。
【００４７】
以上のことより、ＦＩＢ加工技術等や適当な手段で、物理解析を阻害しないよう迂回経路でシールド線５を再接続する、あるいは外部から導体路をバイパスとしてシールド線５に接続されたことを検出し、課題を解決することができる。
【００４８】
〈第１の実施形態の変形例〉
第１の実施形態の変形例について説明する。この保護回路は、上記第１の実施形態の保護回路の構成において判定器４を、図９に示す判定器３１に置き換えたものである。図９において、判定器３１は、図８の判定器４と、最初に判定器３１に入力される検出信号Ｓ１が到達してから、検出信号Ｓ２、Ｓ３、・・・・、Ｓｎがそれぞれ入力される時間を計測する時間計測器３２と、判定器４の判定結果と時間計測器３２の計測結果とに基づいて不正の有無を判定して不正検知信号Ａ１を出力する判定回路３３とで構成される。判定器４は、入力した検出信号Ｓ１〜Ｓｎを順次シフトした信号Ｑ１〜Ｑｎを時間計測器３２へ与える。
【００４９】
次に、以上のように構成された判定器３１の動作について説明する。最初にリセット信号により判定器４と時間計測器３２とをリセットする。このとき、不正検知信号Ａ１は異常状態である。次にリセットを解除した後、最初に判定器４に入力される検出信号Ｓ１によってシフトした信号Ｑ１を時間計測器３２のトリガー信号にして時間計測器３２をスタートさせる。次に、入力した検出信号Ｓ２によって判定器４においてシフトした信号Ｑ２に応答して時間計測器３２の結果を判定回路３３に送り、以下順次入力する検出信号Ｓ３〜Ｓｎまで同様の動作を繰り返す。判定回路３３には、予め検出信号Ｓ１が到達してから各検出信号Ｓ２〜Ｓｎが到達する時間範囲が設定されており、時間計測器３２の結果と比較判定を逐次行う。比較判定が全てＯＫとなり、判定器４から正常状態の信号が判定回路３３に入力された時のみ、不正検知信号Ａ１は正常状態の信号が出力される。
【００５０】
図９の判定器３１を用いた保護回路は、検出信号Ｓ１が判定器３１に入力してからそれぞれ検出信号Ｓ２からＳｎまでの入力時間範囲を規定しているので、それぞれの規定時間範囲に間に合うようにＦＩＢ加工技術等や適当な手段で、物理解析を阻害しないよう迂回経路でシールド線を再接続する、あるいは外部から導体路をバイパスとしてシールド線に接続することは非常に困難であり、耐タンパー性を格段に向上させることができる。
【００５１】
また、ある任意の検出器３からの検出信号だけの入力時間の比較であってもよい。更に上記保護回路が搭載される半導体装置に不揮発メモリが搭載されているなら、不揮発メモリに予め設定した時間範囲を格納しておき、検知動作時に不揮発メモリから判定回路３３に読み出して比較判定を行ってもよい。また、時間計測モードを設け、出荷検査時にそれぞれの検出信号の入力時間を測定し、その結果を判定回路３３や不揮発メモリに格納し比較判定に使用してもよい。
【００５２】
《第２の実施形態》
図１０に、第２の実施形態による保護回路の構成を示す。図１０に示すように、この保護回路は、上記第１の実施形態の保護回路の構成において、検出器３からの検出信号の伝播時間を調整する時間調整器２０を更に備えた構成であり、時間調整器２０と、検出信号Ｓ１〜Ｓ７と、時間調整された検出信号Ｓ１ａ〜Ｓ７ａとはシールド線５によって保護されている。
【００５３】
次に、上記保護回路の動作について説明する。検出器３からの検出信号（図１０ではＳ１〜Ｓ７の７つ）が時間調整器２０に入力され、時間調整器２０によって検出信号Ｓ１〜Ｓ７が出力した順番に判定器４又は３１に入力されるように時間調整された検出信号Ｓ１ａ〜Ｓ７ａが判定器４又は３１に入力される。判定器４又は３１において、全ての検出信号Ｓ１〜Ｓ７の出力結果と出力の順番とに基づいて（判定器３１の場合は最初に入力される検出信号Ｓ１ａから他の検出信号Ｓ２ａ〜Ｓ７ａが入力される時間も判定に加える。）、不正検知信号Ａ１を出力し、不正な手段で行われたシールド線経路の改竄を検出する。
【００５４】
上記保護回路では、シールド線走査信号Ｄ１が始点ＳＰに近い分岐点に接続されている検出器３から順番に伝播する。検出器３からの検出信号Ｓ１〜Ｓ７が伝播した順番に出力されるが、判定器４又は３１に入力する検出信号の順番も同じにするためには、検出器３の分散配置と判定器４又は３１の配置とがある程度限定され、レイアウトの制約を受けてしまう。しかし、本実施形態によれば、時間調整器２０により、検出信号Ｓ１ａ〜Ｓ７ａの入力順番をシールド線走査信号Ｄ１が始点ＳＰに近い分岐点に接続される検出器３に伝播する順番に合わせることができるので、複数の検出器３の配置と判定器４又は３１の配置や配線のレイアウト自由度を大幅に広げることができ、上記保護回路を確実に動作するよう調整することができる。また、時間調整器２０において、検出信号Ｓ１ａ〜Ｓ７ａの判定器４又は３１への入力時間を作り込むことは、シールド線走査信号Ｄ１がそれぞれの検出器３に伝播する時間に制約を与えることに等しく、その時間制約に合わせるように、ＦＩＢ加工技術等や適当な手段で、物理解析を阻害しない迂回経路でシールド線を再接続する、あるいは外部から導体路をバイパスとしてシールド線に接続することは非常に困難である。
【００５５】
以上のことより、本発明による上記保護回路は、高い耐タンパー性を持ち、かつレイアウトの自由度を広げ容易に実現できる。また時間調整器２０は、製造後であっても任意の時間に調整できるようにトリミング調整手段を備えておくと、より好ましい。
【００５６】
〈第２の実施形態の変形例〉
図１１に、第２の実施形態の変形例による保護回路の構成を示す。図１１の保護回路は、時間調整器２０をシールド線１５０の経路途上に組み込んだ構成である。
【００５７】
図１２に、図１１に示した保護回路が搭載される半導体装置のシールド線１５０の配線経路の例を示す。図１２において、シールド線１５０は、半導体装置７００における製造上の最上層の金属で、保護する必要性がある必要かつ十分な半導体装置７００の保護領域上を覆うように配線されている。しかも、シールド線１５０は、時間調整器２０を介して、始点ＳＰから終点ＧＰに至る経路を１つのみ有する。シールド線１５０が時間調整器２０を保護しているが、時間調整器２０の入力部と出力部とは最上層の配線で経路が切断されているように見える。経路が切断されている部分は、できるだけ製造上許容される最小な配線間隔であることが好ましい。
【００５８】
上記保護回路は、シールド線１５０の経路を通るシールド線走査信号Ｄ１がそれぞれ分散配置された複数の検出器３に伝播する時間を調整する。シールド線走査信号Ｄ１がそれぞれ分散配置された複数の検出器３に伝播する時間を調整することは、検出信号Ｓ１〜Ｓ７が検出器３より判定器４に入力する順番を調整することになるので、検出器３の分散配置と判定器４又は３１の配置や配線のレイアウト自由度を広げることができ、保護回路が確実に動作するよう調整することができる。時間調整器２０によって調整されたシールド線走査信号Ｄ１がそれぞれの検出器３に伝播する時間に合わせるように、ＦＩＢ加工技術等や適当な手段で、物理解析を阻害しない迂回経路でシールド線を再接続する、あるいは外部から導体路をバイパスとしてシールド線に接続することは非常に困難である。
【００５９】
以上のことより、本発明による上記保護回路は、高い耐タンパー性を持ち、かつレイアウトの自由度を広げ容易に実現できる。また、時間調整器２０に、リピーターやバッファアンプを含めた構成にすると、シールド線走査信号Ｄ１をある段の時間調整器２０と次段の時間調整器２０との間を安定した信号で供給できる。その積み重ねでシールド線１５０の経路を形成しているので、始点ＳＰから終点ＧＰまで信号を安定供給できる。更にシールド線走査信号Ｄ１の伝播時間を最適に調整でき、シールド線１５０を駆動する信号発生器２の消費電流を抑え、保護回路自体の検知動作を最適な消費電力で短時間に完了させることができる。これは、チップサイズの大きな半導体装置に搭載するには非常に有用である。
【００６０】
《第３の実施形態》
図１３に、第３の実施形態による保護回路の構成を示す。図１３の保護回路は、、上記シールド線５の始点ＳＰにシールド線走査パターン信号Ｐ１を与え、シールド線５によって保護された参照信号線５１にシールド線走査パターン信号Ｐ１を符号化した参照信号Ｔ１を与える信号発生器５２と、参照信号Ｔ１を復号して期待値パターンを発生し、シールド線走査パターン信号Ｐ１と比較して、シールド線走査パターン信号Ｐ１が伝播したことを検出信号（図１３ではＳ１〜Ｓ７の７つ）に出力する複数の検出器５３と、判定器４又は３１と、制御回路１とで構成されている。
【００６１】
次に、上記保護回路の動作について説明する。制御回路１の制御信号に応答して信号発生器５２は、任意のシールド線走査パターン信号Ｐ１を発生し、これをシールド線５の始点ＳＰより与え、同時にシールド線走査パターン信号Ｐ１を元に符号化して参照信号Ｔ１を参照信号線５１に与える。そして、シールド線走査パターン信号Ｐ１と参照信号Ｔ１とが複数の検出器５３に伝播される。
【００６２】
図１４は、検出器５３の構成図である。図１４の検出器５３は、参照信号Ｔ１を復号化して期待値パターン信号を発生させる期待値パターン発生回路５４と、シールド線走査パターン信号Ｐ１と期待値パターン信号とのパターンの比較を行い、一致／不一致を検出信号Ｓｎに出力する信号パターン比較回路５５とで構成される。
【００６３】
参照信号Ｔ１が検出器５３に入力されると、期待値パターン発生回路５４で復号化して期待値パターン信号を発生させ、シールド線走査パターン信号Ｐ１とパターン比較を行い、一致／不一致を検出信号Ｓｎに出力し、判定器４又は３１にシールド線走査パターン信号Ｐ１の伝播を伝える。
【００６４】
全ての検出信号Ｓ１〜Ｓ７の出力結果と、判定器４又は３１に入力したその順番とに基づいて（判定器３１の場合は最初に入力される検出信号Ｓ１から他の検出信号Ｓ２〜Ｓ７が入力される時間も判定に加える。）、不正検知信号Ａ１を出力し、シールド線５の経路の不正な改竄を検出する。
【００６５】
上記保護回路は、シールド線５に直接外部から、シールド線走査信号Ｄ１を印加して、検出器３に伝播する順番を合わせる不正手段を講じてくる場合でも、シールド線走査パターン信号Ｐ１を解析して同じタイミングで信号発生器５２を再現することは困難である。また、期待値パターンは内部発生であるため、シールド線５と参照信号線５１との両方に都合のよい信号を印加することで、パターン比較検知を無効にする攻撃に対しても耐タンパー性を発揮し、耐タンパー性を格段に向上させることができる。
【００６６】
また、シールド線走査パターン信号Ｐ１はビット幅が大きいシリアルパターンであることが好ましい。また、参照信号Ｔについては、期待値パターン信号発生のトリガー信号で、参照信号Ｔをトリガーにする期待値パターン信号発生手段を備えてもよい。更にシールド線走査パターン信号Ｐ１のパターンの一部の抜き出しでもよく、検出器５３での期待値パターン発生との比較は、パターンの全ての比較ではなく、部分的な比較でもよい。
【００６７】
更には、信号発生器５２に乱数発生器を備え、発生した乱数に基づいてシールド線走査パターン信号Ｐ１を発生させるようにすると、シールド線走査パターン信号Ｐ１を解析して再現するのは更に困難になるので、耐タンパー性を格段に向上させることができる。
【００６８】
《第４の実施形態》
図１５に、第４の実施形態による保護回路の構成を示す。図１５の保護回路は、、保護する必要性がある必要かつ十分な半導体装置領域（保護領域）上を最上層の金属で覆うように始点ＳＰ１から終点ＧＰ１に至る経路を１つのみ有する第１のシールド線７２と、同様に始点ＳＰ２から終点ＧＰ２に至る経路を１つのみ有する第２のシールド線７３と、任意のシールド線走査信号Ｄ１又はＤ２を発生し、始点ＳＰ１からシールド線走査信号Ｄ１を与える時は、始点ＳＰ２に固定電位を与え、始点ＳＰ２からシールド線走査信号Ｄ２を与える時は、始点ＳＰ１に固定電位を与える信号発生器７１と、検知対象を第１のシールド線７２と第２のシールド線７３とに相互に切り替える手段を備え、シールド線走査信号Ｄ１又はＤ２が伝播したことを、検出信号（図１５ではＳ１〜Ｓ７の７つ）に出力する複数の検出器７４と、検出信号Ｓ１〜Ｓ７の出力結果と出力した順番とに基づいて不正の有無を判定し、第１のシールド線７２が正常と判定されると、信号発生器７１と検出器７４とに、検知対象を第２のシールド線７３に切り替える切り替え信号ＳＷを出力し、第１のシールド線７２と第２のシールド線７３との判定結果に基づいて、不正検知信号Ａ１を出力する判定器７５と、制御回路１とで構成されている。
【００６９】
図１６に、第１のシールド線７２と第２のシールド線７３との配線経路を示す。第１及び第２のシールド線７２，７３は、半導体装置の最上層の金属で保護領域を覆うように、かつ必ず隣接（第１のシールド線７２と第２のシールド線７３とが交互に隣接）するように配線しており、保護領域の端での折り返しで経路を交差させないと、交互に隣接できないので、第１のシールド線７２と第２のシールド線７３とに保護された配線層の配線７６とそれを接続するビア７７とで第１のシールド線７２と第２のシールド線７３との経路を交差させて、第１のシールド線７２と第２のシールド線７３とが交互に隣接する配線経路を形成している。
【００７０】
次に、上記保護回路の動作について説明する。制御回路１の制御信号に応答して信号発生器７１は、任意のシールド線走査信号Ｄ１を発生し、このシールド線走査信号Ｄ１を第１のシールド線７２の始点ＳＰ１より与えると同時に、第２のシールド線７３の始点ＳＰ２に固定電位を与え、複数の検出器７４に順番に伝播させる。
【００７１】
図１７は、検出器７４の構成図である。図１７の検出器７４は、第１のシールド線７２からのシールド線走査信号Ｄ１を入力させるか、第２のシールド線７３からのシールド線走査信号Ｄ２を入力させるかを選択する選択回路８２と、この選択回路８２により選択された信号ＳＡを受け取る検出器３又は５３とで構成される。判定器７５からの切り替え信号ＳＷにより選択回路８２は、検知対象の第１のシールド線７２又は第２のシールド線７３のどちらかを選択し、シールド線走査信号Ｄ１又はＤ２のどちらかを検出器３に入力する。検出器３は、シールド線走査信号Ｄ１又はＤ２の伝播を検出信号Ｓｎに出力し、判定器７５にシールド線走査信号Ｄ１又はＤ２の伝播を伝える。
【００７２】
図１８は、判定器７５の構成図である。図１８の判定器７５は、スタート（ＳＴＡＲＴ）信号に応答して動作を開始する判定器４又は３１と、判定器４又は３１の判定結果が正常状態となった場合は、切り替え信号ＳＷを出力し、両シールド線７２，７３の判定結果に基づいて不正検知信号Ａ１を出力する判定回路８５とで構成される。第１のシールド線７２について、検出信号Ｓ１〜Ｓ７の結果と判定器４又は３１に入力した順番（判定器３１の場合は最初に入力される検出信号Ｓ１から他の検出信号Ｓ２〜Ｓ７が入力される時間も判定に加える。）とに基づいて不正の有無を判定し、正常状態と判定されれば、判定回路８５は、切り替え信号ＳＷを出力し、信号発生器７１の動作を任意のシールド線走査信号Ｄ２を発生させて、第２のシールド線７３の始点ＳＰ２より与えると同時に第１のシールド線７２の始点ＳＰ１に固定電位を与える動作に切り替え、検出器７４の検知対象を第２のシールド線７３に切り替えて、第２のシールド線７３について、検出信号Ｓ１〜Ｓ７の出力結果と判定器４又は３１に入力した順番（判定器３１の場合は最初に入力される検出信号Ｓ１から他の検出信号Ｓ２〜Ｓ７が入力される時間も判定に加える。）とに基づいて不正の有無を判定し、正常状態と判定されれば、判定回路８５は、切り替え信号ＳＷを出力し、信号発生器７１と検出器７４とを切り替えて、第１のシールド線７２を検知対象とするとともに、不正検知信号Ａ１を正常状態の信号にする。それ以外は、不正検知信号Ａ１は、異常状態のままである。
【００７３】
上記保護回路は、第１のシールド線７２と第２のシールド線７３とが交互に隣接しているのでシールド線走査信号Ｄ１又はＤ２と固定電位の状態とが交互になることにより、隣接したシールド線と安易に短絡できないようになしている。したがって、不正なＦＩＢ加工の難易度を上げ、耐タンパー性をより向上させることになる。また、近年の半導体のプロセスの微細化に伴い、配線間隔は非常に狭くなり、シールド線の耐タンパー性が上がる。
【００７４】
しかし、１つのシールド線経路でシールド線を形成すると、折り返したシールド線の隣接経路間のカップリング容量が非常に大きくなる。そのためにシールド線走査信号の変化がカップリング容量を介して伝播するので、シールド線に与えたシールド線走査信号を検出器に順番に到達させることが困難となり、本発明を実現しづらくなる。しかし、上記保護回路のように２つの異なる経路の第１及び第２のシールド線７２，７３を互いに隣接させて、一方のシールド線７３又は７２を固定電位にすることにより、他方のシールド線７２又は７３のシールド線走査信号Ｄ１又はＤ２の変化がカップリング容量を介して伝播しなくなるので、第１及び第２のシールド線７２又は７３に与えたシールド線走査信号Ｄ１又はＤ２を検出器７４に確実に順番に到達させることができる。以上のことにより、プロセスの微細化の課題を解決し、耐タンパー性を更に格段に向上させることができる。
【００７５】
また、上記保護回路をシールド線走査パターン信号にし、第３の実施形態で示したような参照信号線５１を設けて、検出器７４を構成する図６の検出器３を図１４の検出器５３に置き換えてもよい。更には、検出器７４の選択回路８２により選択されなかった方の固定電位を監視する手段を備えると、固定電位のシールド線に外部印加をしたり、これをフローティング状態にしたりするような不正な手段を更に検出でき、耐タンパー性を向上できるのでより好ましい。
【００７６】
《第５の実施形態》
図１９に、第５の実施形態による保護回路の構成を示す。図１９の保護回路は、、保護する必要性がある必要かつ十分な半導体装置領域（保護領域）上を最上層の金属で覆うように始点ＳＰ１から終点ＧＰ１に至る経路を１つのみ有する第１のシールド線５０と、同様の形状で、始点ＳＰ３から終点ＧＰ３に至る経路を１つのみ有し、弟１のシールド線５０とは異なる配線層で形成する第２のシールド線４２と、任意のシールド線走査信号Ｄ１を発生し、第１のシールド線５０の始点ＳＰと第２のシールド線４２の始点ＳＰ３とに与える信号発生器４１と、第１のシールド線５０からのシールド線走査信号Ｄ１と第２のシールド線４２からのシールド線走査信号Ｄ１との伝播した時間差が予め設定した時間範囲内になっているかどうかで、正常なシールド線経路で伝播したかを検出信号（図１９ではＳ１〜Ｓ４の４つ）に出力する複数の検出器４２と、判定器４又は３１と、制御回路１とで構成されている。
【００７７】
図２０に、図１９に示した保護回路が搭載される半導体装置の各層の斜視図を示す。図２０に示す半導体装置１１０では、素子形成層１１３にデバイス素子１０４が形成され、その上に複数層の配線層１０２が形成され、最上層とその１つ下の層とでシールド配線層１１１が形成されている。図１９に示した第１のシールド線５０はシールド配線層１１１のうち最上層に形成され、第２のシールド線４２はその下層に形成される。第１及び第２のシールド線５０，４２は、保護領域１０３（デバイス素子１０４と配線層１０２とを含む）上を覆うように配線される。図１９に示した信号発生器４１、検出器４２、判定器４又は３１、制御回路１を構成する回路素子はデバイス素子１０４によって形成され、これらを接続する配線は配線層１０２によって形成されている。
【００７８】
図２１に示すように、第２のシールド線４２を保護領域１０３中に挿入し、配線層１０２を第１のシールド線５０と第２のシールド線４２とで挟み込んだ構造にしてもよい。更に、素子形成層１１３にある拡散層配線６００やウェル層６０２を使用して第２のシールド線４２の経路を形成してもよい。また、素子形成層１１３の下の埋め込み層６０１に埋め込み層配線６０４で第２のシールド線４２を形成してもよい。図２１に示すようなシールド線の構成は、裏面からの不正なＦＩＢ加工に対して耐タンパー性を持つことができる。
【００７９】
次に、上記のように構成された保護回路の動作を説明する。制御回路１の制御信号に応答して、任意のシールド線走査信号Ｄ１を発生し、第１のシールド線５０の始点ＳＰ１と第２のシールド線４２の始点ＳＰ３とに同時にシールド線走査信号Ｄ１を与える。次に、第１のシールド線５０を通るシールド線走査信号Ｄ１と第２のシールド線４２を通るシールド線走査信号Ｄ１との間にレイアウトの状態の寄生成分の差異で僅かな差がついて、複数の検出器４２に順番に伝播する。
【００８０】
図２２に、検出器４２の構成図を示す。図２２の検出器４２は、前述の検出器３又は５３と、第１のシールド線５０からのシールド線走査信号Ｄ１が伝播したことを示す検出信号ａと、第２のシールド線４２からのシールド線走査信号Ｄ１が伝播したことを示す検出信号ｂとの立ち上がりの時間差を計測して、予め設定した時間内にあるかどうかを判定する時間差判定回路４４と、この時間差判定回路４４の結果と検出信号ａと検出信号ｂとに基づいて、正常な第１のシールド線５０及び第２のシールド線４２を通過してシールド線走査信号Ｄ１が伝播したことを検出信号Ｓｎに出力する検出信号出力回路４５とで構成される。
【００８１】
上記保護回路が搭載される半導体装置に不揮発メモリが搭載されているなら、不揮発メモリに予め設定した時間範囲を格納しておき、検知動作時に不揮発メモリから時間差判定回路４４に時間範囲を読み出して比較判定を行ってもよい。また、時間計測モードを設け、出荷検査時にそれぞれの検出信号の伝播時間差を測定し、その結果を時間差判定回路４４や、不揮発メモリに格納して比較判定に使用してもよい。更に時間差判定回路４４は、検出信号ａの立ち上がりから検出信号ｂの立ち上がりまでを論理Ｈレベルの信号幅で検出した信号で時間差を抽出する手段を時間差の計測とし、時間差を抽出した信号をフィルター回路に通し、完全に信号が濾過されるかどうかで、予め設定した時間内かどうかを判定する手段を備えてもよい。この場合、フィルター定数が設定時間となる。フィルター定数は、製造後であっても調整できるようにトリミング調整手段を備えておくと、より実用性が増して好ましい。
【００８２】
以上のようにして、図１９の保護回路によれば、出力された検出信号Ｓ１〜Ｓ４の結果と出力した順番（判定器３１の場合は最初に入力される検出信号Ｓ１から他の検出信号Ｓ２〜Ｓ４が入力される時間も判定に加える。）とに基づいて不正検知信号Ａ１を出力し、第１のシールド線５０又は第２のシールド線４２の経路の不正な改竄を検出する。
【００８３】
上記保護回路は、第１のシールド線５０と第２のシールド線４２との形状を同じにするように、ＦＩＢ加工技術等や適当な手段で、物理解析を阻害しないよう迂回経路でシールド線を再接続する、あるいは外部から導体路をバイパスとしてシールド線に接続することは非常に困難であり、耐タンパー性を格段に向上させることができる。
【００８４】
図２１のように、第１のシールド線５０と第２のシールド線４２とで配線層１０２を挟むようにすれば、裏面からの不正な解析手段においても耐タンパー性を向上させることができる。また、僅かな時間差を容易に実現する１つの実施形態として第１のシールド線５０と第２のシールド線４２との形状を同一にすることが最も容易ではあるが、別形状であっても本発明の上記保護回路を実現できる。また信号発生器４１から始点ＳＰ１と始点ＳＰ３とに同時にシールド線走査信号Ｄ１を与えているが、任意の時間差をつけて与えてもよいことは言うまでもない。更に、上記保護回路のシールド線走査信号をパターン信号にし、第３の実施形態で示したような参照信号線５１を設けて、検出器４２を構成する図６の検出器３を図１４の検出器５３に置き換えてもよい。
【００８５】
次に、上記各実施形態の保護回路を半導体装置に搭載する場合について説明する。上記各実施形態の保護回路から出る不正検知信号Ａ１に基づいて、半導体装置への不正な解析・情報の改竄を防止する動作、例えば、保護すべき重要データをメモリから消去、又は、半導体装置の動作を不能にし、再起動もできない制御を行うモードに移行するような制御手段を備える実施形態がより実用的である。
【００８６】
また、上記全ての実施形態の保護回路は、半導体装置の起動時に、検出器が正常に動作するかどうかをチェックする。直接検出器に対して、あるいは、信号発生器を制御し、シールド線を介して、仮想的に異常状態と正常状態とを作り出し、検出器を動作させて判定器からの不正検知信号Ａ１の状態を検査する。その結果、正常であれば、保護回路によるシールド線の不正改竄検出に移行し、異常を検出した場合は即座に半導体装置を動作させないようにする。保護すべき重要データをメモリから消去、又は、半導体装置の動作を不能にし、再起動もできない制御を行う。このようにすることにより、保護回路の不正検知信号Ａ１のノードが特定されて、シールド線を剥離し、そのノードに固定電位を与える不正行為にも保護効力を発揮する耐タンパー性のより高い保護回路を実現できる。次に保護回路のシールド線の不正改竄検出に移行し、改竄を検出しなければ、シールド線には半導体装置の動作に影響が最も少ない固定電位を供給する手段を備えておくと半導体装置の動作が安定したものとなり、動作中のシールド線の加工をも困難にし、より実用的である。特に、第４の実施形態においては、異なるシールド経路で交互に隣接しているため、経路ごとに固定電位が異なれば、動作中にシールド線に短絡しないように加工するのは更に困難となる。更に全ての実施形態の保護回路において、固定電位を監視する手段を検出器に備え、判定器において、検出信号だけで判定させる手段を備えると不正な攻撃で半導体装置を誤動作させ、一時的にうまくやり過ごしても、常時シールド線の固定電位を監視できるので耐タンパー性を向上させることができる。また、半導体装置の待機状態から動作状態に移行するごとに固定電位をランダムに使い分けるとより好ましい。
【００８７】
なお、半導体装置に搭載する保護回路は複数搭載しても、別の実施形態の保護回路と組み合わせてもよい。更に、保護回路を構成している信号発生器、シールド線、検出器、あるいはいずれか少なくとも１つ、又は各構成要素の一部を半導体装置の外部に配置構成して電子機器に組み込み、電子機器全体で保護回路を構成するようにすると、保護すべき重要データが搭載された半導体装置を単体で電子機器より取り外して起動すると、半導体装置内にある少なくとも判定器が不正検知信号Ａ１を出力し、即座に不正な解析・情報の改竄を防止する動作、例えば、保護すべき重要データをメモリから消去、又は、半導体装置の動作を不能にし、再起動もできない制御を行うモードに移行するようにして耐タンパー性を向上させてもよい。
【産業上の利用可能性】
【００８８】
本発明によれば、半導体装置を覆うシールド線の改竄を検出する機能を持つ、耐タンパー性のより高い保護回路を容易に実現でき、当該保護回路を搭載することにより、半導体装置内部に保持された機密情報を不正な解析手段より保護し、より秘匿性のある半導体装置及び電子機器を容易に提供できる。
【符号の説明】
【００８９】
１，５００ 制御回路
２，４１，５２，７１，５０１ 信号発生器
３，４２，５３，７４，５０２ 検出器
４，３１，７５ 判定器
５，７２，７３，１５０，５０３ シールド線
６ 機能モジュール
１４ ＮＭＯＳトランジスタ
１５ 入力バッファ回路
１６ 出力バッファ回路
１８ シフトレジスタ
２０ 時間調整器
３２ 時間計測器
３３，８５ 判定回路
４２ 第２のシールド線
４４ 時間差判定回路
４５ 検出信号出力回路
５０ 第１のシールド線
５１ 参照信号線
５４ 期待値パターン発生回路
５５ 信号パターン比較回路
１００，１１０，７００ 半導体装置
１０１，１１１ シールド配線層
１０２ 配線層
１０３ 保護領域
１０４ デバイス素子
１０６ 半導体基板
１１３ 素子形成層
６００ 拡散層配線
６０１ 埋め込み層
６０２ ウェル層
６０４ 埋め込み層配線
Ａ１ 不正検知信号
Ｄ１，Ｄ２ シールド線走査信号
ＧＰ，ＧＰ１，ＧＰ２，ＧＰ３ 終点
Ｐ１ シールド線走査パターン信号
Ｓ０ アラーム信号
Ｓ１〜Ｓ７，Ｓｎ 検出信号
ＳＰ，ＳＰ１，ＳＰ２，ＳＰ３ 始点
ＳＷ 切り替え信号
Ｔ１ 参照信号
【特許請求の範囲】
【請求項１】
半導体装置上の保護すべき領域を覆うように配線されかつ始点から終点に至る経路を１つのみ有するシールド線と、
前記シールド線に信号を与える信号発生器と、
前記シールド線上の前記信号発生器からの信号の変化を捉えて検出信号として出力する手段を有する複数の検出器と、
少なくとも２つの前記検出器による前記検出信号の出力結果と、前記検出信号が出力された順番とに基づいて、不正検知信号を出力する手段を有する判定器とを備えたことを特徴とする保護回路。
【請求項２】
請求項１に記載の保護回路において、
前記判定器は、
最初の前記検出器から出力される前記検出信号が入力してから他の前記検出器から出力される前記検出信号が入力する時間を計測する手段と、
前記検出信号の出力結果と、前記検出信号が出力された順番と、前記時間計測の結果とに基づいて前記シールド線の状態を判定する手段とを更に有することを特徴とする保護回路。
【請求項３】
請求項１又は２に記載の保護回路において、
前記検出器からの前記検出信号が前記判定器に到達する時間を調整する手段を有する時間調整器を更に備えたことを特徴とする保護回路。
【請求項４】
請求項１〜３のいずれか１項に記載の保護回路において、
前記時間調整器は、前記シールド線の経路に組み込まれたことを特徴とする保護回路。
【請求項５】
請求項１〜４のいずれか１項に記載の保護回路において、
前記シールド線に覆われた参照信号線を更に備え、
前記信号発生器は、前記シールド線の状態を走査する論理パターン信号を発生し、前記シールド線に与える手段と、発生した論理パターンから符号化した信号を発生し前記参照信号線に与える手段を有し、
前記検出器は、前記符号化した信号を復号化して期待値パターン信号を発生し前記シールド線に与えられた前記論理パターンと比較して前記検出信号を出力する手段を有することを特徴とする保護回路。
【請求項６】
請求項５に記載の保護回路において、
前記信号発生器は乱数発生器を含み、
前記シールド線の状態を走査するランダムな論理パターン信号を発生する手段を更に備えたことを特徴とする保護回路。
【請求項７】
請求項１〜６のいずれか１項に記載の保護回路において、
始点から終点に至る経路を１つのみ有するシールド線を少なくとも２つのシールド線を互いに交互に隣接し、半導体装置上の保護すべき領域を覆うように配線されており、
前記信号発生器は、前記シールド線の一方に前記シールド線の状態を走査する電気信号を与え、かつ他方に固定電位を与える手段と、前記電気信号と前記固定電位を与えるシールド線を相互に切り替える手段とを有し、
前記検出器は、検知対象の前記シールド線を相互に切り替える手段を更に有し、
前記判定器は、前記シールド線の各々の判定結果に基づいて、前記信号発生器と前記検出器にシールド線切り替え信号を与える手段と、全ての前記シールド線の判定結果に基づいて、前記不正検知信号を出力する手段とを有することを特徴とする保護回路。
【請求項８】
請求項７に記載の保護回路において、
前記検出器に固定電位の異常を監視する手段を更に備えることを特徴とする保護回路。
【請求項９】
請求項１〜８のいずれか１項に記載の保護回路において、
前記シールド線は、互いに異なる配線層で形成された第１のシールド線と第２のシールド線とを有し、
前記信号発生器は、前記第１のシールド線と前記第２のシールド線とにシールド線の状態を走査する電気信号を与える手段を有し、
前記検出器は、前記第１のシールド線と前記第２のシールド線との前記シールド線の状態を走査する電気信号が伝播する時間差に基づいて検出信号を出力する手段を有することを特徴とする保護回路。
【請求項１０】
請求項９に記載の保護回路において、
前記シールド線は、前記第１のシールド線の配線層と前記第２のシールド線の配線層とで、保護される信号線の配線層を挟んだ構造を有することを特徴とする保護回路。
【請求項１１】
請求項１〜１０のいずれか１項に記載の保護回路において、
前記シールド線の経路の全体又は一部、又は前記シールド線と前記検出器とを接続する配線経路の全体又は一部において、半導体配線層が使用されていることを特徴とする保護回路。
【請求項１２】
請求項１〜１１のいずれか１項に記載の保護回路を備えたことを特徴とする半導体装置。
【請求項１３】
請求項１２に記載の半導体装置において、
前記不正検知信号に応答して、不正な解析・情報の改竄を不能にするモードに移行することを特徴とする半導体装置。
【請求項１４】
請求項１３に記載の半導体装置において、
起動時に前記検出器と前記判定器の動作テストすることを特徴とする半導体装置。
【請求項１５】
請求項１３に記載の半導体装置において、
前記保護回路での検知動作をしない時に、前記シールド線を固定電位にして動作することを特徴とする半導体装置。
【請求項１６】
請求項１３に記載の半導体装置であって、前記信号発生器と前記シールド線と前記検出器とのいずれか少なくとも１つ、又は含まれる一部の手段を前記半導体装置の外部に配置した半導体装置と、
前記外部に配置した前記信号発生器と前記シールド線と前記検出器のいずれか少なくとも１つ、又は含まれる一部の手段とで保護回路をなすことを特徴とする電子機器。
【請求項１】
半導体装置上の保護すべき領域を覆うように配線されかつ始点から終点に至る経路を１つのみ有するシールド線と、
前記シールド線に信号を与える信号発生器と、
前記シールド線上の前記信号発生器からの信号の変化を捉えて検出信号として出力する手段を有する複数の検出器と、
少なくとも２つの前記検出器による前記検出信号の出力結果と、前記検出信号が出力された順番とに基づいて、不正検知信号を出力する手段を有する判定器とを備えたことを特徴とする保護回路。
【請求項２】
請求項１に記載の保護回路において、
前記判定器は、
最初の前記検出器から出力される前記検出信号が入力してから他の前記検出器から出力される前記検出信号が入力する時間を計測する手段と、
前記検出信号の出力結果と、前記検出信号が出力された順番と、前記時間計測の結果とに基づいて前記シールド線の状態を判定する手段とを更に有することを特徴とする保護回路。
【請求項３】
請求項１又は２に記載の保護回路において、
前記検出器からの前記検出信号が前記判定器に到達する時間を調整する手段を有する時間調整器を更に備えたことを特徴とする保護回路。
【請求項４】
請求項１〜３のいずれか１項に記載の保護回路において、
前記時間調整器は、前記シールド線の経路に組み込まれたことを特徴とする保護回路。
【請求項５】
請求項１〜４のいずれか１項に記載の保護回路において、
前記シールド線に覆われた参照信号線を更に備え、
前記信号発生器は、前記シールド線の状態を走査する論理パターン信号を発生し、前記シールド線に与える手段と、発生した論理パターンから符号化した信号を発生し前記参照信号線に与える手段を有し、
前記検出器は、前記符号化した信号を復号化して期待値パターン信号を発生し前記シールド線に与えられた前記論理パターンと比較して前記検出信号を出力する手段を有することを特徴とする保護回路。
【請求項６】
請求項５に記載の保護回路において、
前記信号発生器は乱数発生器を含み、
前記シールド線の状態を走査するランダムな論理パターン信号を発生する手段を更に備えたことを特徴とする保護回路。
【請求項７】
請求項１〜６のいずれか１項に記載の保護回路において、
始点から終点に至る経路を１つのみ有するシールド線を少なくとも２つのシールド線を互いに交互に隣接し、半導体装置上の保護すべき領域を覆うように配線されており、
前記信号発生器は、前記シールド線の一方に前記シールド線の状態を走査する電気信号を与え、かつ他方に固定電位を与える手段と、前記電気信号と前記固定電位を与えるシールド線を相互に切り替える手段とを有し、
前記検出器は、検知対象の前記シールド線を相互に切り替える手段を更に有し、
前記判定器は、前記シールド線の各々の判定結果に基づいて、前記信号発生器と前記検出器にシールド線切り替え信号を与える手段と、全ての前記シールド線の判定結果に基づいて、前記不正検知信号を出力する手段とを有することを特徴とする保護回路。
【請求項８】
請求項７に記載の保護回路において、
前記検出器に固定電位の異常を監視する手段を更に備えることを特徴とする保護回路。
【請求項９】
請求項１〜８のいずれか１項に記載の保護回路において、
前記シールド線は、互いに異なる配線層で形成された第１のシールド線と第２のシールド線とを有し、
前記信号発生器は、前記第１のシールド線と前記第２のシールド線とにシールド線の状態を走査する電気信号を与える手段を有し、
前記検出器は、前記第１のシールド線と前記第２のシールド線との前記シールド線の状態を走査する電気信号が伝播する時間差に基づいて検出信号を出力する手段を有することを特徴とする保護回路。
【請求項１０】
請求項９に記載の保護回路において、
前記シールド線は、前記第１のシールド線の配線層と前記第２のシールド線の配線層とで、保護される信号線の配線層を挟んだ構造を有することを特徴とする保護回路。
【請求項１１】
請求項１〜１０のいずれか１項に記載の保護回路において、
前記シールド線の経路の全体又は一部、又は前記シールド線と前記検出器とを接続する配線経路の全体又は一部において、半導体配線層が使用されていることを特徴とする保護回路。
【請求項１２】
請求項１〜１１のいずれか１項に記載の保護回路を備えたことを特徴とする半導体装置。
【請求項１３】
請求項１２に記載の半導体装置において、
前記不正検知信号に応答して、不正な解析・情報の改竄を不能にするモードに移行することを特徴とする半導体装置。
【請求項１４】
請求項１３に記載の半導体装置において、
起動時に前記検出器と前記判定器の動作テストすることを特徴とする半導体装置。
【請求項１５】
請求項１３に記載の半導体装置において、
前記保護回路での検知動作をしない時に、前記シールド線を固定電位にして動作することを特徴とする半導体装置。
【請求項１６】
請求項１３に記載の半導体装置であって、前記信号発生器と前記シールド線と前記検出器とのいずれか少なくとも１つ、又は含まれる一部の手段を前記半導体装置の外部に配置した半導体装置と、
前記外部に配置した前記信号発生器と前記シールド線と前記検出器のいずれか少なくとも１つ、又は含まれる一部の手段とで保護回路をなすことを特徴とする電子機器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【公開番号】特開２０１１−２５８６９３（Ｐ２０１１−２５８６９３Ａ）
【公開日】平成２３年１２月２２日（２０１１．１２．２２）
【国際特許分類】
【出願番号】特願２０１０−１３１００４（Ｐ２０１０−１３１００４）
【出願日】平成２２年６月８日（２０１０．６．８）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２３年１２月２２日（２０１１．１２．２２）
【国際特許分類】
【出願日】平成２２年６月８日（２０１０．６．８）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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