【課題】メモリセルトランジスタに所定の電圧を供給するための効果的な手法を提供する。
【解決手段】基板と、前記基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された第１ゲート電極と、前記第１ゲート電極を挟むように前記基板内に形成されたソース・ドレイン領域と、前記第１ゲート電極上に形成され、開口を有するゲート間絶縁膜と、前記ゲート間絶縁膜上に形成され、前記開口を通じて前記第１ゲート電極と電気的に接続されている第２ゲート電極と、前記ゲート間絶縁膜上に形成され、前記第１ゲート電極及び前記第２ゲート電極と電気的に分離されているブースト電極とを備えることを特徴とする半導体装置。 （もっと読む）

【課題】小さい面積で大きな容量が実現できるキャパシタを提供する。
【解決手段】シリコン基板１の表面のキャパシタ形成領域１１に、平面視で正方形（矩形）の環状に形成された凹部４を、４×４の行列状に形成する。 （もっと読む）

【課題】ウエハが変形し微妙な移動によって異物が発生を防止したホット・ウォール型のバッチ式減圧ＣＶＤ炉で成膜される窒化シリコン膜を使用したＭＩＳＦＥＴ素子、フラッシュ・メモリ素子、およびポリシリコン・キャパシタ等の容量素子等を集積したＭＯＳ型半導体集積回路装置の製造方法を提供する。
【解決手段】窒化シリコン膜のＣＶＤ成膜プロセスにおいて、成膜温度へ向けて炉の温度を昇温させる際に、成膜時の気圧と常圧の中間の気圧に保持する工程を設けた。 （もっと読む）

【課題】シリコンゲルマニウム層による特性の劣化を顕在化させることなく、シリコンゲルマニウム層による特性の改善を享受させる。
【解決手段】シリコンゲルマニウム層が形成されていないシリコンゲルマニウム非形成領域Ｒ１およびシリコンゲルマニウム層が形成されたシリコンゲルマニウム形成領域Ｒ２をシリコンチップ１０に設け、内部回路１４および入出力バッファ１３は、シリコンゲルマニウム形成領域Ｒ２に配置し、パッド電極１１および静電保護素子１２は、シリコンゲルマニウム非形成領域Ｒ１に配置する。 （もっと読む）

【課題】本発明は、ＥＭＩノイズの低減の効果を最大限に発揮させる配線パターンを有する半導体装置及び半導体集積回路装置を提供することを目的とする。
【解決手段】内部回路１０と、
該内部回路よりも外側に配置され、外部接続用の電源端子パッドＰｄｖ及び接地端子パッドＰｄｇと接続されて電源電位及び接地電位が供給される外周電源配線２０と、
前記内部回路と前記外周電源配線との間に設けられ、前記外周電源配線から前記内部回路に前記電源電位を供給する内部回路電源電位供給用配線３１及び前記接地電位を供給する内部回路接地電位供給用配線３２を有する半導体装置１００であって、
前記内部回路電源電位供給用配線と前記内部回路接地電位供給用配線は、配線間容量Ｃが発生するように近接して配置され、前記内部回路との接続点Ｙｖ、Ｙｇ及び前記外周電源配線との接続点Ｘｖ、Ｘｇが各々１箇所のみであることを特徴とする。 （もっと読む）

【課題】グレイン及びボイドの発生を抑制し、且つ低抵抗のキャパシタ電極を安定して形成することができる半導体装置の製造方法を提供するする。
【解決手段】本発明に係る半導体装置の製造方法は、キャパシタ下部電極２上にキャパシタ絶縁３膜を形成する工程と、前記キャパシタ絶縁膜上にＰｏｌｙ−Ｓｉ膜を形成する工程と、前記Ｐｏｌｙ−Ｓｉ膜上に保護膜５を形成する工程と、前記保護膜及び前記Ｐｏｌｙ−Ｓｉ膜を加工することにより、前記Ｐｏｌｙ−Ｓｉ膜からなるキャパシタ上部電極４を形成する工程と、前記キャパシタ上部電極の側壁を熱酸化することにより酸化膜７を形成する工程と、を具備し、前記Ｐｏｌｙ−Ｓｉ膜を形成する工程の後で且つ前記酸化膜を形成する工程の前に、前記Ｐｏｌｙ−Ｓｉ膜にリンをイオン注入する工程を有することを特徴とする。 （もっと読む）

【目的】ジャンクションブロックを不要とし、またワイヤーハーネスの占有スペースを縮小化し、過電流となった主電流を確実に遮断できて、電気経路を確実に開放できるヒューズ素子を半導体基板内に形成した半導体装置およびその製造方法を提供する。
【解決手段】ｐ半導体基板１に形成したトレンチ１８の内壁にシリコン酸化膜２１を介してヒューズ素子２２を形成し、トレンチ１８の開口部を塞ぐようにポリイミド膜２３を被覆することで、溶断したヒューズ素子２２が再度固化したときに、固化したヒューズ材で第１表面端子ａと第２表面端子ｂの間を短絡しないようにする。半導体装置内にヒューズ素子２２を有することで、ジャンクションブロックを不要とし、またワイヤーハーネスの占有スペースを縮小化できる。 （もっと読む）

【課題】ターンオフ時のソースドレイン電圧の跳ね上がりを抑えることができる半導体装置及びこの半導体装置を用いたＤＣ−ＤＣコンバータを提供する。
【解決手段】半導体装置１において、ＭＯＳＦＥＴ領域Ａ_{ＭＯＳＦＥＴ}にトレンチ１６を形成し、その内部にトレンチゲート電極１８を埋設する。また、キャパシタ領域Ａ_{Ｃａｐａｃｉｔｏｒ}にトレンチ２６を形成し、その内部にトレンチソース電極２８を埋設する。トレンチソース電極２８の形状はストライプ状であり、その長手方向の一部分を介して、ソース電極２１に接続されている。 （もっと読む）

【課題】巻き線が相互に交差するインダクタ素子において交差部の下層配線に電流が流れたときに基板に生成される渦電流に起因する損失を抑制する。
【解決手段】インダクタ素子１００を構成する各巻き線は、基板上に絶縁膜を介して形成した上層金属配線１２０と、上層金属配線１２０上に絶縁膜を介して形成した最上層金属配線１２４とから構成されている。巻き線の非交差部においては、絶縁膜に設けた溝状の開口部１２２を通じて上層金属配線１２０と最上層金属配線１２４とが電気的に接続されている。交差部１２８〜１３０において下側を通る巻き線部分は、当該各交差部において最上層金属配線１２４を分断することにより上層金属配線１２０のみからなり、当該各交差部において上側を通る巻き線部分は、当該各交差部において上層金属配線１２０を分断することにより最上層金属配線１２４のみからなる。 （もっと読む）

【課題】クランプダイオードにおいて、リーク電流を抑制しながら、その動作電圧を下げることを可能にする。
【解決手段】Ｎ−型の半導体層２の表面には、Ｐ−型の拡散層５が形成されている。Ｐ−型の拡散層５の表面にＮ＋型の拡散層６が形成されている。Ｐ−型の半導体層５の表面にはＮ＋型の拡散層６に隣接してＰ＋型拡散層７が形成されている。Ｐ−型の拡散層５に隣接したＮ−型の半導体層２の表面にはＮ＋型の拡散層８が形成されている。Ｎ＋型の拡散層６上の絶縁膜９にはコンタクトホールが開口され、このコンタクトホールを通して、Ｎ＋型の拡散層６と電気的に接続されたカソード電極１０が形成されている。Ｐ＋型の拡散層７及びＮ＋型の拡散層８上の絶縁膜９には、それぞれコンタクトホールが開口され、各コンタクトホールを通して、Ｐ＋型の拡散層７とＮ＋型の拡散層８とを接続する配線１１（アノード電極）が形成されている。 （もっと読む）

【課題】 イオン注入時のチャネリングを防止することが可能な半導体装置の製造方法を提供する。
【解決手段】 キャパシタを有する半導体装置の製造工程において、キャパシタの誘電膜となる絶縁膜とゲート電極上のチャネリング防止膜を同時に形成する。製造工程の簡略化および熱工程の削減が可能となる。 （もっと読む）

【課題】正のサージが印加された場合に、従来の半導体装置よりもブレークダウン電圧を高くすることなくサージ電流による発熱を抑制することができ、サージ保護素子が破壊されることを防止することができる半導体装置を提供する。
【解決手段】コレクタ層７に第１のトレンチ８を形成し、第１のトレンチ８の底面および側壁のうち底面側の端部を覆い、第１のトレンチ８の底面からコレクタ層７の裏面方向と第１のトレンチ８の底面と平行な方向、および第１のトレンチ８の底面の端部からコレクタ層７の表面方向に不純物を拡散させることにより高濃度層９を形成する。 （もっと読む）

【課題】負荷の正常な動作に阻害することのない静電保護回路を提供することを課題とする。
【解決手段】高電源電位が入力される第１の配線と、低電源電位が入力される第２の配線と、第１の配線の電位及び第２の配線の電位に応じた信号を出力する比較回路と、第１端子が第１の配線に電気的に接続され、信号によってオンまたはオフが制御される第１のスイッチと、第１端子が第２の配線に電気的に接続され、信号によってオンまたはオフが制御される第２のスイッチと、一方の電極が第１のスイッチの第２端子、他方の電極が第２のスイッチの第２端子に電気的に接続された容量素子と、を有する。 （もっと読む）

【課題】スイッチング速度を緩和することができ、外部装置の誤動作を誘発することがない半導体装置を提供する。
【解決手段】半導体装置１は、第１の導電型を有する一対の第１の半導体領域（２０２）及び第２の半導体領域２０７Ｍと、第２の導電型を有する第３の半導体領域２０４Ｍと、ゲート絶縁膜２０５Ｍと、ゲート電極２０６Ｍとを有するトランジスタ（３）と、トランジスタ３の第２の半導体領域２０７Ｍに電気的に接続される第１の電極２０３Ｃと、ゲート電極２０６Ｍに電気的に接続される第２の電極２０６Ｃと、第１の電極２０３Ｃと第２の電極２０６Ｃとの間に配設される誘電体２０５Ｃとを有するコンデンサ４とを備える。 （もっと読む）

【課題】一般に電流量確保のため、ショットキー接合領域上に多数のコンタクト電極をマトリクス上に密集配置することが行われ、コンタクトホールの底のシリサイド層の表面をスパッタ・エッチング処理することが広く行われているが、このようにショットキー接合領域上に電極を配置した構造では、このスパッタ・エッチング量の変化により、ショットキー・バリア・ダイオードの逆方向リーク電流が変動する問題を解決するため、特性ばらつきの少ないショットキー・バリア・ダイオード（ＳＢＤ）の半導体集積回路装置への組み込み技術を提供する。
【解決手段】周辺の素子分離領域に接したガードリング９上に、コンタクト電極１１を配置したショットキー・バリア・ダイオードを有する半導体集積回路装置。 （もっと読む）

【課題】 製品ロット毎の電界効果トランジスタにおける寄生抵抗のばらつきを抑制すると共に、抵抗素子における抵抗のばらつきを抑制する。
【解決手段】 半導体基板上に抵抗体とゲート絶縁膜を形成する工程と、ゲート絶縁膜上にゲート電極を形成する工程と、ゲート電極の側面上及び抵抗体の側面上にサイドウォール・スペーサを形成する工程と、サイドウォール・スペーサを形成した半導体基板上に、窒素を含む第１絶縁膜を形成する工程と、第１絶縁膜を形成した半導体基板にイオン注入を行う工程と、イオン注入した第１絶縁膜上に窒素を含む第２絶縁膜を形成する工程と、第１絶縁膜及び第２絶縁膜が前記抵抗体上に残るようにエッチングする工程と、を含む。 （もっと読む）

【課題】プラズマプロセスによるゲート絶縁膜へのプラズマチャージを緩和させることができる半導体装置及びその製造方法を提供する。
【解決手段】本発明に係る半導体装置の製造方法は、基板上にゲート絶縁膜４及びゲート電極５を順に形成し、第１の層間絶縁膜８を形成後、コンタクトホール１１ａ、１１ｂ及び１１ｃと溝１１を形成し、そこにＷプラグ９ａ、９ｂ、９ｃ及び９を埋め込み、Ａｌ配線１０ａ、１０ｂ及び１０ｃを形成し、ゲート電極及び保護ダイオードを囲むＡｌシールド用配線１０を形成し、第２の層間絶縁膜１２を形成し、ｖｉａホール１５及び１５ａを形成し、Ｗプラグ１３及び１３ａを埋め込み、Ａｌ配線１４を形成する工程を具備し、Ｗプラグ１３とＷプラグ１３ａは第３の配線１４によって電気的に接続されていることを特徴とする。 （もっと読む）

【課題】リーク電流が少なく自発分極量の大きいビスマス元素を含む強誘電性材料、この強誘電性材料を用いた強誘電体キャパシタ、並びにこの強誘電体キャパシタを用いた高集積の半導体記憶装置を提供する。
【解決手段】第１の電極１０と、第１の電極１０上に形成され、ビスマス元素を含むペロブスカイト型酸化物よりなる第１の強誘電性材料と、反強誘電性を示すペロブスカイト型酸化物よりなる第２の強誘電性材料との混晶を含む強誘電体膜１２と、強誘電体膜１２上に形成された第２の電極１４とを有する。 （もっと読む）

【課題】容量素子を有する半導体装置の性能を向上させる。
【解決手段】半導体基板１上に、配線Ｍ１〜Ｍ５の櫛型形状の金属パターンで電極を形成したＭＩＭ型の容量素子が形成される。容量素子の下方には、ＣＭＰ工程のディッシング防止のためのダミーのゲートパターンである導体パターン８ｂと、ダミーの活性領域である活性領域１ｂとが配置され、これらは配線Ｍ１〜Ｍ５からなるシールド用の金属パターンに接続されて固定電位に接続されている。そして、導体パターン８ｂおよび活性領域１ｂは、配線Ｍ１〜Ｍ５の櫛型形状の金属パターンと平面的に重ならないように配置される。 （もっと読む）

【課題】（０００１）面や（１１−２０）面よりも優れた（０００−１）面の炭化珪素基板を用いた半導体装置において、ゲート酸化後の熱処理方法を最適化することにより、高耐圧で高チャネル移動度を有するＳｉＣ半導体装置を提供する。
【解決手段】（０００−１）面の炭化珪素からなる半導体領域にゲート絶縁膜と、そのゲート絶縁膜上にゲート電極と、上記半導体領域に電極を有する半導体装置において、ゲート絶縁膜中に１Ｅ１９／cm³から１Ｅ２０／cm³の範囲の水素あるいは水酸基（ＯＨ）を含む。或いは、ゲート絶縁膜と半導体領域の界面に１Ｅ２０／cm³から１Ｅ２２／cm³の範囲の水素あるいは水酸基（ＯＨ）が存在する。 （もっと読む）