【目的】デバイスサイズを小型化し、通電能力を大きくしたゲート保護用のツェナーダイオードを有するＭＯＳ半導体装置を提供する。
【解決手段】ゲート電極５をツェナーダイオードとなるｎ⁺ポリシリコン７とｐ⁺ポリシリコン８で形成し、厚い絶縁膜６上にｐ⁺ポリシリコン８を形成し、このｐ⁺ポリシリコン８をソース電極１３と接続することで、ツェナーダイオードをゲート端子Ｇとソース端子Ｓの間に挿入することができる。このツェナーダイオードは活性領域に形成されるため、ちチップサイズを小型化しつつ、通電能力を大きくできる。 （もっと読む）

【課題】光導波路を導波する光の検出を低コストで容易に達成することが可能で、しかも光検出感度の高くい半導体装置を備えた発振器および光検出回路を提供する。
【解決手段】複数のインバータＩＮＶが直列に接続され、最終段のインバータ出力が初段のインバータ入力に接続され、インバータのＭＯＳトランジスタＰＴとＭＯＳトランジスタＮＴの少なくとも一方が光導波路を含む受光素子として機能し、受光素子は、基板上に絶縁膜を介して形成された半導体層と、半導体層が所定の経路に沿って所定厚とされて形成された光導波路６１と、光導波路６１に接続されたチャネルボディおよびチャネルボディの表面側に形成されたチャネルを形成するためのゲートを持つ絶縁ゲート型電界効果トランジスタと、を含む。 （もっと読む）

【課題】 簡単な製造工程で、自然酸化膜の影響を受けることなく、膜質のよいＯＮＯ構造で、その誘電体膜を薄く形成することができるキャパシタの製造方法を提供する。
【解決手段】 ポリシリコンからなる下層電極３を形成し（図（ａ））、その下層電極３を、たとえば硫酸と硝酸との混合液のように、ポリシリコンを酸化する酸の溶液に浸漬させ、下層電極３の表面にシリコン酸化膜４を形成する（図（ｂ））。そして、そのシリコン酸化膜４上にシリコン窒化膜５を堆積し、そのシリコン窒化膜５の表面を酸化させる方法などにより、シリコン窒化膜５の表面にシリコン酸化膜６を形成し（図（ｃ））、その上に上層電極７を形成する（図（ｄ））ものである。 （もっと読む）

【課題】ギャップを更に狭小化することが可能なマイクロエレクトロメカニカルデバイスの構造及びその製造方法を提供する。
【解決手段】本発明に係るマイクロエレクトロメカニカルデバイスにおいては、共振子２２と電極２１が互いに対向し、その対向面には一対の熱酸化膜５、５が形成されて、両熱酸化膜間に狭小化されたギャップを有している。本発明に係るマイクロエレクトロメカニカルデバイスの製造工程においては、共振子２２と電極２１となるＳｉ層に対し、フォトリソグラフィとエッチングを用いた加工を施して、ギャップとなる溝２０を形成した後、該Ｓｉ層に対し、熱酸化処理を施して、溝２０の対向面に一対のＳｉ熱酸化膜５、５を形成する。 （もっと読む）

【課題】 厳格な耐圧性を要求されず、且つ過電圧印加時においてもサージ電流による破壊が生じにくい半導体装置を提供する。
【解決手段】 高濃度Ｐ型のコンタクト領域１７及び１８の間に係るＰ型の第１不純物拡散領域１３によってＰ型の半導体基板１１の基板面に平行な方向に抵抗を構成し、第１不純物拡散領域１３とＮウェル１２の間、及びＮウェル１２と半導体基板１１の間において夫々異なる整流方向のダイオードを半導体基板１１の基板面に垂直な方向に構成し、第１不純物拡散領域１３とＮウェル１２若しくはウェル１２より高濃度Ｎ型の第２不純物拡散領域１４の間、並びに、Ｎウェル１２若しくは第２不純物拡散領域１４と基板より高濃度Ｐ型の第３不純物拡散領域２１の間において、夫々異なる整流方向のダイオードを半導体基板１１の基板面に平行な方向に構成する。 （もっと読む）

【課題】チップサイズの縮小化を図ることが容易で、かつ出力トランジスタの形成領域から他の素子の形成領域への電子の移動を抑制する効果の高い半導体装置を提供する。
【解決手段】アクティブバリア構造は、各々がｐ型不純物領域ＰＳＲに接し、かつ互いにフローティング電位となるようにオーミック接続されたｐ型領域ＰＥ、ＰＲ２、ＰＲ３とｎ型領域ＮＥ、ＥＰ、ＮＲ１とを有する。アクティブバリア領域ＡＢＲと他の領域（出力トランジスタ形成領域ＯＥＲおよび制御回路形成領域ＣＣＲ）との間にトレンチ分離構造ＴＩが形成されている。トレンチ分離構造ＴＩは、半導体基板ＳＵＢの主表面からｎ^-エピタキシャル層ＥＰを貫通してｐ型不純物領域ＰＳＲに達するトレンチＴＲを有する。 （もっと読む）

【課題】半導体基板上に積層された電極のうち、シリコン基板に形成される第１の電極まわりの配線が簡略化された容量素子を提供することである。
【解決手段】本容量素子では、Ｐ型のシリコン基板１１に第１の電極２６ａが形成され、その上部に第２の電極３０ａおよび第３の電極３５ａがそれぞれ第１の絶縁膜２９および第２の絶縁膜３０を介して順次積層されている。第１の電極２６ａに高い電圧が印加されてもブレークダウンしないように、第１の電極２６ａは、不純物濃度の高いＮ拡散層２６からなり、その周囲にＮ拡散層よりも不純物濃度が低いＮウエル２５が形成されている。このため、Ｎウエル２５に金属配線４５を接続しなくても、Ｎウエル２５はＮ拡散層２６と常に同電位となる。 （もっと読む）

【課題】チャネル移動度のような電気的特性の優れた炭化ケイ素半導体装置およびその製造方法を提供する。
【解決手段】半導体装置１は、面方位｛０００１｝に対しオフ角が５０°以上６５°以下である、炭化ケイ素からなる基板２と、半導体層（図１のｐ型層４）と絶縁膜（図１の酸化膜８）とを備える。半導体層（ｐ型層４）は基板２上に形成され、炭化ケイ素からなる。絶縁膜（酸化膜８）は、半導体層（ｐ型層４）の表面に接触するように形成されている。半導体層と絶縁膜との界面（チャネル領域と酸化膜８との界面）から１０ｎｍ以内の領域における窒素原子濃度の最大値が１×１０²¹ｃｍ^-3以上である。 （もっと読む）

【課題】本発明は受動素子を備えた半導体装置及びその製造方法に関し、装置の小型化を図りつつ、かつ誘電損失の発生を抑制することを課題とする。
【解決手段】半導体チップ１１と、半導体チップ１１を貫通して形成された１５，１６とを有した半導体装置であって、半導体チップ１１の第１面３５Ａ（主面）に対する反対側の第２面３５Ｂに、貫通電極１５と接続したグランド層２８と、貫通電極１６に接続したパッチアンテナ３３とをSiO₂又はSiNよりなる無機絶縁層３０を介して積層した構成とする。 （もっと読む）

【課題】並置された複数種類の素子を有し、低工程数で、且つ低不良率により製造することができる半導体装置とその製造方法を提供する。
【解決手段】本発明の半導体装置は、半導体基板の上面に設けられたＭＯＳＦＥＴと、半導体基板の上面において、前記ＭＯＳＦＥＴと並置されたＰｉＰ容量素子と、前記ＰｉＰ容量素子の下方の前記半導体基板の溝部に形成された素子分離用酸化膜と、を含む。本発明の半導体装置の製造方法は、半導体基板に溝部を形成し、第1の開口部の底面と溝部の底面に酸化膜を成長させて第１の分離膜及び第２の分離膜を形成し、第２の分離膜上にＰｉＰ容量素子を形成する工程を含む。 （もっと読む）

【課題】携帯電話用ＲＦモジュールに搭載される高周波電力増幅器の性能を向上させることのできる技術を提供する。
【解決手段】ｐ型のエピタキシャル層の主面に形成されたｎ型領域と、ｎ型領域の主面の中央部に形成された第１ｐ型領域と、ｎ型領域の主面の周辺部からｎ型領域の周囲のエピタキシャル層の主面に形成された第２ｐ型領域と、第２ｐ型領域と基板本体とを接続するｐ^＋型埋め込み層８とから構成されて、高周波シリコンパワーＭＩＳのゲートに接続するゲート保護ダイオードＧＤ１において、ｐ^＋型埋め込み層８の端部８ａとｎ型領域を構成するｎ^＋型半導体領域１５との距離を７μｍ以上とする。これにより、高周波シリコンパワーＭＩＳの特性向上のために基板本体の抵抗を低くしても、ｐ^＋型埋め込み層８の端部８ａにおいて発生した応力により誘発される欠陥等のゲート保護ダイオードＧＤ１のリーク電流に与える影響が小さくなる。 （もっと読む）

【課題】バイポーラおよびＭＯＳ、受動素子を含む集積回路の製造方法において、ＭＯＳ、受動素子を絶縁膜で覆った後に、バイポーラのベース以降の工程を行うことを特徴とする半導体装置を提供する。
【解決手段】基板にバイポーラ・トランジスタの能動領域及びＭＯＳ素子の能動領域４１を形成し、能動領域の周りに水平面において絶縁領域８１を形成し、ＭＯＳ素子の能動領域上にＭＯＳゲート領域１１１、１１２を形成し、ＭＯＳゲート領域及びトランジスタの能動領域４１上に絶縁材料層１４１を形成し、絶縁層１４１の残りの部分がバイポーラ・トランジスタの能動領域を部分的に覆うように、絶縁層１４１に開口１４３を形成することにより、トランジスタの能動領域内にベース領域を画定する。絶縁層１４１は、ＭＯＳゲート領域上に残り、後続の製造工程の間ＭＯＳゲート領域を密閉及び保護する。 （もっと読む）

【課題】面積を増大させることなく、サージ耐量を向上させた静電気保護用半導体素子を提供することを課題とする。
【解決手段】
素子領域は、トレンチ形状のトレンチ絶縁膜５およびポリシリコン膜１１により、他の素子とは完全に絶縁分離されている。また、素子領域の上には、熱酸化処理によってＬｏｃｏｓ酸化膜１２が形成されており、このＬｏｃｏｓ酸化層１２の上には層間絶縁膜１３が形成され、層間絶縁膜１３を貫通するコレクタ電極１４、ベース電極１５、エミッタ電極１６が接続されている。ポリシリコン膜１１には、トレンチバイアス用電極１７が接続されており、トレンチバイアス用電極１７には、電源１８から負バイアスが印加される。この負バイアスにより、トレンチ絶縁膜５に近いｎ＋型埋め込み領域３及びｎ型半導体層４内に正孔が偏在し、これにより電子の流れの中心はｐｎ接合の中心だけではなく、トレンチ絶縁膜５側にシフトする。 （もっと読む）

【課題】直接に交流電源及び直流電源に応用でき、過流過電圧保護機能がある定電流源部品を提供する。
【解決手段】当該部品には、シリコン基板１、于シリコン基板１正面に形成した酸化層、酸化層正面に所在するドレイン金属、ソース金属、グリッド金属、シリコン基板１に植え込んだＰ＋保護リング５０、Ｎ＋ドレイン領域５２、Ｎ＋ソース領域５３、Ｎ＋ソース領域５３に所在するＰ＋下敷領域５１、Ｎ＋ドレイン領域５２とＮ＋ソース領域５３の間を接続するＮ−通路領域５４を有して、ドレイン金属、ソース金属がそれぞれＮ＋ドレイン領域５２、Ｎ＋ソース領域５３、Ｐ＋下敷領域５１に接続して、ソース金属、グリッド金属が接続金属で接続する。 （もっと読む）

【課題】アクティブ領域に発生する結晶欠陥を抑制することにより、半導体装置の不良率を低減できる技術を提供する。
【解決手段】本実施の形態１は、ＳＲＡＭの平面構成に関するものである。そして、本実施の形態１の特徴の１つは、図４に示すように、ｎチャネル型ＭＩＳＦＥＴ形成領域のアクティブ領域Ａｎ０、Ａｎ１、Ａｎ２、Ａｎ３をすべて分離構造とすることを前提として、終端部Ｔ０、Ｔ１、Ｔ２、Ｔ３の幅をアクティブ領域Ａｎ０、Ａｎ１、Ａｎ２、Ａｎ３の中央部の幅よりも広げる。例えば、終端部Ｔ０、Ｔ１、Ｔ２、Ｔ３をＬ字形状にする。 （もっと読む）

【課題】 工程数を低減することが可能な保護素子形成の技術を提供する。
【解決手段】 半導体基板主面の所定領域に形成された絶縁膜上に半導体素子が形成された半導体装置において、前記絶縁膜を前記領域内に間隙をおいて形成し、前記間隙に位置する半導体基板主面に半導体基板主面とは反対導電型の半導体層を形成する。具体的には、半導体基板主面の所定領域に形成されたフィールド絶縁膜によって規定されたセル領域にパワーＭＩＳＦＥＴが形成され、前記フィールド絶縁膜上に半導体素子が形成されている半導体装置において、前記フィールド絶縁膜を前記領域内に間隙をおいて形成し、前記間隙に位置する半導体基板主面に半導体基板主面とは反対導電型の半導体層を形成する。
上述した手段によれば、寄生ＭＩＳＦＥＴの形成及び耐圧の低下を防止しつつ、フィールド絶縁膜の直下にｐ型層を形成する必要がなくなるので、工程数の削減が可能となる。 （もっと読む）

【課題】素子分離絶縁膜上に形成されたキャパシタを有する半導体装置において、寄生容量を抑制すること。
【解決手段】本発明は半導体基板１０に設けられた素子分離絶縁膜１２と、素子分離絶縁膜上に設けられた導電層２２と、導電層を覆うように設けられた層間絶縁膜３０と、層間絶縁膜内であって導電層上に接触して設けられた金属からなる下層電極４２と、層間絶縁膜内であって下層電極上に設けられた誘電体層４９と、層間絶縁膜内であって誘電体層上に設けられた金属からなる上層電極５２と、を具備する半導体装置およびその製造方法である。 （もっと読む）

【課題】複数のチップ領域の電気的特性を検査する工程を含む半導体装置の製造技術において、製造歩留まりを向上させる。
【解決手段】ウェハの主面に配列した複数のチップ領域の中から、基準チップ領域を選定し（工程１０１）、その後、複数のチップ領域に複数の半導体素子および配線を形成する工程１０２および工程１０３の際に、基準チップ領域における最上の配線である基準導体膜を、そのパターン形状が、他の複数のチップ領域における最上の配線のパターン形状と異なるようにして形成し、その後、基準チップ領域の位置を半導体基板上の基準アドレスとして特定し（工程１０４）、その基準アドレスをもとに他の複数のチップ領域にそれぞれアドレスを決め（工程１０５）、電気的特性を順に検査し（工程１０６）、複数のチップ領域を選別する（工程１０６）。 （もっと読む）

【課題】通常の絶縁膜の形成に用いる抵抗加熱炉をそのまま使用し、特別なガスなどを使うことなく信頼性の高い絶縁膜をシリコンウェーハ上に形成する方法及び該方法により絶縁膜の形成された半導体素子を提供する。
【解決手段】シリコンウェーハを雰囲気ガス中で熱処理することにより絶縁膜を形成する絶縁膜の形成方法において、前記雰囲気ガスは窒素で希釈した酸素を使用し、前記熱処理は、前記雰囲気ガスの下、抵抗加熱炉を使用して７００〜９００℃の温度で前記シリコンウェーハに熱処理を施し、前記絶縁膜として１０ｎｍ以下の膜厚のシリコン酸化膜を形成する絶縁膜の形成方法。 （もっと読む）

【課題】容量素子を含む半導体装置において、容量素子の信頼性向上を図ることができる技術を提供する。
【解決手段】半導体基板１０に形成された素子分離領域１１上に容量素子を形成する。この容量素子は、下部電極１６と、下部電極１６上に容量絶縁膜２７を介して形成された上部電極２３とを有している。基本的に、下部電極１６と上部電極２３は、ポリシリコン膜１４、２０とこのポリシリコン膜１４、２０の表面に形成されたコバルトシリサイド膜３３から形成する。ここで、上部電極２３に形成されるコバルトシリサイド膜３３の端部を上部電極２３の端部から距離Ｌ１だけ離間するように構成する。その上、下部電極１６に形成されるコバルトシリサイド膜３３の端部を、上部電極２３と下部電極１６の境界から距離Ｌ２だけ離間するように構成する。 （もっと読む）