【課題】従来の容量素子を搭載した半導体装置と比較し、単位面積あたりの容量を増加させた容量素子を搭載することができる半導体装置及びその製造方法を提供する。
【解決手段】本発明に係る半導体装置の製造方法は、半導体基板１に素子分離膜２、ゲート絶縁膜、第１のポリシリコン膜４ａ及び酸化防止膜を形成し、第１のポリシリコン膜４ａに不純物イオンを注入する。次いで、第１のポリシリコン膜に熱酸化処理を施し、素子分離膜上に第１のポリシリコン膜を貫通する空隙又は貫通しない空隙を有する多孔質シリコン膜８ａを形成する。次いで、多孔質シリコン膜８ａの表面上に容量絶縁膜１２を形成し、第１のポリシリコン膜上、容量絶縁膜上及び空隙内に第２のポリシリコン膜１３を形成する工程とを具備することを特徴とする （もっと読む）

【課題】メタルゲート電極を有するＭＩＳ型トランジスタと高抵抗素子とを容易に集積化でき、製造工程数の増加と歩留まりの低下を抑制できる半導体装置及びその製造方法を提供する。
【解決手段】基板１００の素子領域にシリコン膜１１８と金属膜１０３の積層構造からなるＭＩＳ型トランジスタのゲート電極、及び素子分離領域上に前記シリコン膜と前記金属膜の積層構造からなる高抵抗素子を形成する。そして、前記ゲート電極の側壁に耐酸化性の絶縁膜１１０を形成し、前記高抵抗素子の前記金属膜１０３を酸化する。 （もっと読む）

【課題】高い信頼性を有し、微細化に好適な構造の保護ダイオードを備えた半導体装置およびその製造方法を提供する。
【解決手段】半導体基板３２の第１領域１１に形成された絶縁ゲート電界効果トランジスタ１２と、第１領域１１に隣接する第２領域１３に形成され、絶縁ゲート電界効果トランジスタ１２のゲート絶縁膜３４より厚く、且つ高濃度に不純物を含有するシリコン酸化膜４０と、シリコン酸化膜４０上に形成されたポリシリコン層内に複数のＰＮ接合を有するとともに、絶縁ゲート電界効果トランジスタ１２のゲートとソースとの間に接続され、絶縁ゲート電界効果トランジスタ１２のゲート破壊を防止する保護ダイオード１４と、を具備する。 （もっと読む）

【課題】製造効率を向上すると共に、内部回路の保護を的確に行うことが容易に可能な半導体装置、半導体装置の製造方法、静電放電保護素子を提供する。
【解決手段】半導体基板２０に第１導電型の第１半導体領域２１が形成され、その両側に第２導電型の第２及び第３半導体領域（２２，２３）が形成され、第１半導体領域の上方に絶縁膜を介してゲート電極３２が形成され、第１半導体領域と第３半導体領域の接合面をまたいでそれらにかかるように第１導電型の第４半導体領域３０が形成され、第２及び第３半導体領域にソース領域２６とドレイン領域２８が形成され、ゲート電極及びソース領域が接地され、内部回路に接続された入力パッド４０がドレイン領域に接続され、入力パッドにサージ電圧が入力された際にドレイン領域と第４半導体領域との間でツェナー降伏が生じて寄生バイポーラトランジスタがオン状態となり、サージ電圧を放電する。 （もっと読む）

【課題】製造効率を向上すると共に、内部回路の保護を的確に行う。
【解決手段】サージ電圧が入力パッドＰＡＤに入力された際に、ゲート電極５０１が、Ｐウェル２０１にて絶縁層３０１を介して対面する部分２０１Ｂに、キャリアを誘起させるように構成する。これにより、ＥＳＤ保護素子１０１において、寄生バイポーラトランジスタの直流電流増幅率ｈ_ＦＥを上昇させ、スナップバック開始電圧Ｖｔ１を低下させる。 （もっと読む）

【課題】ＥＳＤ保護素子の動作特性を向上させ、かつ、ＥＳＤ保護素子の大きさを減少させて半導体チップの大きさを縮小可能なＥＳＤ保護素子及びその製造方法を提供すること。
【解決手段】基板上に形成されたゲート電極と、前記ゲート電極の両側に露出する前記基板内に互いに同じ導電型で形成された第１ドーピング領域及び第２ドーピング領域と、前記第２ドーピング領域内に前記第２ドーピング領域とは逆導電型で形成された第３ドーピング領域と、前記ゲート電極から離隔し、前記ゲート電極の両側に露出する前記基板内に前記第１ドーピング領域及び第２ドーピング領域と同じ導電型で形成された第４ドーピング領域及び第５ドーピング領域と、を備える静電気放電保護素子を提供する。 （もっと読む）

【課題】本発明は、しきい値電圧のばらつきが大きいトランジスタのしきい値電圧を調整してしきい値電圧のばらつきを低減することを可能にする。
【解決手段】基板１１と絶縁層１２とシリコン層１３が積層されてなるＳＯＩ基板１０の該シリコン層１３の表面側にトランジスタ２０を形成する工程と、ＳＯＩ基板１０上に、トランジスタ２０を被覆する第１絶縁膜３０と、トランジスタ２０に電気的に接続される配線部４０とを形成する工程と、配線部４０を通じてトランジスタ２０のしきい値電圧を測定する工程と、第１絶縁膜３０表面に第２絶縁膜を介して支持基板を形成する工程と、ＳＯＩ基板１０の裏面側の基板１１と絶縁層１２の少なくとも一部を除去する工程と、測定されたしきい値電圧に基づいてトランジスタ２０のしきい値電圧を調整する工程を有する。 （もっと読む）

【課題】高精度なトランジスタ間相対比を求められるアナログ回路を実現できる半導体集積回路装置を小型・低コストで提供する。
【解決手段】１つのウェル領域内にＭＯＳトランジスタを１つのみ配し、複数のそのようなＭＯＳトランジスタを組み合わせてアナログ回路ブロックを構成することで、ウェル領域とチャネル領域間距離を同一にすることができ、高精度な半導体集積回路装置とすることができる。 （もっと読む）

【課題】ＥＳＤ保護回路を構成するダイオードのジャンクション耐圧を向上し、かつ素子面積を小さくしても十分に電流を流すことのできる保護ダイオードを備えた半導体装置およびその製造方法を提供する。
【解決手段】半導体層Ｓに形成された第１導電型不純物の低濃度層２と、第１導電型不純物の低濃度層２の表面側に埋め込むように形成された素子分離膜１０と、第１導電型不純物の低濃度層２における素子分離膜１０の一方側に形成された第１導電型不純物の中濃度層１と、第１導電型不純物の低濃度層２における第１導電型不純物の中濃度層１とは反対側の素子分離膜１０の他方側に形成された第２導電型不純物の中濃度層４と、第１導電型不純物の中濃度層１の表面側に形成された第１導電型不純物の高濃度層３と、第２導電型不純物の中濃度層４の表面側に形成された第２導電型不純物の高濃度層５とを有してなる保護ダイオードを備え、第１導電型不純物の中濃度層１と第２導電型不純物の中濃度層４とが相互に接触していないことを特徴とする半導体装置。 （もっと読む）

【課題】表面実装の際の処理に対して十分な強度を有する貫通電極を備えた貫通電極基板を簡単に製造することができる貫通電極基板の製造方法及び貫通電極基板を提供すること。
【解決手段】本発明のシリコン貫通電極基板の製造方法は、シリコン基板１にその厚さ方向に貫通した穴部２を形成して、前記厚さ方向に連続した梁１ｂで支持された貫通電極部１ａを残存させる工程と、前記梁１ｂを熱酸化して前記穴部２を絶縁層３で埋めることにより、シリコンで構成され、前記厚さ方向に貫通した貫通電極４を形成する工程と、を具備することを特徴とする。 （もっと読む）

【課題】デジタル回路領域とアナログ回路領域との離間距離を小さくでき、チップ面積の増大を抑制できる半導体集積回路装置を提供することを目的とする。
【解決手段】デジタル回路を形成するデジタル回路領域１３と、アナログ回路を形成するアナログ回路領域１２とに分離し、アナログ回路領域を、アナログ回路の能動素子を形成する能動素子領域１２ａと、アナログ回路の抵抗又はコンデンサを形成する抵抗容量素子領域１２ｂ，１２ｃとに分離し、抵抗容量素子領域１２ｂ，１２ｃをデジタル回路領域１３と隣り合う領域に配置し、能動素子領域１２ａをデジタル回路領域１３から離れた領域に配置する。 （もっと読む）

【課題】無線通信機能を有する半導体装置に振幅の大きい信号が供給された場合においても正常に動作し、且つ信頼性の高い半導体装置を提供する。
【解決手段】半導体装置は、交流電圧を生成するアンテナ１０１と、交流電圧を整流し、内部電圧Ｖｉｎを生成する整流回路１０２と、第１の保護回路１０７と、第２の保護回路１０８と、を有する。第１の保護回路１０７は、第１のダイオード２０１と、第２のダイオード２０２と、を有し、第２の保護回路は、容量素子２０３と、トランジスタ２０４と、を有する。第１の保護回路は、アンテナ１０１で生成される交流電圧の絶対値がある値よりも大きい場合に、その余剰分をカットし、第２の保護回路１０８は、整流回路１０２で生成された内部電圧Ｖｉｎが大きい場合に機能し、共振周波数をずらすことにより、半導体装置に入力される信号を減少させることができる。 （もっと読む）

【課題】簡易な工程で、自己整合シリサイドプロセスを用いた、ポリ抵抗を有する半導体装置を得ることができる製造方法を提供する。
【解決手段】半導体装置の製造方法は、半導体基板１０に素子分離層２０を形成する工程と、素子分離層の上方に抵抗層１１０を形成する工程と、抵抗層を覆う第１絶縁層１２０を形成する工程と、半導体基板の上方であって、素子分離層で区画された領域に、ゲート酸化膜２２０を形成する工程と、ゲート酸化膜の上方にゲート電極２１０を形成する工程と、ゲート電極の側壁にサイドウォール２４０を形成する工程と、半導体基板の露出した領域に不純物を注入して、ソースおよびドレイン領域を形成する工程と、第１絶縁層をパターニングすることによって、抵抗層を露出する工程と、抵抗層の露出した領域と、ゲート電極の上と、ソースおよびドレイン領域の上と、にシリサイド層３０を形成する工程とを含む。 （もっと読む）

【課題】サリサイドプロセスで金属シリサイド層を形成した半導体装置の信頼性を向上させる。
【解決手段】ゲート電極ＧＥ１，ＧＥ２、ソース・ドレイン用のｎ^＋型半導体領域７ｂ及びｐ^＋型半導体領域８ｂを形成してから、半導体基板１上にＮｉ_１−ｘＰｔ_ｘ合金膜を形成し、第１の熱処理を行って合金膜とゲート電極ＧＥ１，ＧＥ２、ｎ^＋型半導体領域７ｂ及びｐ^＋型半導体領域８ｂとを反応させることで、（Ｎｉ_１−ｙＰｔ_ｙ）_２Ｓｉ相の金属シリサイド層４１ａを形成する。この際、Ｎｉの拡散係数よりもＰｔの拡散係数の方が大きくなる熱処理温度で第１の熱処理を行ない、かつ、金属シリサイド層４１ａ上に合金膜の未反応部分が残存するように、第１の熱処理を行なう。これにより、ｙ＞ｘとなる。その後、未反応の合金膜を除去してから、第２の熱処理を行って金属シリサイド層４１ａを更に反応させることで、Ｎｉ_１−ｙＰｔ_ｙＳｉ相の金属シリサイド層４１ｂを形成する。 （もっと読む）

【課題】不揮発性記憶素子と、容量素子若しくは抵抗素子とを有するシステムＩＣの製造方法を提供する。
【解決手段】半導体基板の主面の素子分離領域５上に下部電極１０ｃが設けられ、かつ下部電極１０ｃ上にＯＮＯ膜１１，１２，１３からなる誘電体膜を介在して上部電極１９ｃが設けられた容量素子Ｃを有する半導体集積回路装置であって、半導体基板の主面の素子分離領域５と下部電極１０ｃとの間に耐酸化性膜８、及び下部電極１０ｃと上部電極１９ｃとの間に耐酸化性膜１２を有する。 （もっと読む）

【課題】半導体装置の製造歩留まりを向上できる。
【解決手段】本発明の例に関わる半導体装置は、ウェハ１内に設けられる第１及び第２半導体チップエリア２_１，２_２と、第１及び第２半導体チップエリア２_１，２_２内の各々に設けられ、トランジスタが形成される第１素子領域５_１，５_２と、第１及び第２半導体チップ５_１，５_２間に設けられるダイシングエリア３Ａと、ダイシングエリア３Ａ内に設けられ、アライメントマークが形成されるアライメント領域３５と、第１素子領域５_１，５_２とアライメント領域３５との間に設けられ、ウェハ１表面に対して垂直方向に突出した凸部９_１，９_２を有する凸部形成領域７_１，７_２とを具備し、凸部９_１，９_２の上端は、ウェハ１表面より高い位置にあり、トランジスタのゲート電極１２上端よりも低い位置にある。 （もっと読む）

【課題】 トランジスタと抵抗等複数種類の半導体素子を簡略化した工程で作成する。
【解決手段】 半導体装置の製造方法は、半導体基板にアスペクト比１以上の素子分離領域を形成し、ゲート絶縁膜を形成し、シリコン層を堆積し、パターニングしてゲート電極と抵抗素子を形成し、ゲート電極の側壁サイドウォールを形成し、第１の活性領域に高濃度の燐を、第２の活性領域及び抵抗素子に高濃度のｐ型不純物を、イオン注入し、５００℃以下の温度でサリサイドブロック層を形成し、サリサイドブロック層を覆うように金属層を堆積し、選択的に金属シリサイド層を形成する。厚いゲート絶縁膜と著しく薄いゲート絶縁膜を形成し、サイドウォール形成前、厚いゲート絶縁膜は貫通しない第１導電型のイオン注入と、厚いゲート絶縁膜も貫通する逆導電型の斜めイオン注入を行う。 （もっと読む）

【課題】Depletion型MOS TrとEnhance型MOS Trによって形成される半導体装置において、回路的な付加によって半導体装置の面積を増大させることなく、温度特性やアナログ特性を向上させた基準電圧回路を提供する。
【解決手段】異なる濃度を有するDepletion型MOS TrとEnhance型MOS Trのウェル領域を作製する。 （もっと読む）

【課題】レーザトリミングを行うことにより抵抗値が調整される薄膜抵抗８を備えた半導体装置において、欠陥が発生することを抑制することができる半導体装置およびその製造方法を提供する。
【解決手段】半導体層３に、薄膜抵抗８の抵抗値をレーザトリミングにより調整する際に、薄膜抵抗８を透過した後、半導体層３に入射されるレーザおよび半導体層３と埋込絶縁膜２との界面または埋込絶縁膜２と支持基板１との界面で反射されるレーザとが集光される部分を含むようにトレンチ１１を形成し、トレンチ１１に半導体層３よりも消衰係数の低い埋込材料１２を埋め込む。 （もっと読む）

【課題】シリコン基板へのリーク電流が抑制されたＭＯＳ型キャパシタを提供する。
【解決手段】ＭＯＳ型のキャパシタの電荷蓄積領域６のシリコン基板にトレンチを設けることにより、Ｐ型シリコン基板１とＮ型低濃度ウェル領域２の接触面積を減少させたから、Ｎ型低濃度ウェル領域２からＰ型シリコン基板１へのリーク電流を低減させたＭＯＳ型キャパシタを得ることが出来る。 （もっと読む）