【課題】 抵抗素子の抵抗値の選択範囲を拡大し、且つ抵抗層形成後にシリサイドブロックを形成せずに該抵抗層のシリサイド化を防止することを可能にする。
【解決手段】 半導体領域１１上に絶縁膜１５を形成し、絶縁膜１５を介して半導体領域１１に不純物のイオン注入１２を行う。これにより、絶縁膜１５の下に抵抗層１３が形成されるとともに、抵抗層１３に隣接して電極領域１４が形成される。その後、電極領域１４の表面にシリサイド膜１７を形成する。このとき、絶縁膜１５は、抵抗層１３がシリサイド化されることを防止するシリサイドブロックとして機能する。イオン注入１２として、同一半導体基板上に形成されるＭＯＳトランジスタのソース／ドレイン領域への不純物注入工程を利用し得る。 （もっと読む）

【課題】半導体基板に素子と貫通電極とが形成された半導体装置の製造方法において、貫通電極からの銅による素子の汚染を防止できる方法を提供する。
【解決手段】半導体基板１０と、それに形成された素子ＺＤと、半導体基板１０を貫通するスルーホールＴＨと、半導体基板１０の両面側及びスルーホールＴＨの内面に形成されて、素子ＺＤを被覆する絶縁層１２とを備えた構造体を用意する工程と、スルーホールＴＨ内に貫通電極２０を形成する工程と、貫通電極２０を被覆する第１バリア金属層３０ａを形成する工程と、素子ＺＤの接続部に到達するコンタクトホールＣＨ１を形成する工程と、コンタクトホールＣＨ１内の素子ＺＤの接続部の自然酸化膜を除去する工程と、第１バリア金属層３０ａを利用して、貫通電極２０に接続される第１配線層４０と、コンタクトホールＣＨ１を通して素子ＺＤの接続部に接続される第２配線層４０ａとを形成する工程とを含む。 （もっと読む）

【課題】基板上に抵抗素子を備える半導体装置において、シリコン抵抗素子の抵抗値の低下を防ぐ。
【解決手段】半導体装置１は、基板１０上に、ＭＩＰＳ構造を有するＭＯＳトランジスタとシリコン抵抗素子を備える。抵抗素子は、基板１０の上に設けられた金属膜２８と、金属膜２８の上に設けられた絶縁膜３０と、絶縁膜３０の上に設けられたシリコン層３７と、からなる。絶縁膜３０は、シリコン酸化膜、シリコン窒化膜、ＨｆＳｉＯＮ、ＨｆＯ_２、ＺｒＯ_２、ＨｆＡｌＯ、Ａｌ_２Ｏ_３から選ばれる少なくとも一つを有する。 （もっと読む）

【課題】平坦な表面を有する層間絶縁膜を短時間で形成することができ、また、層間絶縁膜の厚さの増大を招くことなく、金属イオンによる半導体基板の汚染に対する長期信頼性を保証することができる、半導体装置およびその製造方法を提供する。
【解決手段】半導体装置１は、半導体基板２と、半導体基板２上に形成された層間絶縁膜８とを備えている。そして、層間絶縁膜８は、半導体基板２側から順に、ＨＤＰ膜１０、ゲッタリング層１２およびＮＳＧ膜１１が積層された構造を有している。ゲッタリング層１２は、金属イオン、とくに可動イオンを捕獲する性質を有している。 （もっと読む）

【課題】従来に比べて更に保護能力を高めた保護素子を含む半導体装置を提供する。
【解決手段】Ｐ型ウェル２内にはＰ型領域４，Ｎ型領域５ａが、Ｎ型ウェル３内にはＰ型領域７ａ，Ｎ型領域８がそれぞれ形成され、両ウェル２及び３にまたがってＮ型領域６が形成されている。Ｎ型領域５ａはＮ型ウェル３より不純物濃度が高く、Ｎ型領域６，８はそれよりも更に高い。Ｐ型領域７ａはＰ型ウェル２より不純物濃度が高く、Ｐ型領域４はそれよりも更に高い。Ｎ型領域５ａの上層には、不純物濃度がＮ型領域５ａより高く、Ｎ型領域６，８と同程度のＮ型ドープトポリシリコン膜１１がＮ型領域５ａに接触して形成されている。Ｐ型領域７ａの上層には、不純物濃度はＰ型領域７ａより高く、Ｐ型領域４と同程度のＰ型ドープトポリシリコン膜１２がＰ型領域７ａに接触して形成されている。 （もっと読む）

【課題】大容量化に適した構造のキャパシタを有する半導体集積装置を提供する。
【解決手段】素子分離層１２で電気的に分離された第１電極層１３と、第１電極層１３および素子分離層１２上に形成され、第１電極層１３が露出する開口１４ａを有する電極間絶縁膜１４と、電極間絶縁膜１４上に形成され、開口１４ａを介して第１電極層１３と電気的に接続された第２電極層１５の第１電極部１５ａと、第１電極部１５ａと電気的に分離された第２電極層１５の第２電極部１５ｂと、素子分離層１２の上方の第２電極部１５ｂの下面から電極間絶縁膜１４を貫通して素子分離層１２内に延伸し、第１電極層１３の側面と対向する第２電極層１５の第３電極部１５ｃとを有し、第１電極層１３と第２電極部１５ｂとで電極間絶縁膜１４を挟持する第１容量素子Ｃ１と、第１電極層１３の側面と第３電極部１５ｃとで素子分離層１２を挟持する第２容量素子Ｃ２とを形成する。 （もっと読む）

【課題】抵抗特性のばらつきが少ない抵抗素子を低コストで形成することを可能とした半導体装置の製造方法及び半導体装置を提供する。
【解決手段】ＳＯＩ領域のＳｉ基板１上にＳｉＧｅ層を形成する工程と、ＳｉＧｅ層上にＳｉ層１３を形成する工程と、Ｓｉ層１３及びＳｉＧｅ層を平面視で抵抗素子の形状に形成する工程と、Ｓｉ層１３及びＳｉＧｅ層の各側面にサイドウォール１７を形成する工程と、ＳｉＧｅ層を露出する溝部１９を形成する工程と、サイドウォール１７によりＳｉ層１３の側面が支えられた状態で、溝部１９を介してＳｉＧｅ層をエッチングすることにより、Ｓｉ層１３とＳｉ基板１との間に空洞部２１を形成する工程と、を含む。 （もっと読む）

【課題】低温プロセスで製造でき、リーク電流が抑制された電子素子を提供する。
【解決手段】基板１０上に、端部断面のテーパー角度が６０°以下である下部電極２２と、前記下部電極２２上に配置され、水素原子の含有率が３原子％以下であり、波長６５０ｎｍにおける屈折率ｎが１．４７５以下であるＳｉＯ_２膜２４と、前記ＳｉＯ_２膜２４上に配置され、前記下部電極２２と重なり部を有する上部電極２６と、を有する電子素子である。 （もっと読む）

【課題】容量絶縁膜を均一な膜厚に形成して、容量素子全体の電圧追従性と容量素子の耐圧を向上させることで、信頼性を高めることを可能にする。
【解決手段】半導体基板１１に形成された素子分離領域１２により区画されたアクティブ領域１３と、前記アクティブ領域１３に形成された拡散層からなる第１電極２１と、前記第１電極２１上に形成された容量絶縁膜２２と、前記第１電極２１の平坦面上に前記容量絶縁膜２２を介して形成された第２電極２３を有し、前記第２電極２３は、平面レイアウト上、前記アクティブ領域１３内でかつ前記第１電極２１内に形成されている。 （もっと読む）

【課題】半導体の酸化物を安定化させることができる上、欠陥密度が低くて電子移動度が高い誘電体層を得て、デバイスの信頼性及び性能を大幅に改善することができる半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、半導体基板１０内に設け、第１のゲルマニウムドープト領域を含む第１の電極と、第１の電極上に設け、半導体酸化物及び安定金属を含む第１の誘電体層２３と、第１の誘電体層２３上に設ける第２の電極とを備える。第１の電極及び第２の電極によりキャパシタを形成する。 （もっと読む）

【課題】ＥＳＤサージ耐量を向上できるようにする。
【解決手段】ＬＤＭＯＳにおいて、ｎ＋型ドレイン領域５を囲むように、ｎ型基板１よりも高濃度に形成され、ｎ＋型ドレイン領域５に近づくほど高濃度となるｎ型領域６を配置する。さらに、ｎ＋型ソース領域８に隣接配置されるｐ＋型コンタクト領域９がｎ＋型ソース領域８の下部まで入り込むようにし、ｎ＋型ソース領域８、ｐ型ベース領域７及びｎ型基板１によって形成される寄生トランジスタがオンし難くなるようにする。 （もっと読む）

【課題】例えば、液晶装置等の電気光学装置の製造に要するコスト削減と、表示性能の向上とを同時に実現する。
【解決手段】ＴＦＴ（３０）は、ＴＦＴアレイ基板（１０）上において下側容量電極（８０ａ）及び（８０ｂ）と同層に形成された半導体層（３０ａ）と、その上に形成されたゲート絶縁膜（３０ｂ）と、ゲート電極（３０ｃ）とを備えて構成されている。半導体層（３０ａ）は、ＴＦＴアレイ基板（１０）の厚み方向に沿った厚みよりＴＦＴアレイ基板（１０）の基板面に沿った幅が大きくなるように形成されている。したがって、ＴＦＴ（３０）及び保持容量（７０）によれば、液晶装置（１）の製造時に、ポリシリコン等の半導体からなる下側容量電極（８０ａ）及び（８０ｂ）と共通の工程によってＴＦＴ（３０）を形成可能であり、液晶装置（１）の製造プロセスを簡略化でき、且つ製造コストの低減できる。 （もっと読む）

【課題】ＥＳＤ対策をした保護回路および半導体装置を提供する。
【解決手段】集積回路と電気的に接続された信号線と、信号線と第１の電源線との間に設けられた第１のダイオード、及び第１のダイオードと並列に設けられた第２のダイオードと、第１の電源線と第２の電源線との間に設けられた第３のダイオードとを有し、第１のダイオードは、トランジスタをダイオード接続することによって形成されたダイオードであり、第２のダイオードはＰＩＮ接合又はＰＮ接合を有するダイオードである保護回路。上記保護回路は、特に薄膜トランジスタを用いて作製される半導体装置に用いられることで効果を発揮する。 （もっと読む）

【課題】高サージ耐量を維持しつつ、電気容量と降伏電圧のトレードオフ関係を解消できる半導体装置を提供する。
【解決手段】本発明の半導体装置は、半導体基板１の一方の面上に形成された絶縁膜２上に、互いに異なる導電型の第１の低濃度半導体層（ｐ⁻型の半導体層３）と第２の低濃度半導体層（ｎ⁻型の半導体層４）が積層されている。また、第２の低濃度半導体層の表面から深さ方向へ、同じ導電型の第１の高濃度半導体層（ｎ^＋型の半導体層５）と第３の高濃度半導体層（ｎ^＋型の半導体層７）が互いに対向して延在しており、それらとは異なる導電型の第２の高濃度半導体層（ｐ^＋型の半導体層６）が第３の高濃度半導体層の層内に埋設されている。さらに、第１と第２の低濃度半導体層それぞれの不純物濃度と厚みが、印加電圧のない状態で、第１と第２の低濃度半導体層が空乏層で覆われるように設定されている。 （もっと読む）

【課題】従来の半導体装置では、寄生Ｔｒのオン電流が半導体層表面を流れることで、素子が熱破壊するという問題があった。
【解決手段】本発明の半導体装置では、ドレイン領域としてのＮ型の拡散層９にＰ型の拡散層１４及びドレイン導出領域としてのＮ型の拡散層１０が形成される。そして、Ｐ型の拡散層１４は、ＭＯＳトランジスタ１のソース−ドレイン領域間に配置される。この構造により、ドレイン電極２８に正のＥＳＤサージが印加され、寄生Ｔｒ１のオン電流Ｉ１が流れた場合にも、寄生Ｔｒ１のオン電流Ｉ１の電流経路がエピタキシャル層深部側となることで、ＭＯＳトランジスタ１の熱破壊が防止される。 （もっと読む）

【課題】デカップリングコンデンサが集積された半導体装置を提供する。
【解決手段】半導体素子１１が形成された半導体基板１２の主面に絶縁膜１３を介して形成され、絶縁膜１３を貫通するビア１４を介して半導体素子１１に接続された電極１５と、電極１５の上面および側面に形成された誘電体膜１６と、絶縁膜１３上に形成され、電極１５を取り囲み、電極１５より高い側壁を有する絶縁性のダム層１７と、ダム層１７内に充填された電解質層１８と、ダム層１７に冠着され、電解質層１８を封止するとともに、基準電位ＧＮＤに接続される導電性蓋体１９と、を具備する。 （もっと読む）

【課題】高誘電率でありかつリーク電流を低減することが可能なゲート絶縁膜を備えた半導体装置を提供する。
【解決手段】半導体装置は、半導体基板１１上に設けられ、かつランタンアルミシリコン酸化物若しくは酸窒化物を含む第１の誘電体膜２３と、第１の誘電体膜２３上に設けられ、かつハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）、及び希土類金属のうち少なくとも１つを含む酸化物若しくは酸窒化物を含む第２の誘電体膜２４と、第２の誘電体膜２４上に設けられた電極１４とを含む。 （もっと読む）

【課題】高耐圧のノイズやサージから内部回路を守るＥＳＤ保護素子であり、要求される条件により合わせ込みやすい構造のＥＳＤ保護素子を提供する。
【解決手段】高耐圧を有する半導体装置をノイズやサージから守るＬＯＣＯＳオフセット型Ｎチャネル型ＭＯＳを利用したＥＳＤ保護素子１００において、ドレイン側のＬＯＣＯＳ酸化膜-コンタクト間距離１４の内側に抵抗領域１５を設け、この抵抗領域１５の距離を変えることにより、ＥＳＤ保護素子の動作時における寄生バイポーラトランジスタのオン状態を保持する保持電圧を容易に調整することが可能となる。 （もっと読む）

【課題】デプレッション型ＭＯＳトランジスタとエンハンス型ＭＯＳトランジスタによって形成される基準電圧発生回路装置の面積を大きくすることなく基準電圧の温度特性を向上させる。
【解決手段】デプレッション型ＭＯＳトランジスタの濃度プロファイルを、第一導電型チャネル領域の基板表面側の不純物濃度が薄く、かつ前記第一導電型チャネル領域と第二導電型の基板領域もしくはウェル領域にて形成されるＰＮ接合付近の前記第一導電型チャネル領域の不純物濃度が濃くなるように制御することで基準電圧の温度特性を向上させる。 （もっと読む）

【課題】半導体装置の製造歩留りを向上させる。
【解決手段】素子分離領域２を含む半導体基板１上に多結晶シリコン膜７と絶縁膜８を形成してパターニングし、多結晶シリコン膜７かならる下部電極１１ａ，１１ｂおよび下部電極１１ａ，１１ｂ間のダミーパターン１２を形成する。下部電極１１ａ，１１ｂおよびダミーパターン１２とそられの上に形成された絶縁膜８を覆うように多結晶シリコン膜１７を形成し、多結晶シリコン膜１７上にキャップ保護膜を形成する。キャップ保護膜上に反射防止膜およびフォトレジストパターンを形成し、フォトレジストパターンをエッチングマスクとして用いて反射防止膜、キャップ保護膜および多結晶シリコン膜１７を順次ドライエッチングすることで、下部電極１１ａ，１１ｂ上に容量絶縁膜としての絶縁膜８を介して多結晶シリコン膜１７からなる上部電極２１ａ，２１ｂを形成してキャパシタ３６ａ，３６ｂを形成する。 （もっと読む）