容量素子とその製造方法および固体撮像装置と撮像装置
【課題】容量絶縁膜を均一な膜厚に形成して、容量素子全体の電圧追従性と容量素子の耐圧を向上させることで、信頼性を高めることを可能にする。
【解決手段】半導体基板１１に形成された素子分離領域１２により区画されたアクティブ領域１３と、前記アクティブ領域１３に形成された拡散層からなる第１電極２１と、前記第１電極２１上に形成された容量絶縁膜２２と、前記第１電極２１の平坦面上に前記容量絶縁膜２２を介して形成された第２電極２３を有し、前記第２電極２３は、平面レイアウト上、前記アクティブ領域１３内でかつ前記第１電極２１内に形成されている。
【解決手段】半導体基板１１に形成された素子分離領域１２により区画されたアクティブ領域１３と、前記アクティブ領域１３に形成された拡散層からなる第１電極２１と、前記第１電極２１上に形成された容量絶縁膜２２と、前記第１電極２１の平坦面上に前記容量絶縁膜２２を介して形成された第２電極２３を有し、前記第２電極２３は、平面レイアウト上、前記アクティブ領域１３内でかつ前記第１電極２１内に形成されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、容量素子とその製造方法および固体撮像装置と撮像装置に関するものである。
【背景技術】
【０００２】
ＭＯＳ容量はフラットバンド近辺で容量値に変極点（Ｎ型の場合は反転、Ｐ型の場合は蓄積）を持ち、ゲート電圧に対して容量値が変化する。
前述のようにフラットバンド近辺での変局点、つまり電圧追従性がないような容量として、ゲート電極／酸化シリコン（ＳｉＯ2）膜／高濃度に不純物を有するシリコン層という構成の容量素子がある。この容量素子では、シリコン基板に高濃度イオン注入を行い、シリコンのフェルミレベルを縮退させて金属様にして、チャネル層として使用している。そして上記イオン注入を行った後、上記シリコン基板表面に熱酸化膜を形成し、その熱酸化膜を介してゲート電極を形成して上記容量素子を形成している。
また、半導体基板表面に熱酸化膜を形成した後、その熱酸化膜に開口を形成し、その開口内の半導体基板に薄い酸化膜を形成する。そしてその薄い酸化膜越しに高濃度イオン注入を行い、半導体基板に高濃度領域を形成し、上記薄い酸化膜上に金属電極を形成して、ＭＯＳ容量を形成する技術が開示されている（例えば、特許文献１参照。）。
【０００３】
通常、容量素子が形成される領域のシリコン基板には、ＬＯＣＯＳ構造もしくはＳＴＩ（Shallow Trench Isolation）構造の素子分離領域を形成する。以下、ＬＯＣＯＳ構造の素子分離領域で説明する。
【０００４】
上記素子分離領域を形成した後、イオン注入時の汚染（コンタミネーション）、ノッキング、ダメージを防ぐために、シリコン基板表面に例えば１０ｎｍから３０ｎｍの厚さの薄い熱酸化膜からなるプレ酸化膜を形成する。
次に、上記高濃度領域のチャネルを作製するために、上記プレ酸化膜越しに不純物を高濃度にイオン注入する。このとき、例えば、素子分離領域（酸化シリコン膜）にはチャネル領域と同様に、高濃度に不純物がイオン注入される。
そして、図２０（１）に示すように、ＬＯＣＯＳ法（局所酸化法）によって、シリコン基板１１１に酸化シリコン膜からなる素子分離領域１１２を形成し、さらにシリコン基板１１１にプレ酸化膜１５１を形成する。そして上記プレ酸化膜１５１を通して上記シリコン基板１１１に高濃度のイオン注入が行われ、拡散層からなる第１電極１２１が形成される。この場合、レジストマスク１４１に被覆されていない上記素子分離領域１１２の酸化シリコン膜には、イオン注入によるダメージ（図示せず）が形成される。なお、図示はしていないが、素子分離領域１１２端下部のシリコン基板１１１にも上記イオン注入が低濃度になされる。
上記イオン注入後に、容量酸化膜を形成するための前洗浄により上記プレ酸化膜１５１をフッ酸系の薬液で除去した後、上記シリコン基板１１１の表面を清浄にするためＳＣ洗浄（アンモニア過水洗浄）を行う。
その結果、図２０（２）に示すように、プレ酸化膜１５１（前記図２０（１）参照）が除去されてシリコン基板１１１が露出される。
【０００５】
しかしながら、実際には図２１（３）に示すように、上記プレ酸化膜１５１（前記図２０（１）参照）を除去する際に、イオン注入時にダメージを受けた素子分離領域１１２の酸化シリコン膜はダメージ受けていない部分よりも過剰にエッチングされる。これは、イオン注入時にダメージを受けた素子分離領域１１２の酸化シリコン膜はダメージ受けていない部分よりもエッチングレートが早いためである。
上記素子分離領域１１２の端部で高濃度に不純物のイオン注入が行われた部分は、イオン注入によるダメージを受けているので、素子分離領域１１２の酸化シリコン膜が過剰エッチングされ、シリコン基板１１１が露出される。特にＬＯＣＯＳ構造のバーズピーク部分での酸化シリコン膜の過剰エッチングが著しい。上記過剰エッチングは、イオン注入による不純物の注入量（ドーズ量）が１×１０14／ｃｍ2以上で顕著に起こる現象である。
この結果、高濃度にイオン注入されていないシリコン基板部分１１１Ａが露出される。
【０００６】
その後、図２１（４）に示すように、例えば熱酸化法によって、シリコン基板１１１表面に容量酸化膜１２２を形成する。このとき、上記容量酸化膜１２２は、第１電極１２１の部分の不純物濃度が高いので、高濃度にイオン注入されていないシリコン基板部分１１１Ａよりも厚く形成される。いわゆる、増速酸化が生じる。一方、素子分離領域１１２の過剰エッチングによって露出されたシリコン基板部分１１１Ａには、素子分離領域１１２の陰になって高濃度イオン注入がされていないので、高濃度イオン注入された部分（第１電極１２１）よりも容量酸化膜１２２の膜厚が薄くなる。
そして、図２２（５）に示すように、上記容量酸化膜１２２上に第２電極１２３を形成して、上記第１電極１２１、上記容量酸化膜１２２、上記第２電極１２３で容量素子１２０を構成する。上記容量酸化膜１２２は膜厚にばらつきを生じているので、この容量酸化膜１２２を用いて上記容量素子１２０を形成した場合、上記素子分離領域１１２端部の容量酸化膜１２２の薄膜化部分も容量として働き、この容量がいわゆる寄生容量として問題となる。またこの部分は並列容量として働き、容量素子全体の電圧追従性の悪化の原因となり、また容量酸化膜１２２が薄膜化した部分は耐圧も弱くなっている。この結果、容量素子１２０の信頼性を低くしている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開昭６１−０４８９５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
解決しようとする問題点は、容量素子の容量酸化膜を熱酸化で形成した場合、その膜厚を均一な厚さに形成することが困難な点である。
【０００９】
本発明は、容量絶縁膜を均一な膜厚に形成して、容量素子全体の電圧追従性と容量素子の耐圧を向上させることで、信頼性を高めることを可能にする。
【課題を解決するための手段】
【００１０】
本発明の容量素子は、半導体基板に形成された素子分離領域により区画されたアクティブ領域と、前記アクティブ領域に形成された拡散層からなる第１電極と、前記第１電極上に形成された容量絶縁膜と、前記第１電極の平坦面上に前記容量絶縁膜を介して形成された第２電極を有し、前記第２電極は、平面レイアウト上、前記アクティブ領域内でかつ前記第１電極内に形成されている。
【００１１】
本発明の容量素子では、第１電極の平坦面上に第２電極が形成されていることから、当然、第２電極下面に容量絶縁膜も第１電極の平坦面に形成されている。したがって、容量絶縁膜は均一な膜厚で形成されている。
【００１２】
本発明の容量素子の製造方法は、半導体基板にアクティブ領域を区画する素子分離領域を形成する工程と、前記アクティブ領域に不純物をイオン注入して拡散層からなる第１電極を形成する工程と、前記第１電極上に容量絶縁膜を形成する工程と、前記第１電極の平坦面上に前記容量絶縁膜を介して第２電極を形成する工程を有し、前記第２電極は、平面レイアウト上、前記アクティブ領域内でかつ前記第１電極内に形成される。
【００１３】
本発明の容量素子の製造方法（第１製造方法）では、第１電極の平坦面上に第２電極が形成されることから、当然、第２電極下面に容量絶縁膜も第１電極の平坦面に形成される。したがって、容量素子の容量絶縁膜は第１電極の平坦面上に均一な膜厚で形成される。
【００１４】
本発明の容量素子の製造方法は、半導体基板のアクティブ領域となる領域に不純物をイオン注入して拡散層からなる第１電極を形成する工程と、半導体基板にアクティブ領域を区画する素子分離溝を形成する工程と、前記素子分離溝の内部に絶縁膜を埋め込んで素子分離領域を形成する工程と、前記第１電極上に容量絶縁膜を形成する工程と、前記容量絶縁膜上に第２電極を形成する工程を有し、前記素子分離溝の一部は、前記第１電極の周部およびその周囲の前記半導体基板を除去して形成される。
【００１５】
本発明の容量素子の製造方法（第２製造方法）では、ＳＴＩ構造の素子分離領域を作製する前に、半導体基板のアクティブ領域となる領域に高濃度イオン注入を行って拡散層からなる第１電極を形成する。その後、素子分離領域が形成される素子分離溝を、第１電極の周部およびその周囲の半導体基板を除去して形成する。このため、アクティブ領域が全て高濃度イオン注入領域の第１電極となり、その上部に形成される容量絶縁膜は、均一な膜厚に形成される。したがって、第２電極は、均一な膜厚に形成された容量絶縁膜上に形成されることになる。
【００１６】
本発明の固体撮像装置は、入射光を光電変換して信号電荷を得る光電変換部を有する画素部と、前記画素部から出力された信号電荷とＡＤ変換用の参照電圧とを比較する比較器を有するカラムＡＤ回路を複数有するカラム処理部と、前記画素部からの出力側と前記比較器との間にＤＣ成分をカットする容量素子を備え、前記容量素子は、半導体基板に形成された素子分離領域により区画されたアクティブ領域と、前記アクティブ領域に形成された拡散層からなる第１電極と、前記第１電極上に形成された容量絶縁膜と、前記第１電極の平坦面上に前記容量絶縁膜を介して形成された第２電極を有し、前記第２電極は、平面レイアウト上、前記アクティブ領域内でかつ前記第１電極内に形成されている。
【００１７】
本発明の撮像装置は、入射光を集光する集光光学部と、前記集光光学部で集光した光を受光して光電変換する固体撮像装置を有する撮像部と、前記固体撮像装置で光電変換された信号を処理する信号処理部を有し、前記固体撮像装置は、入射光を光電変換して信号電荷を得る光電変換部を有する画素部と、前記画素部から出力された信号電荷とＡＤ変換用の参照電圧とを比較する比較器を有するカラムＡＤ回路を複数有するカラム処理部と、前記画素部からの出力側と前記比較器との間にＤＣ成分をカットする容量素子を備え、前記容量素子は、半導体基板に形成された素子分離領域により区画されたアクティブ領域と、前記アクティブ領域に形成された拡散層からなる第１電極と、前記第１電極上に形成された容量絶縁膜と、前記第１電極の平坦面上に前記容量絶縁膜を介して形成された第２電極を有し、前記第２電極は、平面レイアウト上、前記アクティブ領域内でかつ前記第１電極内に形成されている。
【発明の効果】
【００１８】
本発明の容量素子は、容量絶縁膜が均一な膜厚に形成されているので、寄生容量を生じることがなくなり、容量素子全体の電圧追従性が良好なものとなる。また、容量絶縁膜が薄くなる部分を生じないことから耐圧が劣化した部分を生じないので、容量素子の耐圧を向上させることができ、信頼性を高めることができる。
という利点がある。
【００１９】
本発明の容量素子の第１製造方法は、容量絶縁膜が均一な膜厚に形成されるので、寄生容量を生じることがなくなり、容量素子全体の電圧追従性が良好なものとなる。また、容量絶縁膜が薄くなる部分を生じないことから耐圧が劣化した部分を生じないので、容量素子の耐圧を向上させることができ、信頼性を高めることができるという利点がある。
【００２０】
本発明の容量素子の第２製造方法は、容量絶縁膜が均一な膜厚に形成されるので、寄生容量を生じることがなくなり、容量素子全体の電圧追従性が良好なものとなる。また、容量絶縁膜が薄くなる部分を生じないことから耐圧が劣化した部分を生じないので、容量素子の耐圧を向上させることができるので、信頼性を高めることができるという利点がある。
【００２１】
本発明の固体撮像装置は、本発明の容量素子が用いられることから、容量素子全体の電圧追従性が良好なものとすることができるので、安定した信号処理が可能になるという利点がある。
【００２２】
本発明の撮像装置は、本発明の固体撮像装置が用いられることから、固体撮像装置が安定した信号処理が行えるので、高品質な画像が得られるという利点がある。
【図面の簡単な説明】
【００２３】
【図１】本発明の第１実施の形態に係る容量素子の構成の第１例を示した平面レイアウト図およびＡ−Ａ’線断面図である。
【図２】容量誤差と第１電極の不純物濃度の関係図である。
【図３】本発明の第１実施の形態に係る容量素子の構成の第２例示した平面レイアウト図およびＢ−Ｂ’線断面図である。
【図４】容量素子の第２例の変形例を示した平面レイアウト図およびＣ−Ｃ’線断面図である。
【図５】本発明の第２実施の形態に係る容量素子の製造方法の第１例を示した平面レイアウト図および製造工程断面図である。
【図６】製造方法の第１例を示した平面レイアウト図と製造工程断面図である。
【図７】製造方法の第１例を示した平面レイアウト図と製造工程断面図である。
【図８】製造方法の第１例を示した平面レイアウト図と製造工程断面図である。
【図９】製造方法の第１例を示した平面レイアウト図と製造工程断面図である。
【図１０】製造方法の第１例を示した平面レイアウト図である。
【図１１】本発明の容量素子の製造方法の第２例を示した平面レイアウト図および製造工程断面図である。
【図１２】製造方法の第２例を示した平面レイアウト図と製造工程断面図である。
【図１３】製造方法の第２例を示した平面レイアウト図と製造工程断面図である。
【図１４】製造方法の第２例を示した平面レイアウト図と製造工程断面図である。
【図１５】製造方法の第２例を示した平面レイアウト図と製造工程断面図である。
【図１６】製造方法の第２例を示した平面レイアウト図である。
【図１７】容量素子の適用例の一例を示したブロック図である。
【図１８】容量素子の適用例の一例を示した回路図である。
【図１９】本発明の第４実施の形態の撮像装置の一例を示したブロック図である。
【図２０】従来の容量素子の製造工程を示した製造工程断面図である。
【図２１】従来の容量素子の製造工程を示した製造工程断面図である。
【図２２】従来の容量素子の製造工程を示した製造工程断面図である。
【発明を実施するための形態】
【００２４】
以下、発明を実施するための形態（以下、実施の形態とする）について説明する。
【００２５】
＜１．第１の実施の形態＞
［容量素子の構成の第１例］
本発明の第１実施の形態に係る容量素子の構成の第１例を、図１（１）の平面レイアウト図および図１（２）の（１）図におけるＡ−Ａ’線断面図によって説明する。
【００２６】
図１に示すように、半導体基板１１には、素子分離領域１２により区画されたアクティブ領域１３が形成されている。上記半導体基板１１には、例えば、シリコン基板が用いられている。また、上記素子分離領域１２は、例えば、ＬＯＣＯＳ構造の素子分離領域からなる。
上記アクティブ領域１３には拡散層からなる第１電極２１が形成されている。この第１電極２１の拡散層の不純物濃度は、例えば１×１０18ａｔｏｍｓ／ｃｍ3以上となっている。
例えば、シリコン（Ｓｉ）基板中へ高濃度にイオン注入を行い、シリコン（Ｓｉ）のフェルミレベルを縮退させて金属様して、第１電極２１として使用する場合には、上記第１電極２１の拡散層の不純物濃度は、例えば１×１０18ａｔｏｍｓ／ｃｍ3以上とする。また、図２に示すように、容量誤差を５％程度とするならば、例えば２×１０19ａｔｏｍｓ／ｃｍ3以上とする。さらに、容量誤差を１％程度以下とするならば、例えば８×１０19ａｔｏｍｓ／ｃｍ3以上とすることが好ましい。図２における縦軸の容量誤差は、〔（５Ｖを印加したときの容量素子の容量）−（−５Ｖを印加したときの容量素子の容量）〕／（５Ｖを印加したときの容量素子の容量）を％表示したものである。また横軸は第１電極２１の不純物濃度である。
上記拡散層を形成する不純物には、Ｎ型のリン、ヒ素、アンチモン、Ｐ型のホウ素、インジウム等が用いられている。
上記第１電極２１は、平面レイアウト上、上記アクティブ領域１３の全域にわたって形成されていてもよく、または上記素子分離領域１２から所定の間隔をおいた状態（例えば、図面で２点鎖線で示す状態）で上記アクティブ領域１３に形成されていてもよい。
【００２７】
上記第１電極２１上には容量絶縁膜２２が形成されている。この容量絶縁膜２２は、例えば、上記半導体基板１１を熱酸化して形成された酸化シリコン膜からなる。
さらに、上記第１電極２１表面の平坦面上、すなわち上記第１電極２１の均一な濃度の領域上には、上記容量絶縁膜２２を介して第２電極２３が形成されている。
このように、第１電極２１と容量絶縁膜２２と第２電極２３からなる容量素子２０（２０Ａ）が形成されている。
【００２８】
上記容量素子２０Ａでは、上記第１電極２１は、上記半導体基板１１に上記素子分離領域１２が形成された後、例えばイオン注入によって形成される。このイオン注入に先立って、上記半導体基板１１表面にはプレ酸化膜が形成される。そしてイオン注入後にプレ酸化膜は除去されるが、そのとき、上記素子分離領域１２の周縁部も同時に除去されて、上記半導体基板１１表面が露出される。このため、上記容量絶縁膜２２は、上記アクティブ領域１３の平坦面では均一な膜厚に形成され、上記素子分離領域１２を除去して露出された半導体基板１１表面に形成された部分は膜厚が薄くなる。
上記第２電極２３は、上記第１電極２１の平坦面上に形成されているので、当然、上記第２電極２３の下面に形成された上記容量絶縁膜２２の部分も上記第１電極２１の平坦面上に形成されていることになる。したがって、上記第１電極２１と上記第２電極２３との間に形成されている上記容量絶縁膜２２は、上記第１電極２１の平坦面上に形成されているので均一な膜厚になっている。
【００２９】
このように、第１電極２１と容量絶縁膜２２と第２電極２３とで構成される容量素子２０Ａは、均一な膜厚に形成された容量絶縁膜２２を有するので、寄生容量を生じることがなくなり、容量素子２０Ａ全体の電圧追従性が良好なものとなる。また、容量絶縁膜２２が薄くなる部分を生じないことから耐圧が劣化した部分を生じないので、容量素子２０Ａの耐圧が向上する。
【００３０】
よって、容量素子２０Ａ全体の電圧追従性が良好なものとなり、容量素子の耐圧を向上させることができるので、信頼性を高めることができる。
【００３１】
なお、上記容量素子２０Ａでは、上記第２電極２３が上記アクティブ領域１３内に形成されていることから、この第２電極２３の取り出しを行うコンタクト部３３は、上記第２電極２３上に上記第２電極２３に接続されるように形成されている。図面では、複数のコンタクト部３３が形成されている状態を示した。
さらに、上記第１電極２１の取り出しは、例えば、上記第２電極２３と上記素子分離領域１２との間の上記第１電極２１上にコンタクト部３１を形成することで行える。このコンタクト部３１は、図示したように、上記第２電極２３の２方向側の上記第１電極２１上に形成してもよく、また、上記第２電極２３の一方側のみの上記第１電極２１上に形成してもよい。当然、上記第１電極２１の３方向側もしくは４方向側の上記第１電極２１上に形成してもよい。
【００３２】
［容量素子の構成の第２例］
次に、本発明の第１実施の形態に係る容量素子の構成の第２例を、図３（１）の平面レイアウト図および図３（２）の（１）図におけるＢ−Ｂ’線断面図によって説明する。
【００３３】
図３に示すように、半導体基板１１には、素子分離領域１２により区画されたアクティブ領域１３が形成されている。上記半導体基板１１には、例えば、シリコン基板が用いられている。また、上記素子分離領域１２は、例えば、ＳＴＩ（Shallow Trench Isolation）構造の素子分離領域からなる。
上記アクティブ領域１３には拡散層からなる第１電極２１が形成されている。この第１電極２１の拡散層の不純物濃度は、例えば１×１０18ａｔｏｍｓ／ｃｍ3以上となっている。上記拡散層を形成する不純物には、Ｎ型のリン、ヒ素、アンチモン、Ｐ型のホウ素、インジウム等が用いられている。この第１電極２１は、図示したように、素子分離領域１２の下部側にはみ出して形成されていてもよい。
例えば、シリコン（Ｓｉ）基板中へ高濃度にイオン注入を行い、シリコン（Ｓｉ）のフェルミレベルを縮退させて金属様して、第１電極２１として使用する場合には、上記第１電極２１の拡散層の不純物濃度は、例えば１×１０18ａｔｏｍｓ／ｃｍ3以上とする。また、容量誤差を５％程度とするならば、例えば１×１０19ａｔｏｍｓ／ｃｍ3以上とする。さらに、容量誤差を１％程度以下とするならば、例えば１×１０20ａｔｏｍｓ／ｃｍ3以上とすることが好ましい。
上記第１電極２１は、平面レイアウト上、上記アクティブ領域１３の全域にわたって形成されていてもよく、または上記素子分離領域１２から所定の間隔をおいた状態（例えば図３（１）の２点鎖線で示す状態）で上記アクティブ領域１３に形成されていてもよい。
【００３４】
上記第１電極２１上には容量絶縁膜２２が形成されている。この容量絶縁膜２２は、例えば、上記半導体基板１１を熱酸化して形成された酸化シリコン膜からなる。
さらに、上記第１電極２１表面の平坦面上に、すなわち上記第１電極２１の均一な濃度の領域上には、上記容量絶縁膜２２を介して第２電極２３が形成されている。
このように、第１電極２１と容量絶縁膜２２と第２電極２３からなる容量素子２０（２０Ｂ）が形成されている。
【００３５】
上記容量素子２０Ｂでは、上記第１電極２１は、上記半導体基板１１に上記素子分離領域１２が形成された後、例えばイオン注入によって形成される。このイオン注入に先立って、上記半導体基板１１表面にはプレ酸化膜が形成される。そしてイオン注入後にプレ酸化膜は除去されるが、そのとき、上記素子分離領域１２の周縁部も同時に除去されて、上記半導体基板１１表面が露出される。このため、上記容量絶縁膜２２は、上記アクティブ領域１３の平坦面では均一な膜厚に形成され、上記素子分離領域１２を除去して露出された半導体基板１１表面に形成された部分は膜厚が薄くなる。
上記第２電極２３は、上記第１電極２１の平坦面上に形成されているので、当然、上記第２電極２３の下面に形成された上記容量絶縁膜２２の部分も上記第１電極２１の平坦面上に形成されていることになる。したがって、上記第１電極２１の平坦面上に形成されている部分の容量絶縁膜２２の膜厚は均一な膜厚になっている。
【００３６】
または、上記容量素子２０Ｂでは、上記第１電極２１は、上記半導体基板１１に上記素子分離領域１２が形成される前に、例えばイオン注入によって形成される。このイオン注入に先立って、上記半導体基板１１表面にはプレ酸化膜が形成される。そしてイオン注入後にプレ酸化膜は除去される。そして、上記素子分離領域１２を形成するための素子分離溝の一部は、上記第１電極２１の周部およびその周囲の上記半導体基板１１を除去して形成されている。このため、上記アクティブ領域１３の表面に形成される上記容量絶縁膜２２は、表面が平坦面となっている上記アクティブ領域１３の表面のみに形成されているので、均一な膜厚で形成されている。
【００３７】
このように、第１電極２１と容量絶縁膜２２と第２電極２３とで構成される容量素子２０Ｂは、均一な膜厚に形成された容量絶縁膜２２を有するので、寄生容量を生じることがなくなり、容量素子２０Ｂ全体の電圧追従性が良好なものとなる。また、容量絶縁膜２２が薄くなる部分を生じないことから耐圧が劣化した部分を生じないので、容量素子２０Ｂの耐圧が向上する。
【００３８】
よって、容量素子２０Ｂ全体の電圧追従性が良好なものとなり、容量素子の耐圧を向上させることができるので、信頼性を高めることができる。
【００３９】
なお、上記容量素子２０Ｂでは、平面レイアウト上、上記第２電極２３が上記アクティブ領域１３内に形成されていることから、この第２電極２３の取り出しを行うコンタクト部３３は、上記第２電極２３上で上記第２電極２３に接続されるように形成されている。図面では、複数のコンタクト部３３が形成されている状態を示した。
さらに、上記第１電極２１の取り出しは、例えば、上記第２電極２３と上記素子分離領域１２との間の上記第１電極２１上にコンタクト部３１を形成することで行える。このコンタクト部３１は、図示したように、上記第２電極２３の２方向側の上記第１電極２１上に形成してもよく、また、上記第２電極２３の一方側のみの上記第１電極２１上に形成してもよい。当然、上記第１電極２１の３方向側もしくは４方向側の上記第１電極２１上に形成してもよい。
【００４０】
［容量素子の第２例の変形例］
次に、上記容量素子の第２例の変形例を、図４（１）の平面レイアウト図および図４（２）の（１）図におけるＣ−Ｃ’線断面図によって説明する。
【００４１】
図４に示すように、容量素子２０Ｃは、上記容量素子２０Ｂにおいて、第２電極２３の形成位置が異なるのみで、その他の構成は、前記容量素子２０Ｂと同様である。
半導体基板１１には、素子分離領域１２により区画されたアクティブ領域１３が形成されている。上記半導体基板１１には、例えば、シリコン基板が用いられている。また、上記素子分離領域１２は、ＳＴＩ構造の素子分離領域からなる。
上記アクティブ領域１３には拡散層からなる第１電極２１が形成されている。
上記第１電極２１は、平面レイアウト上、上記アクティブ領域１３の全域にわたって形成されている。
【００４２】
上記第１電極２１上には容量絶縁膜２２が形成されている。この容量絶縁膜２２は、例えば、上記半導体基板１１を熱酸化して形成された酸化シリコン膜からなる。
さらに、上記第１電極２１表面の平坦面上、すなわち上記第１電極２１の均一な濃度の領域上には、上記素子分離領域１２に一部が重なるように、上記容量絶縁膜２２を介して第２電極２３が形成されている。そして、この第２電極２３には、上記素子分離領域１２上に電極パッド部２４が連続して形成されている。
このように、第１電極２１と容量絶縁膜２２と第２電極２３からなる容量素子２０Ｃが形成されている。
【００４３】
このように、第１電極２１と容量絶縁膜２２と第２電極２３とで構成される容量素子２０は、均一な膜厚に形成された容量絶縁膜２２を有するので、寄生容量を生じることがなくなり、容量素子２０Ｃ全体の電圧追従性が良好なものとなる。また、容量絶縁膜２２が薄くなる部分を生じないことから耐圧が劣化した部分を生じないので、容量素子２０Ｃの耐圧が向上する。
【００４４】
よって、容量素子２０Ｃ全体の電圧追従性が良好なものとなり、容量素子の耐圧を向上させることができるので、信頼性を高めることができる。
【００４５】
なお、上記容量素子２０Ｃでは、平面レイアウト上、上記第２電極２３が上記アクティブ領域１３上から素子分離領域１２にかけて形成されていて、上記素子分離領域１２上には上記第２電極２３に連続して形成された電極パッド部２４が形成されている。このことから、上記第２電極２３の取り出しを行うコンタクト部３３は、上記電極パッド部２４上に形成されている。図面では、複数のコンタクト部３３が形成されている状態を示した。
さらに、上記第１電極２１の取り出しは、例えば、上記第２電極２３と上記素子分離領域１２との間の上記第１電極２１上にコンタクト部３１を形成することで行える。このコンタクト部３１は、図示したように、上記第２電極２３の２方向側の上記第１電極２１上に形成してもよく、また、上記第２電極２３の一方側のみの上記第１電極２１上に形成してもよい。
【００４６】
＜２．第２の実施の形態＞
［容量素子の製造方法の第１例］
次に、本発明の第２実施の形態に係る容量素子の製造方法の第１例を、図５〜図１０の平面レイアウト図および製造工程断面図によって説明する。この製造方法は、前記容量素子２０Ａを製造する方法の一例である。図５〜図１０の各断面図は、それぞれの図面の平面レイアウト図におけるＡ−Ａ’線断面の位置の断面図である。
【００４７】
図５（１−１）、（１−２）に示すように、半導体基板１１にアクティブ領域１３を区画する素子分離領域１２を、例えば通常のＬＯＣＯＳ法（局所酸化法）によって形成する。上記半導体基板１１には、例えば、シリコン基板が用いられている。
【００４８】
次に、図６（２−１）、（２−２）に示すように、まず、上記半導体基板１１の表面にプレ酸化膜５１を形成する。このプレ酸化膜５１は、例えば熱酸化法によって上記半導体基板１１の表面を酸化させて形成される。
次に、レジスト塗布技術によって、上記半導体基板１１上にレジスト膜４１を形成し、リソグラフィー技術によって、上記レジスト膜４１をパターニングして、第１電極が形成される領域上に開口部４２を形成する。図面に示した場合では、アクティブ領域１３の全域に第１電極２１を形成する場合であるが、例えば、図面（２−１）の２点鎖線で示すように、アクティブ領域１３の内側に開口部４２が形成されるようにしてもよい。
上記レジスト膜４１をイオン注入マスクに用いたイオン注入法によって、上記半導体基板１１の上記アクティブ領域１３に不純物をイオン注入して拡散層からなる第１電極２１を形成する。上記イオン注入では、例えば、Ｎ型のリン、ヒ素、アンチモン、Ｐ型のホウ素、インジウム等のいずれかが用いられ、そのドーズ量は例えば１×１０14ａｔｏｍｓ／ｃｍ2以上に設定される。また、注入エネルギーは、イオン注入される不純物によって、適宜決定される。
なお、図示はしていないが、素子分離領域１２端下部のシリコン基板１１にも上記イオン注入が低濃度になされる。
その後、上記レジスト膜４１を除去する。
図面は、上記レジスト膜４１を除去する直前の状態を示した。
【００４９】
次に、図７（３−１）、（３−２）に示すように、上記プレ酸化膜５１〔前記図５（２−１）、（２−２）等参照〕を除去して、上記アクティブ領域１３の半導体基板１１の表面を露出させる。上記プレ酸化膜５１の除去工程は、例えばウエットエッチングにより行う。例えば、フッ酸系の薬液でウエットエッチングを行う。このとき、上記素子分離領域１２の部分もエッチングされて削られる。特にレジスト膜４１〔前記図５（２−１）、（２−２）等参照〕で被覆されていなかった上記素子分離領域１２の部分は、上記イオン注入法によってダメージを受けているので、ダメージを受けていない部分よりも過剰にエッチングされる。特にＬＯＣＯＳ構造のバーズピーク部分での酸化シリコン膜の過剰エッチングが著しい。
その後、半導体基板１１表面を清浄にするためＳＣ洗浄（アンモニア過水洗浄）を行う。
【００５０】
次に、図８（４−１）、（４−２）に示すように、上記第１電極２１上に、例えば熱酸化によって容量絶縁膜２２を形成する。したがって、上記容量絶縁膜２２は、酸化シリコン膜で形成される。その膜厚は、容量素子の容量によって異なるので、その容量に応じて適宜選択される。例えば２ｎｍ〜５０ｎｍ程度の範囲で選択される。
【００５１】
次に、図９（５−１）、（５−２）に示すように、上記第１電極２１の平坦面上に上記容量絶縁膜２２を介して第２電極２３を形成する。
上記第２電極２３は、平面レイアウト上、上記素子分離領域１２から所定距離をおいた上記アクティブ領域１３内でかつ上記第１電極２１内に形成される。
例えば、全面に電極形成用の導電膜を形成した後、レジスト膜をエッチングマスク（図示せず）に用いた通常のドライエッチング技術によってパターニングされることで形成される。上記導電膜には、例えば、金属膜、導電性ポリシリコン膜等の通常の半導体装置の電極材料を用いることができる。
このようにして、第１電極２１と容量絶縁膜２２と第２電極２３からなる容量素子２０（２０Ａ）が形成される。
【００５２】
その後、図示はしていないが、上記半導体基板１１にＭＩＳトランジスタを形成し、さらに層間絶縁膜を形成する。
【００５３】
その後、図１０に示すように、上記層間絶縁膜（図示せず）に上記容量素子２０（２０Ａ）の第１電極２１に通じるコンタクト部３１、上記第２電極２３に通じるコンタクト部３３を形成する。
上記第１電極２１の取り出しを行うコンタクト部３１は、例えば、上記第２電極２３と上記素子分離領域１２との間の上記第１電極２１上に形成される。このコンタクト部３１は、図示したように、上記第２電極２３の２方向側の上記第１電極２１上に形成してもよく、また、上記第２電極２３の一方側のみの上記第１電極２１上に形成してもよい。当然、上記第１電極２１の３方向側もしくは４方向側の上記第１電極２１上に形成してもよい。
また、上記第２電極２３の取り出しを行うコンタクト部３３は、上記第２電極２３が上記アクティブ領域１３内に形成されることから、上記第２電極２３上に上記第２電極２３に接続されるように形成されている。図面では、複数のコンタクト部３３が形成された状態を示した。
【００５４】
上記容量素子２０Ａの製造方法では、上記第１電極２１は、上記半導体基板１１に上記素子分離領域１２が形成された後、例えばイオン注入によって形成される。このイオン注入に先立って、上記半導体基板１１表面にはプレ酸化膜が形成される。そしてイオン注入後にプレ酸化膜は除去されるが、そのとき、上記素子分離領域１２の周縁部も同時に除去されて、上記半導体基板１１表面が露出される。このため、上記容量絶縁膜２２は、上記アクティブ領域１３の平坦面では均一な膜厚に形成され、上記素子分離領域１２を除去して露出された半導体基板１１表面に形成された部分は膜厚が薄くなる。
上記第２電極２３は、上記第１電極２１の平坦面上に形成されるので、当然、上記第２電極２３の下面に形成された上記容量絶縁膜２２の部分も上記第１電極２１の平坦面上に形成されていることになる。したがって、上記第１電極２１と上記第２電極２３との間に形成されている上記容量絶縁膜２２は、上記第１電極２１の平坦面上に形成されているので均一な膜厚に形成されている。
【００５５】
上記第１電極２１と容量絶縁膜２２と第２電極２３とで構成される容量素子２０Ａは、均一な膜厚に形成された容量絶縁膜２２を有するものとなるので、寄生容量を生じることがなくなり、容量素子２０Ａ全体の電圧追従性が良好なものとなる。また、容量絶縁膜２２が薄くなる部分を生じないことから耐圧が劣化した部分を生じないので、容量素子２０Ａの耐圧が向上する。
【００５６】
よって、容量素子２０Ａ全体の電圧追従性が良好なものとなり、容量素子の耐圧を向上させることができるので、信頼性を高めることができる。
【００５７】
［容量素子の製造方法の第２例］
次に、本発明の第２実施の形態に係る容量素子の製造方法の第１例を、図１１〜図１６の平面レイアウト図および製造工程断面図によって説明する。この製造方法は、前記容量素子２０Ｂを製造する方法の一例である。図１１〜図１６の各断面図は、それぞれの図面の平面レイアウト図におけるＢ−Ｂ’線断面の位置の断面図である。
【００５８】
図１１（１−１）、（１−２）に示すように、上記半導体基板１１の表面にパッド酸化膜５２を形成した後、上記半導体基板１１のアクティブ領域となる領域に不純物をイオン注入して拡散層からなる第１電極２１を形成する。
この第１電極２１は、以下のようにして形成される。例えば、レジスト塗布技術によって、上記パッド酸化膜５２上にレジスト膜４３を形成し、リソグラフィー技術によって、上記レジスト膜４３をパターニングして、第１電極が形成される領域上に開口部４４を形成する。上記開口部４４は、実際に形成される第１電極２１よりも平面レイアウト上、大きく形成しておく。
次いで、上記レジスト膜４３をイオン注入マスクに用いたイオン注入法によって、上記パッド酸化膜５２を通して上記半導体基板１１に不純物をイオン注入して拡散層からなる第１電極２１を形成する。この第１電極２１が形成される領域が実質的にアクティブ領域１３となる。
上記イオン注入では、例えば、Ｎ型のリン、ヒ素、アンチモン、Ｐ型のホウ素、インジウム等のいずれかが用いられ、そのドーズ量は例えば１×１０14ａｔｏｍｓ／ｃｍ2以上に設定される。また、注入エネルギーは、イオン注入される不純物によって、適宜決定される。
その後、上記レジスト膜４３を除去する。
図面は、上記レジスト膜４３を除去する直前の状態を示した。
【００５９】
次に、図１２（２−１）、（２−２）に示すように、上記パッド酸化膜５２上に窒化シリコン膜５３を形成する。
その後、例えば、レジスト塗布技術によって、上記窒化シリコン膜５３上にレジスト膜（図示せず）を形成し、リソグラフィー技術によって、上記レジスト膜（図示せず）をパターニングして、素子分離溝が形成される領域上に開口部（図示せず）を形成する。
次いで、このレジスト膜をエッチングマスクに用いたドライエッチングによって、上記窒化シリコン膜５３と上記パッド酸化膜５２に素子分離溝を形成するための開口部５４を形成する。その後、エッチングマスクに用いた上記レジスト膜を除去する。
そして、上記窒化シリコン膜５３をエッチングマスクに用いたドライエッチングによって、上記半導体基板１１にアクティブ領域１３を区画する素子分離溝１４を形成する。このとき、上記素子分離溝１４の一部は、上記第１電極２１の周部およびその周囲の上記半導体基板１１を除去して形成される。
【００６０】
次に、図１３（３−１）、（３−２）に示すように、例えば熱酸化法によって、上記素子分離溝１４の側壁と底部に熱酸化膜（図示せず）を形成した後、上記素子分離溝１４の内部を絶縁膜で埋め込む。この絶縁膜には酸化シリコン膜を用い、この酸化シリコン膜は例えば高密度プラズマ（ＨＤＰ）ＣＶＤ法によって形成する。
その後、化学的機械研磨（ＣＭＰ）法によって、上記窒化シリコン膜５３上の余剰な上記絶縁膜を除去して、上記素子分離溝１４内に埋め込まれた上記絶縁膜でＳＴＩ構造の素子分離領域１２を形成する。
その後、上記窒化シリコン膜５３、上記パッド酸化膜５２を、例えばウエットエッチングによって除去する。上記窒化シリコン膜５３のウエットエッチングには例えば熱リン酸を用い、上記パッド酸化膜５２のウエットエッチングには例えばフッ酸系の薬液を用いる。
なお、図面は、上記窒化シリコン膜５３、上記パッド酸化膜５２を除去する前の状態を示した。
【００６１】
次に、図示はしていないが、上記半導体基板１１表面にプレ酸化膜を形成した後、別の領域に形成されるトランジスタ部のしきい値電圧Ｖthを調整するイオン注入を行い、その後、上記プレ酸化膜を例えばウエットエッチングによって除去する。さらに、半導体基板１１表面を清浄にするためＳＣ洗浄（アンモニア過水洗浄）を行う。なお、上記プレ酸化膜は、例えば熱酸化法によって上記半導体基板１１の表面を酸化させて形成される。したがって、上記プレ酸化膜の除去には、例えばフッ酸系の薬液を用いることができる。
【００６２】
次に、図１４（４−１）、（４−２）に示すように、上記第１電極２１上に、例えば熱酸化によって容量絶縁膜２２を形成する。したがって、上記容量絶縁膜２２は、酸化シリコン膜で形成される。その膜厚は、容量素子の容量によって異なるので、その容量に応じて適宜選択される。例えば、２ｎｍ〜５０ｎｍ程度の範囲で選択される。
【００６３】
次に、図１５（５−１）、（５−２）に示すように、上記第１電極２１の平坦面上に上記容量絶縁膜２２を介して第２電極２３を形成する。
上記第２電極２３は、平面レイアウト上、上記素子分離領域１２から所定距離をおいた上記アクティブ領域１３内でかつ上記第１電極２１内に形成される。
例えば、全面に電極形成用の導電膜を形成した後、レジスト膜をエッチングマスク（図示せず）に用いた通常のドライエッチング技術によってパターニングされることで形成される。上記導電膜には、例えば、金属膜、導電性ポリシリコン膜等の通常の半導体装置の電極材料を用いることができる。
【００６４】
上記第２電極２３は、図面では、平面レイアウト上、上記第１電極２１上の内側に形成されたが、上記第１電極２１が形成されている上記アクティブ領域１３の全域にわたって形成されてもよく、また上記素子分離領域１２上に重なるように形成されてもよい。
【００６５】
このようにして、第１電極２１と容量絶縁膜２２と第２電極２３からなる容量素子２０（２０Ｂ）が形成される。
【００６６】
その後、図示はしていないが、上記半導体基板１１にＭＩＳトランジスタを形成し、さらに層間絶縁膜を形成する。
【００６７】
その後、図１６に示すように、上記層間絶縁膜（図示せず）に上記容量素子２０（２０Ｂ）の第１電極２１に通じるコンタクト部３１、上記第２電極２３に通じるコンタクト部３３を形成する。
上記第１電極２１の取り出しを行うコンタクト部３１は、例えば、上記第２電極２３と上記素子分離領域１２との間の上記第１電極２１上に形成される。このコンタクト部３１は、図示したように、上記第２電極２３の２方向側の上記第１電極２１上に形成してもよく、また、上記第２電極２３の一方側のみの上記第１電極２１上に形成してもよい。当然、上記第１電極２１の３方向側もしくは４方向側の上記第１電極２１上に形成してもよい。
また、上記第２電極２３の取り出しを行うコンタクト部３３は、上記第２電極２３が上記アクティブ領域１３内に形成されることから、上記第２電極２３上に上記第２電極２３に接続されるように形成されている。図面では、複数のコンタクト部３３が形成された状態を示した。
【００６８】
上記容量素子２０Ｂの製造方法では、ＳＴＩ構造の素子分離領域１２を作製する前に、半導体基板１１のアクティブ領域１３となる領域に高濃度イオン注入を行って拡散層からなる第１電極２１を形成する。その後、素子分離領域１２が形成される素子分離溝１４を、第１電極２１の周部およびその周囲の半導体基板１１を除去して形成する。このため、アクティブ領域１３が全て高濃度イオン注入領域の第１電極２１となり、その上部に形成される容量絶縁膜２２は、均一な膜厚に形成される。したがって、第２電極２３は、均一な膜厚に形成された容量絶縁膜２２上に形成されることになる。
このように容量絶縁膜２２が均一な膜厚に形成されるので、寄生容量を生じることがなくなり、容量素子２０Ｂ全体の電圧追従性が良好なものとなる。また、容量絶縁膜２２が薄くなる部分を生じないことから耐圧が劣化した部分を生じないので、容量素子２０Ｂの耐圧を向上させることができる。
よって、容量素子２０Ｂの信頼性を高めることができる。
【００６９】
また、上記容量素子２０Ｃを形成する場合には、上記第２製造方法において、平面レイアウト上、上記第１電極２１を上記アクティブ領域１３の全域に形成し、このアクティブ領域１３上に均一な膜厚の容量絶縁膜２２を形成するようにする。そうすることで、上記第２電極２３を上記素子分離領域１２上にも形成することが可能になり、上記素子分離領域１２上に上記第２電極２３に連続して電極パッド部を形成することも可能になる。ここで、上記第１電極２１が上記アクティブ領域１３の全域に形成されないで、上記アクティブ領域１３の内側に形成された場合、上記第１電極２１と上記素子分離領域１２との間に、不純物がドーピングされていない半導体基板１１の部分が介在することになる。このような状態で容量絶縁膜２２を形成した場合、上記第１電極２１上と上記半導体基板１１上とで、容量絶縁膜２２の膜厚が異なる。具体的には、上記第１電極２１上の容量絶縁膜２２が厚く形成され、上記半導体基板１１上の容量絶縁膜２２が薄く形成されるので、従来技術の問題点が解決されないことになる。したがって、上記第１電極２１は上記アクティブ領域１３の全域に形成されるようにしている。
【００７０】
上記各実施例および変形例では、上記容量絶縁膜２２を酸化によって形成された酸化シリコン膜を用いたが、例えば、窒化シリコン膜を用いることもできる。この場合、半導体基板１１（シリコン基板）の表面を窒化することで窒化シリコン膜を形成することができる。
また、上記容量絶縁膜２２に酸化シリコン膜と窒化シリコン膜の積層膜を用いることもできる。この場合、半導体基板１１（シリコン基板）表面を酸化して酸化シリコン膜を形成した後、その酸化シリコン膜の表面を窒化することで、酸化シリコン膜と窒化シリコン膜の積層構造とすることができる。
さらに、上記容量絶縁膜２２に酸窒化シリコン膜を用いることができる。この場合、半導体基板１１（シリコン基板）表面を酸化して酸化シリコン膜を形成した後、その酸化シリコン膜を窒化することで、酸窒化シリコン膜とすることができる。
【００７１】
＜３．第３の実施の形態＞
［容量素子を適用した固体撮像装置］
本発明の容量素子２０を適用した固体撮像装置の一例を、図１７のブロック図および図１８の回路図によって説明する。
【００７２】
図１７に示すように、固体撮像装置１は、複数の単位画素（図示せず）が行および列に配列された画素部２１０と、画素部２１０の外側に設けられた駆動制御部２０７と、カラム処理部２２６と、カラム処理部２２６にＡＤ変換用の参照電圧を供給する参照信号生成部２２７と出力部２２８を備えている。
【００７３】
上記駆動制御部２０７は、画素部２１０の信号を順次読み出すための制御回路機能を備えている。例えば、列アドレスや列走査を制御する水平走査回路２１２と、行アドレスや行走査を制御する垂直走査回路２１４と、内部クロックを生成するなどの機能を持つ通信・タイミング制御部２２０を有する。また、上記固体撮像装置１は、入力されたクロック周波数よりも高速のクロック周波数のパルスを生成するクロック変換部２２３を有する。
【００７４】
上記駆動制御部２０７の各要素は、画素部２１０とともに、半導体集積回路の製造技術と同様の技術を用いて単結晶シリコンなどの半導体領域に形成され、固体撮像装置として構成される。
【００７５】
上記単位画素は、受光素子（光電変換部）としてのフォトダイオードと、増幅用の半導体素子（例えばＭＯＳトランジスタ）を有する画素内アンプ（図示せず）とから構成される。
上記画素内アンプは、例えばフローティングディフュージョンアンプ構成のものが用いられる。一例としては、転送トランジスタ、リセットトランジスタ、増幅トランジスタ、選択トランジスタの４トランジスタ構成のものがある。
上記転送トランジスタは、フォトダイオードで生成された信号電荷を読み出す。
上記リセットトランジスタは、フォトダイオードからフローティングディフュージョン部への信号電荷の転送に先立って、ゲート電極にリセットパルスが与えられることによってフローティングディフュージョン部の電位をリセット電圧にリセットする。
上記増幅トランジスタは、リセットトランジスタによってリセットされた後のフローティングディフュージョン部の電位をリセットレベルとして出力し、さらに転送トランジスタによって信号電荷が転送された後のフローティングディフュージョン部の電位を信号レベルとして出力する。
上記選択トランジスタは、単位画素を選択状態として増幅トランジスタから信号を出力させる。
【００７６】
上記単位画素は、行選択のための行制御線２１５を介して垂直走査回路２１４に接続され、垂直信号線２１９を介してカラムＡＤ回路２２５が垂直列ごとに設けられているカラム処理部２２６に接続されている。
【００７７】
上記水平走査回路２１２や垂直走査回路２１４は、デコーダを含んで構成され、通信・タイミング制御部２２０から与えられる制御信号ＣＮ１、ＣＮ２に応答してシフト動作（走査）を開始するようになっている。このため、制御信号ＣＮ１には、単位画素を駆動するための種々のパルス信号（たとえば、リセットパルスＲＳＴ、転送パルスＴＲＦ、ＤＲＮ制御パルスＤＲＮなど）が含まれる。
【００７８】
上記通信・タイミング制御部２２０には、画素部２１０から処理対象信号としてのアナログの画素信号をカラム処理部２２６側へ取り込む種々の駆動パルスと対応した基本パルスであるマスタークロックＣＬＫ０が入力される。
そして通信・タイミング制御部２２０は、入力されるマスタークロックＣＬＫ０および上記クロック変換部２２３で生成された高速クロックに基づいて内部クロックを生成する。
【００７９】
この通信・タイミング制御部２２０は、各部の動作に必要なクロックや所定タイミングのパルス信号を供給するものである。また、マスタークロックＣＬＫ０を受け取り、動作モードなどを指令するデータＤＡＴＡを受け取り、さらに固体撮像装置１の情報を含むデータを出力するものである。
さらには、入力されるマスタークロックＣＬＫ０と同じ周波数のクロックＣＬＫ１や、それを２分周したクロックやより分周した低速クロックＣＬＫ２をデバイス内の各部に供給するものである。例えば水平走査回路２１２、垂直走査回路２１４、カラム処理部２２６などに供給する。
【００８０】
上記垂直走査回路２１４は、画素部２１０の行を選択し、その行に必要なパルスを供給するものである。例えば、垂直方向の読出行を規定する垂直デコーダ２１４ａと、垂直デコーダ２１４ａにて規定された読出アドレス上（行方向）の単位画素に対する行制御線２１５にパルスを供給して駆動する垂直駆動回路２１４ｂとを有する。
【００８１】
上記水平走査回路２１２は、カラム処理部２２６からカウント値を読み出す機能を有する。そして低速クロックＣＬＫ２に同期しつつクロック変換部２２３からの高速クロックの制御の元でカラム処理部２２６のカラムＡＤ回路２２５を順番に選択し、その信号を水平信号線２１８に導くものである。例えば、水平方向の読出行を規定する水平デコーダ２１２ａと、この水平デコーダ２１２ａにて規定された読出アドレスに従って、カラム処理部２２６の各信号を水平信号線２１８に導く水平駆動回路２１２ｂを有する。なお、水平信号線２１８は、例えばカラムＡＤ回路２２５が取り扱うビット数ｎ（ｎは正の整数）分、例えば１０（＝ｎ）ビットならば、そのビット数分に対応して１０本配置される。
【００８２】
上記クロック変換部２２３は、入力されたクロック周波数よりも高速のクロック周波数のパルスを生成する。例えば、上記通信・タイミング制御部２２０から低速クロックＣＬＫ２を受け取り、それを元にして２倍以上高い周波数のクロックを生成する。以下、低速クロックＣＬＫ２よりも２倍以上高い周波数を高速クロックＣＬＫ３という。このクロック変換部２２３は、通信・タイミング制御部２２０から受け取った低速クロックＣＬＫ２や自身で生成した高速クロックＣＬＫ３を、通信・タイミング制御部２２０やデータ出力部の一例である出力部２２８に供給する。
【００８３】
また通信・タイミング制御部２２０は、高速クロックＣＬＫ３に基づきＡＤ変換用の参照信号（参照電圧）ＲＡＭＰ生成用の基準クロック（ＣＫ０と同じ）やカウンタクロックＣＫ０（ＣＬＫ３と同じ周波数のもの）を生成する。ここで、高速クロックＣＬＫ３は、低速クロックＣＬＫ２に対して２倍以上高い周波数であり好ましくは整数倍とする。
【００８４】
上記固体撮像装置１では、単位画素から出力された画素信号は、垂直列ごとに、垂直信号線２１９を介して、カラム処理部２２６のカラムＡＤ回路２２５に供給される。
【００８５】
カラム処理部２２６の各カラムＡＤ回路２２５は、１列分の画素の信号を順次受けて、その信号を処理する。例えば、各カラムＡＤ回路２２５は、アナログ信号を、例えば高速クロックＣＬＫ３に基づいて、例えば１０ビットのデジタルデータに変換するＡＤＣ(Analog Digital Converter)回路を持つ。
【００８６】
上記カラムＡＤ回路２２５は、比較器（電圧比較器）２５２にランプ状の参照信号ＲＡＭＰを供給すると同時にクロック信号でのカウント（計数）を開始する。そして、垂直信号線２１９を介して入力されたアナログの画素信号を参照信号ＲＡＭＰと比較することによってパルス信号が得られるまでカウントすることでＡＤ変換を行なう。
【００８７】
このカラムＡＤ回路２２５でデジタル化された画素データは、水平走査回路２１２からの水平選択信号により駆動される水平選択スイッチ（図示せず）を介して水平信号線２１８に伝達され、さらに出力部２２８に入力される。なお、１０ビットは一例であって、１０ビット未満（たとえば８ビット）や１０ビットを超えるビット数（例えば１４ビット）など、その他のビット数としてもよい。
【００８８】
よって、画素部２１０から、行ごとに各垂直列について画素信号が順次出力される。そして、受光素子が行列状に配された画素部２１０に対応する１枚分の画像、すなわちフレーム画像が、画素部２１０全体の画素信号の集合で示されることとなる。
【００８９】
上記参照信号生成部２２７は、ＤＡＣ（ＤＡ変換器；Digital Analog Converter）２２７ａを有する。そして上記通信・タイミング制御部２２０からの制御データＣＮ４で示される初期値から、カウントクロックＣＫ０に同期して、階段状の鋸歯状波（ランプ波形）を生成する。この生成した鋸歯状波をＡＤ変換用の参照電圧（ＡＤＣ基準信号）として、カラム処理部２２６の個々のカラムＡＤ回路２２５に供給するものである。
【００９０】
ここで、上記制御データＣＮ４は、比較処理ごとのランプ電圧が同じ傾き（変化率）となるように、時間に対するデジタルデータの変化率を同じにする情報も含んでいる。具体的には、カウントクロックＣＫ０で規定される単位時間ごとに１ずつカウント値を変化させるのがよい。
【００９１】
上記カラムＡＤ回路２２５は、比較器（コンパレータ）２５２とカウンタ２５４を有し、ｎビットＡＤ変換機能を有している。上記比較器２５２は、上記ＤＡＣ２２７ａで生成される参照信号ＲＡＭＰと、行制御線２１５ごとに単位画素から垂直信号線２１９を経由し得られるアナログの画素信号とを比較する。上記カウンタ２５４は、上記比較器２５２が比較処理を完了するまでの時間をカウントし、その結果を保持する。
【００９２】
上記カウンタ２５４には、ダウンカウントモードで動作するのかアップカウントモードで動作するのかを指示するための制御信号ＣＮ５が上記通信・タイミング制御部２２０から入力される。したがって、上記通信・タイミング制御部２２０は、上記比較器２５２が画素信号のリセット成分ΔＶと信号成分Ｖsigの何れについて比較処理を行なっているのかに応じてカウンタ部２５４のカウント処理のモードを切り替える制御部（図示せず）を有する。
【００９３】
上記比較器２５２の一方の入力端子ＲＡＭＰは、他の上記比較器２５２の入力端子ＲＡＭＰと共通に、参照信号生成部２２７で生成される階段状の参照信号ＲＡＭＰが入力される。また他方の入力端子には、それぞれ対応する垂直列の垂直信号線２１９が接続され、画素部２１０からの画素信号電圧が個々に入力される。上記比較器２５２の出力信号はカウンタ２５４に供給される。
【００９４】
上記カウンタ２５４のクロック端子には、他のカウンタ２５４のクロック端子と共通に、通信・タイミング制御部２２０からカウントクロックＣＫ０が入力されている。
【００９５】
上記カウンタ２５４は、このカウントクロックＣＫ０と上記比較器２５２から供給されたコンパレータ出力とに基づいて、カウント動作を行なう。上記カウンタ２５４は、カウントモードに拘わらず共通のアップダウンカウンタ（Ｕ／Ｄ ＣＮＴ）を用いて、ダウンカウント動作とアップカウント動作とを切り替えて（具体的には交互に）カウント処理を行なうことが可能に構成されている。
【００９６】
また上記カウンタ２５４には、水平走査回路２１２から制御線２１２ｃを介して制御パルスが入力される。カウンタ２５４は、カウント結果を保持するラッチ機能を有しており、制御線２１２ｃを介しての制御パルスによる指示があるまでは、カウンタ出力値を保持する。
【００９７】
個々のカラムＡＤ回路２２５の出力側は、上記水平信号線２１８に接続されている。水平信号線２１８は、カラムＡＤ回路２２５のビット幅であるｎビット幅分の信号線を有し、それぞれの出力線（図示せず）に対応したｎ個のセンス回路（図示せず）を経由して出力部２２８に接続される。
【００９８】
上記構成の固体撮像装置１では、カラムＡＤ回路２２５は、画素信号読出期間において、カウント動作を行ない、所定のタイミングでカウント結果を出力する。すなわち、先ず、比較器２５２では、参照信号生成部２２７からのランプ波形電圧と、垂直信号線２１９を介して入力される画素信号電圧とを比較する。そして、双方の電圧が同じになると、比較器２５２のコンパレータ出力が反転（本例ではＨレベルからＬレベルへ遷移）する。
上記カウンタ２５４は、参照信号生成部２２７から発せられるランプ波形電圧に同期してダウンカウントモードもしくはアップカウントモードでカウント動作を開始している。そしてコンパレータ出力の反転した情報がカウンタ２５４に通知されると、カウント動作を停止し、その時点のカウント値を画素データとしてラッチ（保持・記憶）することでＡＤ変換を完了する。
この後、カウンタ２５４は、所定のタイミングで水平走査回路２１２から制御線２１２ｃを介して入力される水平選択信号ＣＨ（ｉ）によるシフト動作に基づいて、記憶・保持した画素データを順次外部に出力する。
【００９９】
図１８に示すように、本発明の容量素子２０は、ＤＣ成分をカットする働きを有し、上記画素部２１０の画素内増幅部２６１と比較器２５２との間に適用される。すなわち、容量素子２０は、垂直信号線２１９と比較器２５２との間に直列に接続される。
上記比較器２５２は、上記ＤＡＣ２２７ａ（前記図１７参照）で生成される参照信号ＲＡＭＰと、行制御線２１５（前記図１７参照）ごとに単位画素から垂直信号線２１９を経由し得られるアナログの画素信号とを比較する。
このとき、垂直信号線２１９の電位Ａは、画素部２１０のフォトダイオードＰＤのポテンシャル変化によって電位Ａも変化する。そこで、垂直信号線２１９に電圧追従性に優れた本発明の容量素子２０を接続することで、容量素子２０の容量分のオフセットが入る。しかもこのオフセットは電圧に依存している。したがって、上記比較器２５２では、ＲＡＭＰ電位と上記電位Ａを比較するので電圧追従性は抑えられることになる。
なお、上記画素部２１０では、フォトダイオードＰＤで得られた信号電荷が転送トランジスタＴＲＧによって読み出される。そしてリセットトランジスタＲＳＴは、フォトダイオードＰＤからフローティングディフュージョン部ＦＤへの信号電荷の転送に先立って、ゲート電極にリセットパルスが与えてフローティングディフュージョン部ＦＤの電位をリセット電圧にリセットする。また増幅トランジスタＡＭＰは、リセットトランジスタＲＳＴによってリセットされた後のフローティングディフュージョン部ＦＤの電位をリセットレベルとして出力する。さらに転送トランジスタＴＲＧによって信号電荷が転送された後のフローティングディフュージョン部ＦＤの電位を信号レベルとして出力する。また選択トランジスタＳＥＬは、単位画素を選択状態として増幅トランジスタＡＭＰから信号を出力させる。
【０１００】
＜４．第４の実施の形態＞
［撮像装置の構成の一例］
次に、本発明の第４実施の形態に係る撮像装置の構成の一例を、図１９のブロック図によって説明する。この撮像装置は、本発明の固体撮像装置を用いたものである。
【０１０１】
図１９に示すように、撮像装置３００は、撮像部３０１に固体撮像装置３１０を備えている。この撮像部３０１の集光側には像を結像させる集光光学部３０２が備えられ、また、撮像部３０１には、それを駆動する駆動回路、固体撮像装置３１０で光電変換された信号を画像に処理する信号処理回路等を有する信号処理部３０３が接続されている。また上記信号処理部３０３によって処理された画像信号は画像記憶部（図示せず）によって記憶させることができる。このような撮像装置３００において、上記固体撮像装置３１０には、前記実施の形態で説明した固体撮像装置１を用いることができる。
【０１０２】
本発明の撮像装置３００では、本願発明の固体撮像装置１を用いることから、固体撮像装置１が安定した信号処理が行えるので、高品質な画像が得られるという利点がある。
【０１０３】
また、上記撮像装置３００は、ワンチップとして形成された形態であってもよいし、撮像部と、信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。ここでいう撮像装置３００は、例えば、カメラや撮像機能を有する携帯機器のことをいう。また「撮像」は、通常のカメラ撮影時における像の撮りこみだけではなく、広義の意味として、指紋検出なども含むものである。
【符号の説明】
【０１０４】
１１…半導体基板、１２…素子分離領域、１３…アクティブ領域、１４…素子分離溝、２０…容量素子、２１…第１電極、２２…容量絶縁膜、２３…第２電極
【技術分野】
【０００１】
本発明は、容量素子とその製造方法および固体撮像装置と撮像装置に関するものである。
【背景技術】
【０００２】
ＭＯＳ容量はフラットバンド近辺で容量値に変極点（Ｎ型の場合は反転、Ｐ型の場合は蓄積）を持ち、ゲート電圧に対して容量値が変化する。
前述のようにフラットバンド近辺での変局点、つまり電圧追従性がないような容量として、ゲート電極／酸化シリコン（ＳｉＯ2）膜／高濃度に不純物を有するシリコン層という構成の容量素子がある。この容量素子では、シリコン基板に高濃度イオン注入を行い、シリコンのフェルミレベルを縮退させて金属様にして、チャネル層として使用している。そして上記イオン注入を行った後、上記シリコン基板表面に熱酸化膜を形成し、その熱酸化膜を介してゲート電極を形成して上記容量素子を形成している。
また、半導体基板表面に熱酸化膜を形成した後、その熱酸化膜に開口を形成し、その開口内の半導体基板に薄い酸化膜を形成する。そしてその薄い酸化膜越しに高濃度イオン注入を行い、半導体基板に高濃度領域を形成し、上記薄い酸化膜上に金属電極を形成して、ＭＯＳ容量を形成する技術が開示されている（例えば、特許文献１参照。）。
【０００３】
通常、容量素子が形成される領域のシリコン基板には、ＬＯＣＯＳ構造もしくはＳＴＩ（Shallow Trench Isolation）構造の素子分離領域を形成する。以下、ＬＯＣＯＳ構造の素子分離領域で説明する。
【０００４】
上記素子分離領域を形成した後、イオン注入時の汚染（コンタミネーション）、ノッキング、ダメージを防ぐために、シリコン基板表面に例えば１０ｎｍから３０ｎｍの厚さの薄い熱酸化膜からなるプレ酸化膜を形成する。
次に、上記高濃度領域のチャネルを作製するために、上記プレ酸化膜越しに不純物を高濃度にイオン注入する。このとき、例えば、素子分離領域（酸化シリコン膜）にはチャネル領域と同様に、高濃度に不純物がイオン注入される。
そして、図２０（１）に示すように、ＬＯＣＯＳ法（局所酸化法）によって、シリコン基板１１１に酸化シリコン膜からなる素子分離領域１１２を形成し、さらにシリコン基板１１１にプレ酸化膜１５１を形成する。そして上記プレ酸化膜１５１を通して上記シリコン基板１１１に高濃度のイオン注入が行われ、拡散層からなる第１電極１２１が形成される。この場合、レジストマスク１４１に被覆されていない上記素子分離領域１１２の酸化シリコン膜には、イオン注入によるダメージ（図示せず）が形成される。なお、図示はしていないが、素子分離領域１１２端下部のシリコン基板１１１にも上記イオン注入が低濃度になされる。
上記イオン注入後に、容量酸化膜を形成するための前洗浄により上記プレ酸化膜１５１をフッ酸系の薬液で除去した後、上記シリコン基板１１１の表面を清浄にするためＳＣ洗浄（アンモニア過水洗浄）を行う。
その結果、図２０（２）に示すように、プレ酸化膜１５１（前記図２０（１）参照）が除去されてシリコン基板１１１が露出される。
【０００５】
しかしながら、実際には図２１（３）に示すように、上記プレ酸化膜１５１（前記図２０（１）参照）を除去する際に、イオン注入時にダメージを受けた素子分離領域１１２の酸化シリコン膜はダメージ受けていない部分よりも過剰にエッチングされる。これは、イオン注入時にダメージを受けた素子分離領域１１２の酸化シリコン膜はダメージ受けていない部分よりもエッチングレートが早いためである。
上記素子分離領域１１２の端部で高濃度に不純物のイオン注入が行われた部分は、イオン注入によるダメージを受けているので、素子分離領域１１２の酸化シリコン膜が過剰エッチングされ、シリコン基板１１１が露出される。特にＬＯＣＯＳ構造のバーズピーク部分での酸化シリコン膜の過剰エッチングが著しい。上記過剰エッチングは、イオン注入による不純物の注入量（ドーズ量）が１×１０14／ｃｍ2以上で顕著に起こる現象である。
この結果、高濃度にイオン注入されていないシリコン基板部分１１１Ａが露出される。
【０００６】
その後、図２１（４）に示すように、例えば熱酸化法によって、シリコン基板１１１表面に容量酸化膜１２２を形成する。このとき、上記容量酸化膜１２２は、第１電極１２１の部分の不純物濃度が高いので、高濃度にイオン注入されていないシリコン基板部分１１１Ａよりも厚く形成される。いわゆる、増速酸化が生じる。一方、素子分離領域１１２の過剰エッチングによって露出されたシリコン基板部分１１１Ａには、素子分離領域１１２の陰になって高濃度イオン注入がされていないので、高濃度イオン注入された部分（第１電極１２１）よりも容量酸化膜１２２の膜厚が薄くなる。
そして、図２２（５）に示すように、上記容量酸化膜１２２上に第２電極１２３を形成して、上記第１電極１２１、上記容量酸化膜１２２、上記第２電極１２３で容量素子１２０を構成する。上記容量酸化膜１２２は膜厚にばらつきを生じているので、この容量酸化膜１２２を用いて上記容量素子１２０を形成した場合、上記素子分離領域１１２端部の容量酸化膜１２２の薄膜化部分も容量として働き、この容量がいわゆる寄生容量として問題となる。またこの部分は並列容量として働き、容量素子全体の電圧追従性の悪化の原因となり、また容量酸化膜１２２が薄膜化した部分は耐圧も弱くなっている。この結果、容量素子１２０の信頼性を低くしている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開昭６１−０４８９５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
解決しようとする問題点は、容量素子の容量酸化膜を熱酸化で形成した場合、その膜厚を均一な厚さに形成することが困難な点である。
【０００９】
本発明は、容量絶縁膜を均一な膜厚に形成して、容量素子全体の電圧追従性と容量素子の耐圧を向上させることで、信頼性を高めることを可能にする。
【課題を解決するための手段】
【００１０】
本発明の容量素子は、半導体基板に形成された素子分離領域により区画されたアクティブ領域と、前記アクティブ領域に形成された拡散層からなる第１電極と、前記第１電極上に形成された容量絶縁膜と、前記第１電極の平坦面上に前記容量絶縁膜を介して形成された第２電極を有し、前記第２電極は、平面レイアウト上、前記アクティブ領域内でかつ前記第１電極内に形成されている。
【００１１】
本発明の容量素子では、第１電極の平坦面上に第２電極が形成されていることから、当然、第２電極下面に容量絶縁膜も第１電極の平坦面に形成されている。したがって、容量絶縁膜は均一な膜厚で形成されている。
【００１２】
本発明の容量素子の製造方法は、半導体基板にアクティブ領域を区画する素子分離領域を形成する工程と、前記アクティブ領域に不純物をイオン注入して拡散層からなる第１電極を形成する工程と、前記第１電極上に容量絶縁膜を形成する工程と、前記第１電極の平坦面上に前記容量絶縁膜を介して第２電極を形成する工程を有し、前記第２電極は、平面レイアウト上、前記アクティブ領域内でかつ前記第１電極内に形成される。
【００１３】
本発明の容量素子の製造方法（第１製造方法）では、第１電極の平坦面上に第２電極が形成されることから、当然、第２電極下面に容量絶縁膜も第１電極の平坦面に形成される。したがって、容量素子の容量絶縁膜は第１電極の平坦面上に均一な膜厚で形成される。
【００１４】
本発明の容量素子の製造方法は、半導体基板のアクティブ領域となる領域に不純物をイオン注入して拡散層からなる第１電極を形成する工程と、半導体基板にアクティブ領域を区画する素子分離溝を形成する工程と、前記素子分離溝の内部に絶縁膜を埋め込んで素子分離領域を形成する工程と、前記第１電極上に容量絶縁膜を形成する工程と、前記容量絶縁膜上に第２電極を形成する工程を有し、前記素子分離溝の一部は、前記第１電極の周部およびその周囲の前記半導体基板を除去して形成される。
【００１５】
本発明の容量素子の製造方法（第２製造方法）では、ＳＴＩ構造の素子分離領域を作製する前に、半導体基板のアクティブ領域となる領域に高濃度イオン注入を行って拡散層からなる第１電極を形成する。その後、素子分離領域が形成される素子分離溝を、第１電極の周部およびその周囲の半導体基板を除去して形成する。このため、アクティブ領域が全て高濃度イオン注入領域の第１電極となり、その上部に形成される容量絶縁膜は、均一な膜厚に形成される。したがって、第２電極は、均一な膜厚に形成された容量絶縁膜上に形成されることになる。
【００１６】
本発明の固体撮像装置は、入射光を光電変換して信号電荷を得る光電変換部を有する画素部と、前記画素部から出力された信号電荷とＡＤ変換用の参照電圧とを比較する比較器を有するカラムＡＤ回路を複数有するカラム処理部と、前記画素部からの出力側と前記比較器との間にＤＣ成分をカットする容量素子を備え、前記容量素子は、半導体基板に形成された素子分離領域により区画されたアクティブ領域と、前記アクティブ領域に形成された拡散層からなる第１電極と、前記第１電極上に形成された容量絶縁膜と、前記第１電極の平坦面上に前記容量絶縁膜を介して形成された第２電極を有し、前記第２電極は、平面レイアウト上、前記アクティブ領域内でかつ前記第１電極内に形成されている。
【００１７】
本発明の撮像装置は、入射光を集光する集光光学部と、前記集光光学部で集光した光を受光して光電変換する固体撮像装置を有する撮像部と、前記固体撮像装置で光電変換された信号を処理する信号処理部を有し、前記固体撮像装置は、入射光を光電変換して信号電荷を得る光電変換部を有する画素部と、前記画素部から出力された信号電荷とＡＤ変換用の参照電圧とを比較する比較器を有するカラムＡＤ回路を複数有するカラム処理部と、前記画素部からの出力側と前記比較器との間にＤＣ成分をカットする容量素子を備え、前記容量素子は、半導体基板に形成された素子分離領域により区画されたアクティブ領域と、前記アクティブ領域に形成された拡散層からなる第１電極と、前記第１電極上に形成された容量絶縁膜と、前記第１電極の平坦面上に前記容量絶縁膜を介して形成された第２電極を有し、前記第２電極は、平面レイアウト上、前記アクティブ領域内でかつ前記第１電極内に形成されている。
【発明の効果】
【００１８】
本発明の容量素子は、容量絶縁膜が均一な膜厚に形成されているので、寄生容量を生じることがなくなり、容量素子全体の電圧追従性が良好なものとなる。また、容量絶縁膜が薄くなる部分を生じないことから耐圧が劣化した部分を生じないので、容量素子の耐圧を向上させることができ、信頼性を高めることができる。
という利点がある。
【００１９】
本発明の容量素子の第１製造方法は、容量絶縁膜が均一な膜厚に形成されるので、寄生容量を生じることがなくなり、容量素子全体の電圧追従性が良好なものとなる。また、容量絶縁膜が薄くなる部分を生じないことから耐圧が劣化した部分を生じないので、容量素子の耐圧を向上させることができ、信頼性を高めることができるという利点がある。
【００２０】
本発明の容量素子の第２製造方法は、容量絶縁膜が均一な膜厚に形成されるので、寄生容量を生じることがなくなり、容量素子全体の電圧追従性が良好なものとなる。また、容量絶縁膜が薄くなる部分を生じないことから耐圧が劣化した部分を生じないので、容量素子の耐圧を向上させることができるので、信頼性を高めることができるという利点がある。
【００２１】
本発明の固体撮像装置は、本発明の容量素子が用いられることから、容量素子全体の電圧追従性が良好なものとすることができるので、安定した信号処理が可能になるという利点がある。
【００２２】
本発明の撮像装置は、本発明の固体撮像装置が用いられることから、固体撮像装置が安定した信号処理が行えるので、高品質な画像が得られるという利点がある。
【図面の簡単な説明】
【００２３】
【図１】本発明の第１実施の形態に係る容量素子の構成の第１例を示した平面レイアウト図およびＡ−Ａ’線断面図である。
【図２】容量誤差と第１電極の不純物濃度の関係図である。
【図３】本発明の第１実施の形態に係る容量素子の構成の第２例示した平面レイアウト図およびＢ−Ｂ’線断面図である。
【図４】容量素子の第２例の変形例を示した平面レイアウト図およびＣ−Ｃ’線断面図である。
【図５】本発明の第２実施の形態に係る容量素子の製造方法の第１例を示した平面レイアウト図および製造工程断面図である。
【図６】製造方法の第１例を示した平面レイアウト図と製造工程断面図である。
【図７】製造方法の第１例を示した平面レイアウト図と製造工程断面図である。
【図８】製造方法の第１例を示した平面レイアウト図と製造工程断面図である。
【図９】製造方法の第１例を示した平面レイアウト図と製造工程断面図である。
【図１０】製造方法の第１例を示した平面レイアウト図である。
【図１１】本発明の容量素子の製造方法の第２例を示した平面レイアウト図および製造工程断面図である。
【図１２】製造方法の第２例を示した平面レイアウト図と製造工程断面図である。
【図１３】製造方法の第２例を示した平面レイアウト図と製造工程断面図である。
【図１４】製造方法の第２例を示した平面レイアウト図と製造工程断面図である。
【図１５】製造方法の第２例を示した平面レイアウト図と製造工程断面図である。
【図１６】製造方法の第２例を示した平面レイアウト図である。
【図１７】容量素子の適用例の一例を示したブロック図である。
【図１８】容量素子の適用例の一例を示した回路図である。
【図１９】本発明の第４実施の形態の撮像装置の一例を示したブロック図である。
【図２０】従来の容量素子の製造工程を示した製造工程断面図である。
【図２１】従来の容量素子の製造工程を示した製造工程断面図である。
【図２２】従来の容量素子の製造工程を示した製造工程断面図である。
【発明を実施するための形態】
【００２４】
以下、発明を実施するための形態（以下、実施の形態とする）について説明する。
【００２５】
＜１．第１の実施の形態＞
［容量素子の構成の第１例］
本発明の第１実施の形態に係る容量素子の構成の第１例を、図１（１）の平面レイアウト図および図１（２）の（１）図におけるＡ−Ａ’線断面図によって説明する。
【００２６】
図１に示すように、半導体基板１１には、素子分離領域１２により区画されたアクティブ領域１３が形成されている。上記半導体基板１１には、例えば、シリコン基板が用いられている。また、上記素子分離領域１２は、例えば、ＬＯＣＯＳ構造の素子分離領域からなる。
上記アクティブ領域１３には拡散層からなる第１電極２１が形成されている。この第１電極２１の拡散層の不純物濃度は、例えば１×１０18ａｔｏｍｓ／ｃｍ3以上となっている。
例えば、シリコン（Ｓｉ）基板中へ高濃度にイオン注入を行い、シリコン（Ｓｉ）のフェルミレベルを縮退させて金属様して、第１電極２１として使用する場合には、上記第１電極２１の拡散層の不純物濃度は、例えば１×１０18ａｔｏｍｓ／ｃｍ3以上とする。また、図２に示すように、容量誤差を５％程度とするならば、例えば２×１０19ａｔｏｍｓ／ｃｍ3以上とする。さらに、容量誤差を１％程度以下とするならば、例えば８×１０19ａｔｏｍｓ／ｃｍ3以上とすることが好ましい。図２における縦軸の容量誤差は、〔（５Ｖを印加したときの容量素子の容量）−（−５Ｖを印加したときの容量素子の容量）〕／（５Ｖを印加したときの容量素子の容量）を％表示したものである。また横軸は第１電極２１の不純物濃度である。
上記拡散層を形成する不純物には、Ｎ型のリン、ヒ素、アンチモン、Ｐ型のホウ素、インジウム等が用いられている。
上記第１電極２１は、平面レイアウト上、上記アクティブ領域１３の全域にわたって形成されていてもよく、または上記素子分離領域１２から所定の間隔をおいた状態（例えば、図面で２点鎖線で示す状態）で上記アクティブ領域１３に形成されていてもよい。
【００２７】
上記第１電極２１上には容量絶縁膜２２が形成されている。この容量絶縁膜２２は、例えば、上記半導体基板１１を熱酸化して形成された酸化シリコン膜からなる。
さらに、上記第１電極２１表面の平坦面上、すなわち上記第１電極２１の均一な濃度の領域上には、上記容量絶縁膜２２を介して第２電極２３が形成されている。
このように、第１電極２１と容量絶縁膜２２と第２電極２３からなる容量素子２０（２０Ａ）が形成されている。
【００２８】
上記容量素子２０Ａでは、上記第１電極２１は、上記半導体基板１１に上記素子分離領域１２が形成された後、例えばイオン注入によって形成される。このイオン注入に先立って、上記半導体基板１１表面にはプレ酸化膜が形成される。そしてイオン注入後にプレ酸化膜は除去されるが、そのとき、上記素子分離領域１２の周縁部も同時に除去されて、上記半導体基板１１表面が露出される。このため、上記容量絶縁膜２２は、上記アクティブ領域１３の平坦面では均一な膜厚に形成され、上記素子分離領域１２を除去して露出された半導体基板１１表面に形成された部分は膜厚が薄くなる。
上記第２電極２３は、上記第１電極２１の平坦面上に形成されているので、当然、上記第２電極２３の下面に形成された上記容量絶縁膜２２の部分も上記第１電極２１の平坦面上に形成されていることになる。したがって、上記第１電極２１と上記第２電極２３との間に形成されている上記容量絶縁膜２２は、上記第１電極２１の平坦面上に形成されているので均一な膜厚になっている。
【００２９】
このように、第１電極２１と容量絶縁膜２２と第２電極２３とで構成される容量素子２０Ａは、均一な膜厚に形成された容量絶縁膜２２を有するので、寄生容量を生じることがなくなり、容量素子２０Ａ全体の電圧追従性が良好なものとなる。また、容量絶縁膜２２が薄くなる部分を生じないことから耐圧が劣化した部分を生じないので、容量素子２０Ａの耐圧が向上する。
【００３０】
よって、容量素子２０Ａ全体の電圧追従性が良好なものとなり、容量素子の耐圧を向上させることができるので、信頼性を高めることができる。
【００３１】
なお、上記容量素子２０Ａでは、上記第２電極２３が上記アクティブ領域１３内に形成されていることから、この第２電極２３の取り出しを行うコンタクト部３３は、上記第２電極２３上に上記第２電極２３に接続されるように形成されている。図面では、複数のコンタクト部３３が形成されている状態を示した。
さらに、上記第１電極２１の取り出しは、例えば、上記第２電極２３と上記素子分離領域１２との間の上記第１電極２１上にコンタクト部３１を形成することで行える。このコンタクト部３１は、図示したように、上記第２電極２３の２方向側の上記第１電極２１上に形成してもよく、また、上記第２電極２３の一方側のみの上記第１電極２１上に形成してもよい。当然、上記第１電極２１の３方向側もしくは４方向側の上記第１電極２１上に形成してもよい。
【００３２】
［容量素子の構成の第２例］
次に、本発明の第１実施の形態に係る容量素子の構成の第２例を、図３（１）の平面レイアウト図および図３（２）の（１）図におけるＢ−Ｂ’線断面図によって説明する。
【００３３】
図３に示すように、半導体基板１１には、素子分離領域１２により区画されたアクティブ領域１３が形成されている。上記半導体基板１１には、例えば、シリコン基板が用いられている。また、上記素子分離領域１２は、例えば、ＳＴＩ（Shallow Trench Isolation）構造の素子分離領域からなる。
上記アクティブ領域１３には拡散層からなる第１電極２１が形成されている。この第１電極２１の拡散層の不純物濃度は、例えば１×１０18ａｔｏｍｓ／ｃｍ3以上となっている。上記拡散層を形成する不純物には、Ｎ型のリン、ヒ素、アンチモン、Ｐ型のホウ素、インジウム等が用いられている。この第１電極２１は、図示したように、素子分離領域１２の下部側にはみ出して形成されていてもよい。
例えば、シリコン（Ｓｉ）基板中へ高濃度にイオン注入を行い、シリコン（Ｓｉ）のフェルミレベルを縮退させて金属様して、第１電極２１として使用する場合には、上記第１電極２１の拡散層の不純物濃度は、例えば１×１０18ａｔｏｍｓ／ｃｍ3以上とする。また、容量誤差を５％程度とするならば、例えば１×１０19ａｔｏｍｓ／ｃｍ3以上とする。さらに、容量誤差を１％程度以下とするならば、例えば１×１０20ａｔｏｍｓ／ｃｍ3以上とすることが好ましい。
上記第１電極２１は、平面レイアウト上、上記アクティブ領域１３の全域にわたって形成されていてもよく、または上記素子分離領域１２から所定の間隔をおいた状態（例えば図３（１）の２点鎖線で示す状態）で上記アクティブ領域１３に形成されていてもよい。
【００３４】
上記第１電極２１上には容量絶縁膜２２が形成されている。この容量絶縁膜２２は、例えば、上記半導体基板１１を熱酸化して形成された酸化シリコン膜からなる。
さらに、上記第１電極２１表面の平坦面上に、すなわち上記第１電極２１の均一な濃度の領域上には、上記容量絶縁膜２２を介して第２電極２３が形成されている。
このように、第１電極２１と容量絶縁膜２２と第２電極２３からなる容量素子２０（２０Ｂ）が形成されている。
【００３５】
上記容量素子２０Ｂでは、上記第１電極２１は、上記半導体基板１１に上記素子分離領域１２が形成された後、例えばイオン注入によって形成される。このイオン注入に先立って、上記半導体基板１１表面にはプレ酸化膜が形成される。そしてイオン注入後にプレ酸化膜は除去されるが、そのとき、上記素子分離領域１２の周縁部も同時に除去されて、上記半導体基板１１表面が露出される。このため、上記容量絶縁膜２２は、上記アクティブ領域１３の平坦面では均一な膜厚に形成され、上記素子分離領域１２を除去して露出された半導体基板１１表面に形成された部分は膜厚が薄くなる。
上記第２電極２３は、上記第１電極２１の平坦面上に形成されているので、当然、上記第２電極２３の下面に形成された上記容量絶縁膜２２の部分も上記第１電極２１の平坦面上に形成されていることになる。したがって、上記第１電極２１の平坦面上に形成されている部分の容量絶縁膜２２の膜厚は均一な膜厚になっている。
【００３６】
または、上記容量素子２０Ｂでは、上記第１電極２１は、上記半導体基板１１に上記素子分離領域１２が形成される前に、例えばイオン注入によって形成される。このイオン注入に先立って、上記半導体基板１１表面にはプレ酸化膜が形成される。そしてイオン注入後にプレ酸化膜は除去される。そして、上記素子分離領域１２を形成するための素子分離溝の一部は、上記第１電極２１の周部およびその周囲の上記半導体基板１１を除去して形成されている。このため、上記アクティブ領域１３の表面に形成される上記容量絶縁膜２２は、表面が平坦面となっている上記アクティブ領域１３の表面のみに形成されているので、均一な膜厚で形成されている。
【００３７】
このように、第１電極２１と容量絶縁膜２２と第２電極２３とで構成される容量素子２０Ｂは、均一な膜厚に形成された容量絶縁膜２２を有するので、寄生容量を生じることがなくなり、容量素子２０Ｂ全体の電圧追従性が良好なものとなる。また、容量絶縁膜２２が薄くなる部分を生じないことから耐圧が劣化した部分を生じないので、容量素子２０Ｂの耐圧が向上する。
【００３８】
よって、容量素子２０Ｂ全体の電圧追従性が良好なものとなり、容量素子の耐圧を向上させることができるので、信頼性を高めることができる。
【００３９】
なお、上記容量素子２０Ｂでは、平面レイアウト上、上記第２電極２３が上記アクティブ領域１３内に形成されていることから、この第２電極２３の取り出しを行うコンタクト部３３は、上記第２電極２３上で上記第２電極２３に接続されるように形成されている。図面では、複数のコンタクト部３３が形成されている状態を示した。
さらに、上記第１電極２１の取り出しは、例えば、上記第２電極２３と上記素子分離領域１２との間の上記第１電極２１上にコンタクト部３１を形成することで行える。このコンタクト部３１は、図示したように、上記第２電極２３の２方向側の上記第１電極２１上に形成してもよく、また、上記第２電極２３の一方側のみの上記第１電極２１上に形成してもよい。当然、上記第１電極２１の３方向側もしくは４方向側の上記第１電極２１上に形成してもよい。
【００４０】
［容量素子の第２例の変形例］
次に、上記容量素子の第２例の変形例を、図４（１）の平面レイアウト図および図４（２）の（１）図におけるＣ−Ｃ’線断面図によって説明する。
【００４１】
図４に示すように、容量素子２０Ｃは、上記容量素子２０Ｂにおいて、第２電極２３の形成位置が異なるのみで、その他の構成は、前記容量素子２０Ｂと同様である。
半導体基板１１には、素子分離領域１２により区画されたアクティブ領域１３が形成されている。上記半導体基板１１には、例えば、シリコン基板が用いられている。また、上記素子分離領域１２は、ＳＴＩ構造の素子分離領域からなる。
上記アクティブ領域１３には拡散層からなる第１電極２１が形成されている。
上記第１電極２１は、平面レイアウト上、上記アクティブ領域１３の全域にわたって形成されている。
【００４２】
上記第１電極２１上には容量絶縁膜２２が形成されている。この容量絶縁膜２２は、例えば、上記半導体基板１１を熱酸化して形成された酸化シリコン膜からなる。
さらに、上記第１電極２１表面の平坦面上、すなわち上記第１電極２１の均一な濃度の領域上には、上記素子分離領域１２に一部が重なるように、上記容量絶縁膜２２を介して第２電極２３が形成されている。そして、この第２電極２３には、上記素子分離領域１２上に電極パッド部２４が連続して形成されている。
このように、第１電極２１と容量絶縁膜２２と第２電極２３からなる容量素子２０Ｃが形成されている。
【００４３】
このように、第１電極２１と容量絶縁膜２２と第２電極２３とで構成される容量素子２０は、均一な膜厚に形成された容量絶縁膜２２を有するので、寄生容量を生じることがなくなり、容量素子２０Ｃ全体の電圧追従性が良好なものとなる。また、容量絶縁膜２２が薄くなる部分を生じないことから耐圧が劣化した部分を生じないので、容量素子２０Ｃの耐圧が向上する。
【００４４】
よって、容量素子２０Ｃ全体の電圧追従性が良好なものとなり、容量素子の耐圧を向上させることができるので、信頼性を高めることができる。
【００４５】
なお、上記容量素子２０Ｃでは、平面レイアウト上、上記第２電極２３が上記アクティブ領域１３上から素子分離領域１２にかけて形成されていて、上記素子分離領域１２上には上記第２電極２３に連続して形成された電極パッド部２４が形成されている。このことから、上記第２電極２３の取り出しを行うコンタクト部３３は、上記電極パッド部２４上に形成されている。図面では、複数のコンタクト部３３が形成されている状態を示した。
さらに、上記第１電極２１の取り出しは、例えば、上記第２電極２３と上記素子分離領域１２との間の上記第１電極２１上にコンタクト部３１を形成することで行える。このコンタクト部３１は、図示したように、上記第２電極２３の２方向側の上記第１電極２１上に形成してもよく、また、上記第２電極２３の一方側のみの上記第１電極２１上に形成してもよい。
【００４６】
＜２．第２の実施の形態＞
［容量素子の製造方法の第１例］
次に、本発明の第２実施の形態に係る容量素子の製造方法の第１例を、図５〜図１０の平面レイアウト図および製造工程断面図によって説明する。この製造方法は、前記容量素子２０Ａを製造する方法の一例である。図５〜図１０の各断面図は、それぞれの図面の平面レイアウト図におけるＡ−Ａ’線断面の位置の断面図である。
【００４７】
図５（１−１）、（１−２）に示すように、半導体基板１１にアクティブ領域１３を区画する素子分離領域１２を、例えば通常のＬＯＣＯＳ法（局所酸化法）によって形成する。上記半導体基板１１には、例えば、シリコン基板が用いられている。
【００４８】
次に、図６（２−１）、（２−２）に示すように、まず、上記半導体基板１１の表面にプレ酸化膜５１を形成する。このプレ酸化膜５１は、例えば熱酸化法によって上記半導体基板１１の表面を酸化させて形成される。
次に、レジスト塗布技術によって、上記半導体基板１１上にレジスト膜４１を形成し、リソグラフィー技術によって、上記レジスト膜４１をパターニングして、第１電極が形成される領域上に開口部４２を形成する。図面に示した場合では、アクティブ領域１３の全域に第１電極２１を形成する場合であるが、例えば、図面（２−１）の２点鎖線で示すように、アクティブ領域１３の内側に開口部４２が形成されるようにしてもよい。
上記レジスト膜４１をイオン注入マスクに用いたイオン注入法によって、上記半導体基板１１の上記アクティブ領域１３に不純物をイオン注入して拡散層からなる第１電極２１を形成する。上記イオン注入では、例えば、Ｎ型のリン、ヒ素、アンチモン、Ｐ型のホウ素、インジウム等のいずれかが用いられ、そのドーズ量は例えば１×１０14ａｔｏｍｓ／ｃｍ2以上に設定される。また、注入エネルギーは、イオン注入される不純物によって、適宜決定される。
なお、図示はしていないが、素子分離領域１２端下部のシリコン基板１１にも上記イオン注入が低濃度になされる。
その後、上記レジスト膜４１を除去する。
図面は、上記レジスト膜４１を除去する直前の状態を示した。
【００４９】
次に、図７（３−１）、（３−２）に示すように、上記プレ酸化膜５１〔前記図５（２−１）、（２−２）等参照〕を除去して、上記アクティブ領域１３の半導体基板１１の表面を露出させる。上記プレ酸化膜５１の除去工程は、例えばウエットエッチングにより行う。例えば、フッ酸系の薬液でウエットエッチングを行う。このとき、上記素子分離領域１２の部分もエッチングされて削られる。特にレジスト膜４１〔前記図５（２−１）、（２−２）等参照〕で被覆されていなかった上記素子分離領域１２の部分は、上記イオン注入法によってダメージを受けているので、ダメージを受けていない部分よりも過剰にエッチングされる。特にＬＯＣＯＳ構造のバーズピーク部分での酸化シリコン膜の過剰エッチングが著しい。
その後、半導体基板１１表面を清浄にするためＳＣ洗浄（アンモニア過水洗浄）を行う。
【００５０】
次に、図８（４−１）、（４−２）に示すように、上記第１電極２１上に、例えば熱酸化によって容量絶縁膜２２を形成する。したがって、上記容量絶縁膜２２は、酸化シリコン膜で形成される。その膜厚は、容量素子の容量によって異なるので、その容量に応じて適宜選択される。例えば２ｎｍ〜５０ｎｍ程度の範囲で選択される。
【００５１】
次に、図９（５−１）、（５−２）に示すように、上記第１電極２１の平坦面上に上記容量絶縁膜２２を介して第２電極２３を形成する。
上記第２電極２３は、平面レイアウト上、上記素子分離領域１２から所定距離をおいた上記アクティブ領域１３内でかつ上記第１電極２１内に形成される。
例えば、全面に電極形成用の導電膜を形成した後、レジスト膜をエッチングマスク（図示せず）に用いた通常のドライエッチング技術によってパターニングされることで形成される。上記導電膜には、例えば、金属膜、導電性ポリシリコン膜等の通常の半導体装置の電極材料を用いることができる。
このようにして、第１電極２１と容量絶縁膜２２と第２電極２３からなる容量素子２０（２０Ａ）が形成される。
【００５２】
その後、図示はしていないが、上記半導体基板１１にＭＩＳトランジスタを形成し、さらに層間絶縁膜を形成する。
【００５３】
その後、図１０に示すように、上記層間絶縁膜（図示せず）に上記容量素子２０（２０Ａ）の第１電極２１に通じるコンタクト部３１、上記第２電極２３に通じるコンタクト部３３を形成する。
上記第１電極２１の取り出しを行うコンタクト部３１は、例えば、上記第２電極２３と上記素子分離領域１２との間の上記第１電極２１上に形成される。このコンタクト部３１は、図示したように、上記第２電極２３の２方向側の上記第１電極２１上に形成してもよく、また、上記第２電極２３の一方側のみの上記第１電極２１上に形成してもよい。当然、上記第１電極２１の３方向側もしくは４方向側の上記第１電極２１上に形成してもよい。
また、上記第２電極２３の取り出しを行うコンタクト部３３は、上記第２電極２３が上記アクティブ領域１３内に形成されることから、上記第２電極２３上に上記第２電極２３に接続されるように形成されている。図面では、複数のコンタクト部３３が形成された状態を示した。
【００５４】
上記容量素子２０Ａの製造方法では、上記第１電極２１は、上記半導体基板１１に上記素子分離領域１２が形成された後、例えばイオン注入によって形成される。このイオン注入に先立って、上記半導体基板１１表面にはプレ酸化膜が形成される。そしてイオン注入後にプレ酸化膜は除去されるが、そのとき、上記素子分離領域１２の周縁部も同時に除去されて、上記半導体基板１１表面が露出される。このため、上記容量絶縁膜２２は、上記アクティブ領域１３の平坦面では均一な膜厚に形成され、上記素子分離領域１２を除去して露出された半導体基板１１表面に形成された部分は膜厚が薄くなる。
上記第２電極２３は、上記第１電極２１の平坦面上に形成されるので、当然、上記第２電極２３の下面に形成された上記容量絶縁膜２２の部分も上記第１電極２１の平坦面上に形成されていることになる。したがって、上記第１電極２１と上記第２電極２３との間に形成されている上記容量絶縁膜２２は、上記第１電極２１の平坦面上に形成されているので均一な膜厚に形成されている。
【００５５】
上記第１電極２１と容量絶縁膜２２と第２電極２３とで構成される容量素子２０Ａは、均一な膜厚に形成された容量絶縁膜２２を有するものとなるので、寄生容量を生じることがなくなり、容量素子２０Ａ全体の電圧追従性が良好なものとなる。また、容量絶縁膜２２が薄くなる部分を生じないことから耐圧が劣化した部分を生じないので、容量素子２０Ａの耐圧が向上する。
【００５６】
よって、容量素子２０Ａ全体の電圧追従性が良好なものとなり、容量素子の耐圧を向上させることができるので、信頼性を高めることができる。
【００５７】
［容量素子の製造方法の第２例］
次に、本発明の第２実施の形態に係る容量素子の製造方法の第１例を、図１１〜図１６の平面レイアウト図および製造工程断面図によって説明する。この製造方法は、前記容量素子２０Ｂを製造する方法の一例である。図１１〜図１６の各断面図は、それぞれの図面の平面レイアウト図におけるＢ−Ｂ’線断面の位置の断面図である。
【００５８】
図１１（１−１）、（１−２）に示すように、上記半導体基板１１の表面にパッド酸化膜５２を形成した後、上記半導体基板１１のアクティブ領域となる領域に不純物をイオン注入して拡散層からなる第１電極２１を形成する。
この第１電極２１は、以下のようにして形成される。例えば、レジスト塗布技術によって、上記パッド酸化膜５２上にレジスト膜４３を形成し、リソグラフィー技術によって、上記レジスト膜４３をパターニングして、第１電極が形成される領域上に開口部４４を形成する。上記開口部４４は、実際に形成される第１電極２１よりも平面レイアウト上、大きく形成しておく。
次いで、上記レジスト膜４３をイオン注入マスクに用いたイオン注入法によって、上記パッド酸化膜５２を通して上記半導体基板１１に不純物をイオン注入して拡散層からなる第１電極２１を形成する。この第１電極２１が形成される領域が実質的にアクティブ領域１３となる。
上記イオン注入では、例えば、Ｎ型のリン、ヒ素、アンチモン、Ｐ型のホウ素、インジウム等のいずれかが用いられ、そのドーズ量は例えば１×１０14ａｔｏｍｓ／ｃｍ2以上に設定される。また、注入エネルギーは、イオン注入される不純物によって、適宜決定される。
その後、上記レジスト膜４３を除去する。
図面は、上記レジスト膜４３を除去する直前の状態を示した。
【００５９】
次に、図１２（２−１）、（２−２）に示すように、上記パッド酸化膜５２上に窒化シリコン膜５３を形成する。
その後、例えば、レジスト塗布技術によって、上記窒化シリコン膜５３上にレジスト膜（図示せず）を形成し、リソグラフィー技術によって、上記レジスト膜（図示せず）をパターニングして、素子分離溝が形成される領域上に開口部（図示せず）を形成する。
次いで、このレジスト膜をエッチングマスクに用いたドライエッチングによって、上記窒化シリコン膜５３と上記パッド酸化膜５２に素子分離溝を形成するための開口部５４を形成する。その後、エッチングマスクに用いた上記レジスト膜を除去する。
そして、上記窒化シリコン膜５３をエッチングマスクに用いたドライエッチングによって、上記半導体基板１１にアクティブ領域１３を区画する素子分離溝１４を形成する。このとき、上記素子分離溝１４の一部は、上記第１電極２１の周部およびその周囲の上記半導体基板１１を除去して形成される。
【００６０】
次に、図１３（３−１）、（３−２）に示すように、例えば熱酸化法によって、上記素子分離溝１４の側壁と底部に熱酸化膜（図示せず）を形成した後、上記素子分離溝１４の内部を絶縁膜で埋め込む。この絶縁膜には酸化シリコン膜を用い、この酸化シリコン膜は例えば高密度プラズマ（ＨＤＰ）ＣＶＤ法によって形成する。
その後、化学的機械研磨（ＣＭＰ）法によって、上記窒化シリコン膜５３上の余剰な上記絶縁膜を除去して、上記素子分離溝１４内に埋め込まれた上記絶縁膜でＳＴＩ構造の素子分離領域１２を形成する。
その後、上記窒化シリコン膜５３、上記パッド酸化膜５２を、例えばウエットエッチングによって除去する。上記窒化シリコン膜５３のウエットエッチングには例えば熱リン酸を用い、上記パッド酸化膜５２のウエットエッチングには例えばフッ酸系の薬液を用いる。
なお、図面は、上記窒化シリコン膜５３、上記パッド酸化膜５２を除去する前の状態を示した。
【００６１】
次に、図示はしていないが、上記半導体基板１１表面にプレ酸化膜を形成した後、別の領域に形成されるトランジスタ部のしきい値電圧Ｖthを調整するイオン注入を行い、その後、上記プレ酸化膜を例えばウエットエッチングによって除去する。さらに、半導体基板１１表面を清浄にするためＳＣ洗浄（アンモニア過水洗浄）を行う。なお、上記プレ酸化膜は、例えば熱酸化法によって上記半導体基板１１の表面を酸化させて形成される。したがって、上記プレ酸化膜の除去には、例えばフッ酸系の薬液を用いることができる。
【００６２】
次に、図１４（４−１）、（４−２）に示すように、上記第１電極２１上に、例えば熱酸化によって容量絶縁膜２２を形成する。したがって、上記容量絶縁膜２２は、酸化シリコン膜で形成される。その膜厚は、容量素子の容量によって異なるので、その容量に応じて適宜選択される。例えば、２ｎｍ〜５０ｎｍ程度の範囲で選択される。
【００６３】
次に、図１５（５−１）、（５−２）に示すように、上記第１電極２１の平坦面上に上記容量絶縁膜２２を介して第２電極２３を形成する。
上記第２電極２３は、平面レイアウト上、上記素子分離領域１２から所定距離をおいた上記アクティブ領域１３内でかつ上記第１電極２１内に形成される。
例えば、全面に電極形成用の導電膜を形成した後、レジスト膜をエッチングマスク（図示せず）に用いた通常のドライエッチング技術によってパターニングされることで形成される。上記導電膜には、例えば、金属膜、導電性ポリシリコン膜等の通常の半導体装置の電極材料を用いることができる。
【００６４】
上記第２電極２３は、図面では、平面レイアウト上、上記第１電極２１上の内側に形成されたが、上記第１電極２１が形成されている上記アクティブ領域１３の全域にわたって形成されてもよく、また上記素子分離領域１２上に重なるように形成されてもよい。
【００６５】
このようにして、第１電極２１と容量絶縁膜２２と第２電極２３からなる容量素子２０（２０Ｂ）が形成される。
【００６６】
その後、図示はしていないが、上記半導体基板１１にＭＩＳトランジスタを形成し、さらに層間絶縁膜を形成する。
【００６７】
その後、図１６に示すように、上記層間絶縁膜（図示せず）に上記容量素子２０（２０Ｂ）の第１電極２１に通じるコンタクト部３１、上記第２電極２３に通じるコンタクト部３３を形成する。
上記第１電極２１の取り出しを行うコンタクト部３１は、例えば、上記第２電極２３と上記素子分離領域１２との間の上記第１電極２１上に形成される。このコンタクト部３１は、図示したように、上記第２電極２３の２方向側の上記第１電極２１上に形成してもよく、また、上記第２電極２３の一方側のみの上記第１電極２１上に形成してもよい。当然、上記第１電極２１の３方向側もしくは４方向側の上記第１電極２１上に形成してもよい。
また、上記第２電極２３の取り出しを行うコンタクト部３３は、上記第２電極２３が上記アクティブ領域１３内に形成されることから、上記第２電極２３上に上記第２電極２３に接続されるように形成されている。図面では、複数のコンタクト部３３が形成された状態を示した。
【００６８】
上記容量素子２０Ｂの製造方法では、ＳＴＩ構造の素子分離領域１２を作製する前に、半導体基板１１のアクティブ領域１３となる領域に高濃度イオン注入を行って拡散層からなる第１電極２１を形成する。その後、素子分離領域１２が形成される素子分離溝１４を、第１電極２１の周部およびその周囲の半導体基板１１を除去して形成する。このため、アクティブ領域１３が全て高濃度イオン注入領域の第１電極２１となり、その上部に形成される容量絶縁膜２２は、均一な膜厚に形成される。したがって、第２電極２３は、均一な膜厚に形成された容量絶縁膜２２上に形成されることになる。
このように容量絶縁膜２２が均一な膜厚に形成されるので、寄生容量を生じることがなくなり、容量素子２０Ｂ全体の電圧追従性が良好なものとなる。また、容量絶縁膜２２が薄くなる部分を生じないことから耐圧が劣化した部分を生じないので、容量素子２０Ｂの耐圧を向上させることができる。
よって、容量素子２０Ｂの信頼性を高めることができる。
【００６９】
また、上記容量素子２０Ｃを形成する場合には、上記第２製造方法において、平面レイアウト上、上記第１電極２１を上記アクティブ領域１３の全域に形成し、このアクティブ領域１３上に均一な膜厚の容量絶縁膜２２を形成するようにする。そうすることで、上記第２電極２３を上記素子分離領域１２上にも形成することが可能になり、上記素子分離領域１２上に上記第２電極２３に連続して電極パッド部を形成することも可能になる。ここで、上記第１電極２１が上記アクティブ領域１３の全域に形成されないで、上記アクティブ領域１３の内側に形成された場合、上記第１電極２１と上記素子分離領域１２との間に、不純物がドーピングされていない半導体基板１１の部分が介在することになる。このような状態で容量絶縁膜２２を形成した場合、上記第１電極２１上と上記半導体基板１１上とで、容量絶縁膜２２の膜厚が異なる。具体的には、上記第１電極２１上の容量絶縁膜２２が厚く形成され、上記半導体基板１１上の容量絶縁膜２２が薄く形成されるので、従来技術の問題点が解決されないことになる。したがって、上記第１電極２１は上記アクティブ領域１３の全域に形成されるようにしている。
【００７０】
上記各実施例および変形例では、上記容量絶縁膜２２を酸化によって形成された酸化シリコン膜を用いたが、例えば、窒化シリコン膜を用いることもできる。この場合、半導体基板１１（シリコン基板）の表面を窒化することで窒化シリコン膜を形成することができる。
また、上記容量絶縁膜２２に酸化シリコン膜と窒化シリコン膜の積層膜を用いることもできる。この場合、半導体基板１１（シリコン基板）表面を酸化して酸化シリコン膜を形成した後、その酸化シリコン膜の表面を窒化することで、酸化シリコン膜と窒化シリコン膜の積層構造とすることができる。
さらに、上記容量絶縁膜２２に酸窒化シリコン膜を用いることができる。この場合、半導体基板１１（シリコン基板）表面を酸化して酸化シリコン膜を形成した後、その酸化シリコン膜を窒化することで、酸窒化シリコン膜とすることができる。
【００７１】
＜３．第３の実施の形態＞
［容量素子を適用した固体撮像装置］
本発明の容量素子２０を適用した固体撮像装置の一例を、図１７のブロック図および図１８の回路図によって説明する。
【００７２】
図１７に示すように、固体撮像装置１は、複数の単位画素（図示せず）が行および列に配列された画素部２１０と、画素部２１０の外側に設けられた駆動制御部２０７と、カラム処理部２２６と、カラム処理部２２６にＡＤ変換用の参照電圧を供給する参照信号生成部２２７と出力部２２８を備えている。
【００７３】
上記駆動制御部２０７は、画素部２１０の信号を順次読み出すための制御回路機能を備えている。例えば、列アドレスや列走査を制御する水平走査回路２１２と、行アドレスや行走査を制御する垂直走査回路２１４と、内部クロックを生成するなどの機能を持つ通信・タイミング制御部２２０を有する。また、上記固体撮像装置１は、入力されたクロック周波数よりも高速のクロック周波数のパルスを生成するクロック変換部２２３を有する。
【００７４】
上記駆動制御部２０７の各要素は、画素部２１０とともに、半導体集積回路の製造技術と同様の技術を用いて単結晶シリコンなどの半導体領域に形成され、固体撮像装置として構成される。
【００７５】
上記単位画素は、受光素子（光電変換部）としてのフォトダイオードと、増幅用の半導体素子（例えばＭＯＳトランジスタ）を有する画素内アンプ（図示せず）とから構成される。
上記画素内アンプは、例えばフローティングディフュージョンアンプ構成のものが用いられる。一例としては、転送トランジスタ、リセットトランジスタ、増幅トランジスタ、選択トランジスタの４トランジスタ構成のものがある。
上記転送トランジスタは、フォトダイオードで生成された信号電荷を読み出す。
上記リセットトランジスタは、フォトダイオードからフローティングディフュージョン部への信号電荷の転送に先立って、ゲート電極にリセットパルスが与えられることによってフローティングディフュージョン部の電位をリセット電圧にリセットする。
上記増幅トランジスタは、リセットトランジスタによってリセットされた後のフローティングディフュージョン部の電位をリセットレベルとして出力し、さらに転送トランジスタによって信号電荷が転送された後のフローティングディフュージョン部の電位を信号レベルとして出力する。
上記選択トランジスタは、単位画素を選択状態として増幅トランジスタから信号を出力させる。
【００７６】
上記単位画素は、行選択のための行制御線２１５を介して垂直走査回路２１４に接続され、垂直信号線２１９を介してカラムＡＤ回路２２５が垂直列ごとに設けられているカラム処理部２２６に接続されている。
【００７７】
上記水平走査回路２１２や垂直走査回路２１４は、デコーダを含んで構成され、通信・タイミング制御部２２０から与えられる制御信号ＣＮ１、ＣＮ２に応答してシフト動作（走査）を開始するようになっている。このため、制御信号ＣＮ１には、単位画素を駆動するための種々のパルス信号（たとえば、リセットパルスＲＳＴ、転送パルスＴＲＦ、ＤＲＮ制御パルスＤＲＮなど）が含まれる。
【００７８】
上記通信・タイミング制御部２２０には、画素部２１０から処理対象信号としてのアナログの画素信号をカラム処理部２２６側へ取り込む種々の駆動パルスと対応した基本パルスであるマスタークロックＣＬＫ０が入力される。
そして通信・タイミング制御部２２０は、入力されるマスタークロックＣＬＫ０および上記クロック変換部２２３で生成された高速クロックに基づいて内部クロックを生成する。
【００７９】
この通信・タイミング制御部２２０は、各部の動作に必要なクロックや所定タイミングのパルス信号を供給するものである。また、マスタークロックＣＬＫ０を受け取り、動作モードなどを指令するデータＤＡＴＡを受け取り、さらに固体撮像装置１の情報を含むデータを出力するものである。
さらには、入力されるマスタークロックＣＬＫ０と同じ周波数のクロックＣＬＫ１や、それを２分周したクロックやより分周した低速クロックＣＬＫ２をデバイス内の各部に供給するものである。例えば水平走査回路２１２、垂直走査回路２１４、カラム処理部２２６などに供給する。
【００８０】
上記垂直走査回路２１４は、画素部２１０の行を選択し、その行に必要なパルスを供給するものである。例えば、垂直方向の読出行を規定する垂直デコーダ２１４ａと、垂直デコーダ２１４ａにて規定された読出アドレス上（行方向）の単位画素に対する行制御線２１５にパルスを供給して駆動する垂直駆動回路２１４ｂとを有する。
【００８１】
上記水平走査回路２１２は、カラム処理部２２６からカウント値を読み出す機能を有する。そして低速クロックＣＬＫ２に同期しつつクロック変換部２２３からの高速クロックの制御の元でカラム処理部２２６のカラムＡＤ回路２２５を順番に選択し、その信号を水平信号線２１８に導くものである。例えば、水平方向の読出行を規定する水平デコーダ２１２ａと、この水平デコーダ２１２ａにて規定された読出アドレスに従って、カラム処理部２２６の各信号を水平信号線２１８に導く水平駆動回路２１２ｂを有する。なお、水平信号線２１８は、例えばカラムＡＤ回路２２５が取り扱うビット数ｎ（ｎは正の整数）分、例えば１０（＝ｎ）ビットならば、そのビット数分に対応して１０本配置される。
【００８２】
上記クロック変換部２２３は、入力されたクロック周波数よりも高速のクロック周波数のパルスを生成する。例えば、上記通信・タイミング制御部２２０から低速クロックＣＬＫ２を受け取り、それを元にして２倍以上高い周波数のクロックを生成する。以下、低速クロックＣＬＫ２よりも２倍以上高い周波数を高速クロックＣＬＫ３という。このクロック変換部２２３は、通信・タイミング制御部２２０から受け取った低速クロックＣＬＫ２や自身で生成した高速クロックＣＬＫ３を、通信・タイミング制御部２２０やデータ出力部の一例である出力部２２８に供給する。
【００８３】
また通信・タイミング制御部２２０は、高速クロックＣＬＫ３に基づきＡＤ変換用の参照信号（参照電圧）ＲＡＭＰ生成用の基準クロック（ＣＫ０と同じ）やカウンタクロックＣＫ０（ＣＬＫ３と同じ周波数のもの）を生成する。ここで、高速クロックＣＬＫ３は、低速クロックＣＬＫ２に対して２倍以上高い周波数であり好ましくは整数倍とする。
【００８４】
上記固体撮像装置１では、単位画素から出力された画素信号は、垂直列ごとに、垂直信号線２１９を介して、カラム処理部２２６のカラムＡＤ回路２２５に供給される。
【００８５】
カラム処理部２２６の各カラムＡＤ回路２２５は、１列分の画素の信号を順次受けて、その信号を処理する。例えば、各カラムＡＤ回路２２５は、アナログ信号を、例えば高速クロックＣＬＫ３に基づいて、例えば１０ビットのデジタルデータに変換するＡＤＣ(Analog Digital Converter)回路を持つ。
【００８６】
上記カラムＡＤ回路２２５は、比較器（電圧比較器）２５２にランプ状の参照信号ＲＡＭＰを供給すると同時にクロック信号でのカウント（計数）を開始する。そして、垂直信号線２１９を介して入力されたアナログの画素信号を参照信号ＲＡＭＰと比較することによってパルス信号が得られるまでカウントすることでＡＤ変換を行なう。
【００８７】
このカラムＡＤ回路２２５でデジタル化された画素データは、水平走査回路２１２からの水平選択信号により駆動される水平選択スイッチ（図示せず）を介して水平信号線２１８に伝達され、さらに出力部２２８に入力される。なお、１０ビットは一例であって、１０ビット未満（たとえば８ビット）や１０ビットを超えるビット数（例えば１４ビット）など、その他のビット数としてもよい。
【００８８】
よって、画素部２１０から、行ごとに各垂直列について画素信号が順次出力される。そして、受光素子が行列状に配された画素部２１０に対応する１枚分の画像、すなわちフレーム画像が、画素部２１０全体の画素信号の集合で示されることとなる。
【００８９】
上記参照信号生成部２２７は、ＤＡＣ（ＤＡ変換器；Digital Analog Converter）２２７ａを有する。そして上記通信・タイミング制御部２２０からの制御データＣＮ４で示される初期値から、カウントクロックＣＫ０に同期して、階段状の鋸歯状波（ランプ波形）を生成する。この生成した鋸歯状波をＡＤ変換用の参照電圧（ＡＤＣ基準信号）として、カラム処理部２２６の個々のカラムＡＤ回路２２５に供給するものである。
【００９０】
ここで、上記制御データＣＮ４は、比較処理ごとのランプ電圧が同じ傾き（変化率）となるように、時間に対するデジタルデータの変化率を同じにする情報も含んでいる。具体的には、カウントクロックＣＫ０で規定される単位時間ごとに１ずつカウント値を変化させるのがよい。
【００９１】
上記カラムＡＤ回路２２５は、比較器（コンパレータ）２５２とカウンタ２５４を有し、ｎビットＡＤ変換機能を有している。上記比較器２５２は、上記ＤＡＣ２２７ａで生成される参照信号ＲＡＭＰと、行制御線２１５ごとに単位画素から垂直信号線２１９を経由し得られるアナログの画素信号とを比較する。上記カウンタ２５４は、上記比較器２５２が比較処理を完了するまでの時間をカウントし、その結果を保持する。
【００９２】
上記カウンタ２５４には、ダウンカウントモードで動作するのかアップカウントモードで動作するのかを指示するための制御信号ＣＮ５が上記通信・タイミング制御部２２０から入力される。したがって、上記通信・タイミング制御部２２０は、上記比較器２５２が画素信号のリセット成分ΔＶと信号成分Ｖsigの何れについて比較処理を行なっているのかに応じてカウンタ部２５４のカウント処理のモードを切り替える制御部（図示せず）を有する。
【００９３】
上記比較器２５２の一方の入力端子ＲＡＭＰは、他の上記比較器２５２の入力端子ＲＡＭＰと共通に、参照信号生成部２２７で生成される階段状の参照信号ＲＡＭＰが入力される。また他方の入力端子には、それぞれ対応する垂直列の垂直信号線２１９が接続され、画素部２１０からの画素信号電圧が個々に入力される。上記比較器２５２の出力信号はカウンタ２５４に供給される。
【００９４】
上記カウンタ２５４のクロック端子には、他のカウンタ２５４のクロック端子と共通に、通信・タイミング制御部２２０からカウントクロックＣＫ０が入力されている。
【００９５】
上記カウンタ２５４は、このカウントクロックＣＫ０と上記比較器２５２から供給されたコンパレータ出力とに基づいて、カウント動作を行なう。上記カウンタ２５４は、カウントモードに拘わらず共通のアップダウンカウンタ（Ｕ／Ｄ ＣＮＴ）を用いて、ダウンカウント動作とアップカウント動作とを切り替えて（具体的には交互に）カウント処理を行なうことが可能に構成されている。
【００９６】
また上記カウンタ２５４には、水平走査回路２１２から制御線２１２ｃを介して制御パルスが入力される。カウンタ２５４は、カウント結果を保持するラッチ機能を有しており、制御線２１２ｃを介しての制御パルスによる指示があるまでは、カウンタ出力値を保持する。
【００９７】
個々のカラムＡＤ回路２２５の出力側は、上記水平信号線２１８に接続されている。水平信号線２１８は、カラムＡＤ回路２２５のビット幅であるｎビット幅分の信号線を有し、それぞれの出力線（図示せず）に対応したｎ個のセンス回路（図示せず）を経由して出力部２２８に接続される。
【００９８】
上記構成の固体撮像装置１では、カラムＡＤ回路２２５は、画素信号読出期間において、カウント動作を行ない、所定のタイミングでカウント結果を出力する。すなわち、先ず、比較器２５２では、参照信号生成部２２７からのランプ波形電圧と、垂直信号線２１９を介して入力される画素信号電圧とを比較する。そして、双方の電圧が同じになると、比較器２５２のコンパレータ出力が反転（本例ではＨレベルからＬレベルへ遷移）する。
上記カウンタ２５４は、参照信号生成部２２７から発せられるランプ波形電圧に同期してダウンカウントモードもしくはアップカウントモードでカウント動作を開始している。そしてコンパレータ出力の反転した情報がカウンタ２５４に通知されると、カウント動作を停止し、その時点のカウント値を画素データとしてラッチ（保持・記憶）することでＡＤ変換を完了する。
この後、カウンタ２５４は、所定のタイミングで水平走査回路２１２から制御線２１２ｃを介して入力される水平選択信号ＣＨ（ｉ）によるシフト動作に基づいて、記憶・保持した画素データを順次外部に出力する。
【００９９】
図１８に示すように、本発明の容量素子２０は、ＤＣ成分をカットする働きを有し、上記画素部２１０の画素内増幅部２６１と比較器２５２との間に適用される。すなわち、容量素子２０は、垂直信号線２１９と比較器２５２との間に直列に接続される。
上記比較器２５２は、上記ＤＡＣ２２７ａ（前記図１７参照）で生成される参照信号ＲＡＭＰと、行制御線２１５（前記図１７参照）ごとに単位画素から垂直信号線２１９を経由し得られるアナログの画素信号とを比較する。
このとき、垂直信号線２１９の電位Ａは、画素部２１０のフォトダイオードＰＤのポテンシャル変化によって電位Ａも変化する。そこで、垂直信号線２１９に電圧追従性に優れた本発明の容量素子２０を接続することで、容量素子２０の容量分のオフセットが入る。しかもこのオフセットは電圧に依存している。したがって、上記比較器２５２では、ＲＡＭＰ電位と上記電位Ａを比較するので電圧追従性は抑えられることになる。
なお、上記画素部２１０では、フォトダイオードＰＤで得られた信号電荷が転送トランジスタＴＲＧによって読み出される。そしてリセットトランジスタＲＳＴは、フォトダイオードＰＤからフローティングディフュージョン部ＦＤへの信号電荷の転送に先立って、ゲート電極にリセットパルスが与えてフローティングディフュージョン部ＦＤの電位をリセット電圧にリセットする。また増幅トランジスタＡＭＰは、リセットトランジスタＲＳＴによってリセットされた後のフローティングディフュージョン部ＦＤの電位をリセットレベルとして出力する。さらに転送トランジスタＴＲＧによって信号電荷が転送された後のフローティングディフュージョン部ＦＤの電位を信号レベルとして出力する。また選択トランジスタＳＥＬは、単位画素を選択状態として増幅トランジスタＡＭＰから信号を出力させる。
【０１００】
＜４．第４の実施の形態＞
［撮像装置の構成の一例］
次に、本発明の第４実施の形態に係る撮像装置の構成の一例を、図１９のブロック図によって説明する。この撮像装置は、本発明の固体撮像装置を用いたものである。
【０１０１】
図１９に示すように、撮像装置３００は、撮像部３０１に固体撮像装置３１０を備えている。この撮像部３０１の集光側には像を結像させる集光光学部３０２が備えられ、また、撮像部３０１には、それを駆動する駆動回路、固体撮像装置３１０で光電変換された信号を画像に処理する信号処理回路等を有する信号処理部３０３が接続されている。また上記信号処理部３０３によって処理された画像信号は画像記憶部（図示せず）によって記憶させることができる。このような撮像装置３００において、上記固体撮像装置３１０には、前記実施の形態で説明した固体撮像装置１を用いることができる。
【０１０２】
本発明の撮像装置３００では、本願発明の固体撮像装置１を用いることから、固体撮像装置１が安定した信号処理が行えるので、高品質な画像が得られるという利点がある。
【０１０３】
また、上記撮像装置３００は、ワンチップとして形成された形態であってもよいし、撮像部と、信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。ここでいう撮像装置３００は、例えば、カメラや撮像機能を有する携帯機器のことをいう。また「撮像」は、通常のカメラ撮影時における像の撮りこみだけではなく、広義の意味として、指紋検出なども含むものである。
【符号の説明】
【０１０４】
１１…半導体基板、１２…素子分離領域、１３…アクティブ領域、１４…素子分離溝、２０…容量素子、２１…第１電極、２２…容量絶縁膜、２３…第２電極
【特許請求の範囲】
【請求項１】
半導体基板に形成された素子分離領域により区画されたアクティブ領域と、
前記アクティブ領域に形成された拡散層からなる第１電極と、
前記第１電極上に形成された容量絶縁膜と、
前記第１電極の平坦面上に前記容量絶縁膜を介して形成された第２電極を有し、
前記第２電極は、平面レイアウト上、前記アクティブ領域内でかつ前記第１電極内に形成されている
容量素子。
【請求項２】
前記素子分離領域はＬＯＣＯＳ構造をなす
請求項１記載の容量素子。
【請求項３】
前記素子分離領域はＳＴＩ構造をなす
請求項１記載の容量素子。
【請求項４】
前記第２電極２３がＳＴＩ構造をなす素子分離領域１２上に前記容量絶縁膜２２を介して延長形成されている
請求項３記載の容量素子。
【請求項５】
前記第１電極の拡散層の不純物濃度は1×１０18ａｔｏｍｓ／ｃｍ3以上である
請求項１記載の容量素子。
【請求項６】
前記第２電極上に前記第２電極に接続されるコンタクト部が形成されている
請求項１記載の容量素子。
【請求項７】
半導体基板にアクティブ領域を区画する素子分離領域を形成する工程と、
前記アクティブ領域に不純物をイオン注入して拡散層からなる第１電極を形成する工程と、
前記第１電極上に容量絶縁膜を形成する工程と、
前記容量絶縁膜上でかつ前記第１電極の平坦面上に第２電極を形成する工程を有し、
前記第２電極は、平面レイアウト上、前記アクティブ領域内でかつ前記第１電極内に形成される
容量素子の製造方法。
【請求項８】
半導体基板のアクティブ領域となる領域に不純物をイオン注入して拡散層からなる第１電極を形成する工程と、
半導体基板にアクティブ領域を区画する素子分離溝を形成する工程と、
前記素子分離溝の内部に絶縁膜を埋め込んで素子分離領域を形成する工程と、
前記第１電極上に容量絶縁膜を形成する工程と、
前記容量絶縁膜上に第２電極を形成する工程を有し、
前記素子分離溝の一部は、前記第１電極の周部およびその周囲の前記半導体基板を除去して形成される
容量素子の製造方法。
【請求項９】
前記第２電極は、平面レイアウト上、前記アクティブ領域内でかつ前記第１電極内に形成される
請求項８記載の容量素子の製造方法。
【請求項１０】
入射光を光電変換して信号電荷を得る光電変換部を有する画素部と、
前記画素部から出力された信号電荷とＡＤ変換用の参照電圧とを比較する比較器を有するカラムＡＤ回路を複数有するカラム処理部と、
前記画素部からの出力側と前記比較器との間にＤＣ成分をカットする容量素子を備え、
前記容量素子は、
半導体基板に形成された素子分離領域により区画されたアクティブ領域と、
前記アクティブ領域に形成された拡散層からなる第１電極と、
前記第１電極上に形成された容量絶縁膜と、
前記第１電極の平坦面上に前記容量絶縁膜を介して形成された第２電極を有し、
前記第２電極は、平面レイアウト上、前記アクティブ領域内でかつ前記第１電極内に形成されている
固体撮像装置。
【請求項１１】
入射光を集光する集光光学部と、
前記集光光学部で集光した光を受光して光電変換する固体撮像装置を有する撮像部と、
前記固体撮像装置で光電変換された信号を処理する信号処理部を有し、
前記固体撮像装置は、
入射光を光電変換して信号電荷を得る光電変換部を有する画素部と、
前記画素部から出力された信号電荷とＡＤ変換用の参照電圧とを比較する比較器を有するカラムＡＤ回路を複数有するカラム処理部と、
前記画素部からの出力側と前記比較器との間にＤＣ成分をカットする容量素子を備え、
前記容量素子は、
半導体基板に形成された素子分離領域により区画されたアクティブ領域と、
前記アクティブ領域に形成された拡散層からなる第１電極と、
前記第１電極上に形成された容量絶縁膜と、
前記第１電極の平坦面上に前記容量絶縁膜を介して形成された第２電極を有し、
前記第２電極は、平面レイアウト上、前記アクティブ領域内でかつ前記第１電極内に形成されている
撮像装置。
【請求項１】
半導体基板に形成された素子分離領域により区画されたアクティブ領域と、
前記アクティブ領域に形成された拡散層からなる第１電極と、
前記第１電極上に形成された容量絶縁膜と、
前記第１電極の平坦面上に前記容量絶縁膜を介して形成された第２電極を有し、
前記第２電極は、平面レイアウト上、前記アクティブ領域内でかつ前記第１電極内に形成されている
容量素子。
【請求項２】
前記素子分離領域はＬＯＣＯＳ構造をなす
請求項１記載の容量素子。
【請求項３】
前記素子分離領域はＳＴＩ構造をなす
請求項１記載の容量素子。
【請求項４】
前記第２電極２３がＳＴＩ構造をなす素子分離領域１２上に前記容量絶縁膜２２を介して延長形成されている
請求項３記載の容量素子。
【請求項５】
前記第１電極の拡散層の不純物濃度は1×１０18ａｔｏｍｓ／ｃｍ3以上である
請求項１記載の容量素子。
【請求項６】
前記第２電極上に前記第２電極に接続されるコンタクト部が形成されている
請求項１記載の容量素子。
【請求項７】
半導体基板にアクティブ領域を区画する素子分離領域を形成する工程と、
前記アクティブ領域に不純物をイオン注入して拡散層からなる第１電極を形成する工程と、
前記第１電極上に容量絶縁膜を形成する工程と、
前記容量絶縁膜上でかつ前記第１電極の平坦面上に第２電極を形成する工程を有し、
前記第２電極は、平面レイアウト上、前記アクティブ領域内でかつ前記第１電極内に形成される
容量素子の製造方法。
【請求項８】
半導体基板のアクティブ領域となる領域に不純物をイオン注入して拡散層からなる第１電極を形成する工程と、
半導体基板にアクティブ領域を区画する素子分離溝を形成する工程と、
前記素子分離溝の内部に絶縁膜を埋め込んで素子分離領域を形成する工程と、
前記第１電極上に容量絶縁膜を形成する工程と、
前記容量絶縁膜上に第２電極を形成する工程を有し、
前記素子分離溝の一部は、前記第１電極の周部およびその周囲の前記半導体基板を除去して形成される
容量素子の製造方法。
【請求項９】
前記第２電極は、平面レイアウト上、前記アクティブ領域内でかつ前記第１電極内に形成される
請求項８記載の容量素子の製造方法。
【請求項１０】
入射光を光電変換して信号電荷を得る光電変換部を有する画素部と、
前記画素部から出力された信号電荷とＡＤ変換用の参照電圧とを比較する比較器を有するカラムＡＤ回路を複数有するカラム処理部と、
前記画素部からの出力側と前記比較器との間にＤＣ成分をカットする容量素子を備え、
前記容量素子は、
半導体基板に形成された素子分離領域により区画されたアクティブ領域と、
前記アクティブ領域に形成された拡散層からなる第１電極と、
前記第１電極上に形成された容量絶縁膜と、
前記第１電極の平坦面上に前記容量絶縁膜を介して形成された第２電極を有し、
前記第２電極は、平面レイアウト上、前記アクティブ領域内でかつ前記第１電極内に形成されている
固体撮像装置。
【請求項１１】
入射光を集光する集光光学部と、
前記集光光学部で集光した光を受光して光電変換する固体撮像装置を有する撮像部と、
前記固体撮像装置で光電変換された信号を処理する信号処理部を有し、
前記固体撮像装置は、
入射光を光電変換して信号電荷を得る光電変換部を有する画素部と、
前記画素部から出力された信号電荷とＡＤ変換用の参照電圧とを比較する比較器を有するカラムＡＤ回路を複数有するカラム処理部と、
前記画素部からの出力側と前記比較器との間にＤＣ成分をカットする容量素子を備え、
前記容量素子は、
半導体基板に形成された素子分離領域により区画されたアクティブ領域と、
前記アクティブ領域に形成された拡散層からなる第１電極と、
前記第１電極上に形成された容量絶縁膜と、
前記第１電極の平坦面上に前記容量絶縁膜を介して形成された第２電極を有し、
前記第２電極は、平面レイアウト上、前記アクティブ領域内でかつ前記第１電極内に形成されている
撮像装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【公開番号】特開２０１０−２３９００１（Ｐ２０１０−２３９００１Ａ）
【公開日】平成２２年１０月２１日（２０１０．１０．２１）
【国際特許分類】
【出願番号】特願２００９−８６６６９（Ｐ２００９−８６６６９）
【出願日】平成２１年３月３１日（２００９．３．３１）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２２年１０月２１日（２０１０．１０．２１）
【国際特許分類】
【出願日】平成２１年３月３１日（２００９．３．３１）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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