【課題】簡易なプロセスで抵抗層上の所定領域を選択的にサリサイド化することができ、かつ、抵抗の占有面積を小さくすることができる半導体装置の製造方法を提供する。
【解決手段】第１素子形成領域１と第２素子形成領域２とを有し、第２素子形成領域２に第１抵抗層３０を形成し、その上に第１絶縁層４０と導電層を形成し、第２素子形成領域２の導電層を高抵抗化し、導電層の一部を除去して、第１素子形成領域１にゲート電極５０を形成すると同時に、第２素子形成領域２に第２抵抗層５２を形成し、第２素子形成領域２の第２抵抗層５２の上方に第２絶縁層９０を形成し、第１素子形成領域１の半導体基板１０に不純物を注入して、ソース領域およびドレイン領域７０ａ，７０ｂを形成し、ソース領域およびドレイン領域７０ａ，７０ｂの上と、第２素子形成領域２の第１抵抗層３０および第２抵抗層５２の上と、にシリサイド層８０を形成する。 （もっと読む）

【課題】シリコン基板へのリーク電流が抑制されたＭＯＳ型キャパシタを提供する。
【解決手段】ＭＯＳ型のキャパシタの電荷蓄積領域６のシリコン基板にトレンチを設けることにより、Ｐ型シリコン基板１とＮ型低濃度ウェル領域２の接触面積を減少させたから、Ｎ型低濃度ウェル領域２からＰ型シリコン基板１へのリーク電流を低減させたＭＯＳ型キャパシタを得ることが出来る。 （もっと読む）

【課題】製造工程を変更することなくＭＯＳトランジスタのドレイン電流−温度特性を制御する。
【解決手段】半導体層１に互いに間隔をもって形成されたソース１１ｓ及びドレイン１１ｄ，１３ｄと、ソース１１ｓとドレイン１１ｄ，１３ｄの間の半導体層１上にゲート絶縁膜５を介して形成されたゲート電極７とをもつＭＯＳトランジスタを備えている。ＭＯＳトランジスタで、ソース１１ｓは上方から見てゲート電極７とは間隔をもつ位置に形成されている。ドレイン１３ｄは上方から見てゲート電極７に一部重複する位置に形成されている。上方から見たソース１１ｓとゲート電極７の間の距離ＡはＭＯＳトランジスタが温度上昇に対してドレイン電流が増加するドレイン電流−温度特性をもつ寸法に設定されている。 （もっと読む）

【課題】特別な工程を追加することなく、簡易なプロセスで、抵抗層上の所定領域を選択的にサリサイド化することができる半導体装置の製造方法を提供する。
【解決手段】第１素子形成領域１の絶縁層４０の上方にゲート電極５０を形成すると同時に、第２素子形成領域２の絶縁層４０の上方に導電層５０を形成する工程と、絶縁層４０の一部を除去して、第１素子形成領域１の半導体基板１０と、第２素子形成領域２の抵抗層３０と、を露出する工程と、第１素子形成領域１の露出された半導体基板１０に不純物を注入して、ソース領域およびドレイン領域７０ａ，７０ｂを形成する工程と、ソース領域および前記ドレイン領域７０ａ，７０ｂの上と、第２素子形成領域２の露出された抵抗層３０の上と、にシリサイド層８０を形成する工程と、を含む。 （もっと読む）

【課題】 加工処理を行なうための加工位置を精度よく特定することができる半導体チップを提供する。
【解決手段】 複数の半導体回路素子が形成され、それら半導体回路素子上に層間絶縁膜と配線層とが交互に積層されてなる半導体チップ１０において、この半導体チップ１０を構成する最上層の配線層であるダミーメタル１３に、半導体チップ１０上のＸ座標の位置を表わすＸ座標用コードパターン１３＿１およびＹ座標の位置を表わすＹ座標用コードパターン１３＿２を付加した。 （もっと読む）

【課題】半導体パッケージをより小型とすることができる半導体装置を提供すること。
【解決手段】回路素子の少なくとも一部が形成された半導体基板３と、半導体基板３の表面に配置された１または複数の表面電極４１ａ，４１ｂと、半導体基板３の裏面に配置され、上記回路素子と導通している裏面電極４２と、を備え、表面電極４１ａ，４１ｂが上記回路素子と導通している、半導体装置Ａ１であって、上記表面の側に配置されており、かつ、半導体基板３、表面電極４１ａ，４１ｂおよび裏面電極４２を支持している支持基板１と、表面電極４１ａ，４１ｂと導通しているとともに半導体基板３を貫通している導電部５１ａ，５１ｂと、をさらに備える。 （もっと読む）

【課題】高耐圧を有する半導体装置において、製造工程を追加することなく、求められる機能を満たしたＥＳＤ保護素子を提供する。
【解決手段】高耐圧を有する半導体装置をノイズやサージから守るＥＳＤ保護素子において、ゲート電極３３の両端に形成されたドレイン側でないＬＯＣＯＳ酸化膜２１ｂの下に形成される拡散層１４ｂの導電型をＰ型にすることにより、ドレインの表面ブレークダウンにより生じる電流がソース側Ｎ型高濃度拡散層１５ａ下を流れる量を制限して、寄生ＮＰＮバイポーラ動作の保持電圧を高くすることが可能となり、工程追加無しに、内部素子に必要な拡散層や絶縁膜を用いてＥＳＤ保護素子を設定することが可能となる。定常状態においてはオフ状態にあるが、サージやノイズが半導体装置に印加された場合には、内部素子が破壊に至る前にＥＳＤ保護素子が動作して大電流を放出し、その後再びオフ状態に戻るという機能を満たす。 （もっと読む）

【課題】外部からの高周波ノイズに対して誤動作しにくい半導体装置およびその製造方法を提供する。
【解決手段】ｎ型コレクタ層１１上に配置されたｐ型ベース層１２ｂと、ｐ型ベース層１２ｂ上に配置されたｎ型エミッタ層１３ｂと、ｐ型ベース層１２ｂ上にｐ型ベース層１２ｂを包囲するように配置されたｎ型ベースコンタクト層２１と、ｎ型コレクタ層１１上にｐ型ベース層１２ｂと離隔して配置されたｐ型アノード層１２ｃと、ｎ型エミッタ層１３ｂに接続されたエミッタ電極１６ｃと、ｐ型ベース層１２ｂおよびｎ型ベースコンタクト層２１に接続されたベース電極１６ａと、ｐ型アノード層１２ｃに接続され、かつエミッタ電極１６ｃと共通接続されたアノード電極１６ｂと、エミッタ電極１６ｃとベース電極１６ａ間に接続された第１抵抗Ｒ１と、ベース電極１６ａに接続された第２抵抗Ｒ２とを備える。 （もっと読む）

【課題】面積を増大させることなく、過電圧に対する耐性を高めることを課題の一つとする。
【解決手段】第１の端子部１００に設けられ、第１のｎ型不純物領域１０６と、平面視において前記第１のｎ型不純物領域１０６の内周部に設けられた第１の抵抗領域１０７と、平面視において前記第１の抵抗領域１０７の内周部に設けられた第１のｐ型不純物領域１０８と、を有する第１の半導体領域１０３と、前記第２の端子部１０１に設けられ、第２のｐ型不純物領域１０９と、平面視において前記第２のｐ型不純物領域１０９の内周部に設けられた第２の抵抗領域１１０と、前記第２の抵抗領域１１０の内周部に設けられた第２のｎ型不純物領域１１１と、を有する第２の半導体領域１０４と、有する構成である。 （もっと読む）

【課題】相対的な精度が要求される複数個の回路素子のそれぞれの特性が高い整合性を持つようにすることが可能な半導体装置を提供する。
【解決手段】この半導体装置１０は、所定数のＭＯＳトランジスタ素子２を含む入力側回路素子１０ａと、入力側回路素子１０ａに含まれるＭＯＳトランジスタ素子２の数とは異なる数のＭＯＳトランジスタ素子２を含む出力側回路素子１０ｂとを備えている。入力側回路素子１０ａおよび出力側回路素子１０ｂは相対的な精度が要求されるものであり、入力側回路素子１０ａおよび出力側回路素子１０ｂからなる回路素子は、互いに同一の形状で、かつ、同一のサイズを有する複数個の活性領域３のうちの少なくとも１個の活性領域に２個以上のＭＯＳトランジスタ素子２が形成され、複数個の活性領域３のうちの他の活性領域３のそれぞれに残りのＭＯＳトランジスタ素子２が形成された構造となっている。 （もっと読む）

【課題】炭化珪素半導体装置の、半導体基板と酸化膜との界面近傍における界面準位密度を低減して、チャネル移動度を向上させることのできる炭化珪素半導体装置とその製造方法とを提供すること。
【解決手段】炭化珪素の半導体基板１の表面にシリコン酸化膜を主成分とする酸化物層を形成する工程を含む炭化珪素半導体装置の製造方法において、酸化物層の、炭化珪素エピタキシャル層２と対向しない一方の主表面をＩＩＩ族元素を含有するガスに加熱雰囲気中で曝露して、酸化物層にＩＩＩ族原子を含有させる。そして、酸化物層と半導体基板１との界面近傍に拡散させたＩＩＩ族原子により界面準位を終端させ、炭化珪素半導体装置のチャネル移動度を向上させる。 （もっと読む）

【課題】アナログ回路を構成する抵抗体において、抵抗体の抵抗長が縮小化されることがあっても、アナログ回路を構成する各抵抗体の抵抗値間にバラツキが生じることを抑制する。
【解決手段】アナログ回路を構成する抵抗体３を有する半導体装置であって、半導体基板１上に形成され、長手方向に延びるボディ部３ａと該ボディ部３ａの端部に連接するヘッド部３ｂとを有し、且つシリコンからなる抵抗体３と、抵抗体３のヘッド部３ｂの上部に形成された金属シリサイド膜６と、抵抗体３を覆う層間絶縁膜７中に形成され、金属シリサイド膜６を介して、抵抗体３と電気的に接続するコンタクトプラグ８とを備え、ボディ部３ａとヘッド部３ｂとの境界長は、抵抗体３の抵抗幅よりも大きい。 （もっと読む）

【課題】静電気等の高電圧による破壊からＭＯＳＦＥＴを保護する、ＳＯＩ構造を有する入力保護回路を提供する。
【解決手段】
シリコン基板１の上に設けられた、そのシリコン基板１の表面の一部を露出させる開口部を有する埋込酸化膜２と、開口部の中に設けられたＰ型のシリコン層と、シリコン層と接してシリコン層の上に設けられたｎ型のシリコン層３４と、シリコン層３４に接続され、かつその一方端が入力パッドに接続され、その他方端が内部回路に接続された配線４とを備える。 （もっと読む）

【課題】内部に流入するイミュニティノイズを接地端子に逃がすことで、イミュニティ耐性を向上させる半導体装置を提供する。
【解決手段】静電気保護素子５１の一端及び抵抗体Ｒの一端は、電源端子または基準電源端子に接続され、静電気保護素子５１の他端は、グランド端子に接続され、静電気保護素子５１は、ダイオード、ＰＭＯＳトランジスター、ＮＭＯＳトランジスター、バイポーラトランジスター及びサイリスター構造を有するもののいずれか１つである。 （もっと読む）

【課題】静電気破壊に対する耐性を向上させると共に、外部ストレスに対する耐性を向上させることを目的の一とする。又は、作製工程を簡略化し低コスト化を図ることを目的の一とする。
【解決手段】表面に第１の導電膜が形成された第１の有機樹脂層と表面に第２の導電膜が形成された第２の有機樹脂層の間に素子形成層を設け、当該第１の導電膜と第２の導電膜を有機樹脂層内に形成されたコンタクト用の導電体を用いて電気的に接続させる工程において、当該第１の有機樹脂層及び第２の有機樹脂層内に設けるコンタクト用の導電体を、有機樹脂を硬化させる前にペーストを浸透させ、その後有機樹脂層を硬化させることにより作製する。 （もっと読む）

【課題】直接に交流電源及び直流電源に実用でき、過電流・過電圧保護機能を有する耐高圧定電流源デバイス及びその製造方法を提供する。
【解決手段】このデバイスは、P型シリコン基層1、酸化層6、ドレーン金属2、ソース金属3、ゲート金属4、P+基層接触リージョン、N+ドレーンリージョン52、N+ソースリージョン53、N+ドレーンリージョン52とN+ソースリージョン53を接続するN−チャンネルリージョン54、N+ドレーンリージョン52を囲んでいるN−ドレーンリージョン92で構成され、ドレーン金属2はN+ドレーンリージョン52と接続し、ソース金属3はN+ソースリージョン53、P+基層接触リージョンと互いに接続し、ソース金属3とゲート金属4は接続金属によって接続されている。 （もっと読む）

【課題】薄型化及び小型化を達成しながら、外部ストレス、及び静電気放電に耐性を有する信頼性の高い半導体装置を提供することを目的の一とする。または、作製工程においても外部ストレス、又は静電気放電に起因する形状や特性の不良を防ぎ、歩留まり良く半導体装置を作製することを目的の一とする。
【解決手段】互いに対向するように設けられた第１の絶縁体及び第２の絶縁体と、対向する第１の絶縁体と第２の絶縁体との間に設けられた半導体集積回路及びアンテナと、第１の絶縁体の一表面に設けられた導電性遮蔽体と、第２の絶縁体の一表面に設けられた導電性遮蔽体とを設け、第１の絶縁体の一表面に設けられた導電性遮蔽体と、第２の絶縁体の一表面に設けられた導電性遮蔽体を電気的に接続する。 （もっと読む）

【課題】 半導体層上に形成される絶縁膜の厚さを増大させることなく、絶縁膜の絶縁破壊に対する耐圧の向上を図る半導体装置およびその製造方法を提供すること。
【解決手段】 エピタキシャル層５の表面にＬＯＣＯＳ酸化膜８を形成する。また、エピタキシャル層５には、ＬＯＣＯＳ酸化膜８の厚さよりも大きな厚さを有する第１絶縁体１３を埋設する。そして、第１絶縁体１３上に抵抗素子３を形成する。これにより、抵抗素子３とエピタキシャル層５との間に、第１絶縁体１３を介在させる。エピタキシャル層５と抵抗素子３との間に印加される電圧が第１絶縁体１３に分散されるので、抵抗素子３への電圧の印加に伴うＬＯＣＯＳ酸化膜８の印加電圧を低減することができる。 （もっと読む）

【課題】表面平坦性と金属汚染ゲタリング機能を確保しながら、ＳＴＩと共存できる製造工程で５００Ｖ以上の広い電圧領域の電気的アイソレイションを実現するとともに、貫通電極全体の深さにいたる物理的な金属移動の阻止のためのアイソレイシヨン構造を有する。
【解決手段】シリコン酸化膜を１ｕｍ以上の幅で１ｕｍ以上に深い溝を作り、溝の中にシリコン酸化膜を埋め、結晶欠陥のある基板でも５００Ｖ以上に耐圧のあるアイソレイションを実現する。これによりシャロートレンチアイソレイションで高速で動作する既存デバイスと同一基板に電力デバイスを混載させることが可能となる。また、厚いアイソレイション材料で囲まれたシリコンを除去した空洞にメタルを埋め、金属汚染の拡散を防止した基板貫通電極を形成することにより、基板の積層を可能にする。これにより、電源からの配線を基板貫通で供給することで、ヒートシンクを兼ねた電力給電と、これにより動作する大電力デバイスと高速高集積のデバイスを積層させたデバイスを実現させる。 （もっと読む）

【課題】 半導体層上に形成される絶縁膜の厚さを増大させることなく、絶縁膜の絶縁破壊に対する耐圧の向上を図る半導体装置を提供すること。
【解決手段】 エピタキシャル層３の表面に素子分離膜６を形成する。素子分離膜６の上には、抵抗素子７を形成する。また、エピタキシャル層３における素子分離膜６を挟んで抵抗素子７と対向する部分には、周囲から電気的にフローティングされたＮ型領域４を形成する。これにより、Ｎ型領域４内に広がる空乏層２０を、素子分離膜６を介して抵抗素子７と対向させる。 （もっと読む）