半導体装置及びその製造方法
【課題】半導体の酸化物を安定化させることができる上、欠陥密度が低くて電子移動度が高い誘電体層を得て、デバイスの信頼性及び性能を大幅に改善することができる半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、半導体基板10内に設け、第1のゲルマニウムドープト領域を含む第1の電極と、第1の電極上に設け、半導体酸化物及び安定金属を含む第1の誘電体層23と、第1の誘電体層23上に設ける第2の電極とを備える。第1の電極及び第2の電極によりキャパシタを形成する。
【解決手段】半導体装置は、半導体基板10内に設け、第1のゲルマニウムドープト領域を含む第1の電極と、第1の電極上に設け、半導体酸化物及び安定金属を含む第1の誘電体層23と、第1の誘電体層23上に設ける第2の電極とを備える。第1の電極及び第2の電極によりキャパシタを形成する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置及びその製造方法に関し、特に、ゲルマニウムFET(Field Effect Transistor)及びその製造方法に関する。
【背景技術】
【0002】
従来材料(例えば、ゲート酸化物)のノンスケーリングの性質から、半導体産業は、従来のトランジスタはスケーリングに限界があるという大きな問題に直面している。そのため半導体産業では、性能を高めるために、例えば、歪みシリコンなどの新しい方法を積極的に採用している。しかし、歪みを含む継続的なスケーリングは、欠陥性の増大及び歪み効果の飽和の発生を防ぐ必要があった。そのため、チャネルトランスポート(channel transport)を向上させ、電力損失を低減させるために、新たなチャネル材料としてIII−V族半導体及び/又はIV族半導体が注目されている。高品質な高誘電率誘電体の機能を高めると、その他の種類の基板を使用する可能性が高まる。
【0003】
ゲルマニウムはシリコンより電子・正孔移動度(mobility)が高いため、ゲルマニウムを含むデバイスは、シリコンに代替するチャネル材料の重要な候補の一つである。例えば、既知のゲルマニウムを含むトランジスタは、シリコンを含むトランジスタより正孔移動度が400%を超え、電子移動度が250%を超える。この高い移動度は、シリコンデバイスが得られる駆動電流を改善することができる。
【0004】
理論上、塊状ゲルマニウム又はGeOI(Germanium on Insulator)基板により製作したトランジスタは、従来の塊状シリコン又はSOI(Silicon−On−Insulator)基板により製作したトランジスタより遥かに速くなる可能性がある。しかし、ゲルマニウムを含むデバイスを実際に応用するには、様々な制限がある。これら制限の一つはゲート誘電体の形成である。
【0005】
ゲルマニウムは、シリコンと異なり、形成する化合物が安定しない。そのため、不安定な酸化ゲルマニウムが大量に導入されると、デバイスの信頼性を低下させる虞がある。このように信頼性が低下する場合、ゲルマニウムを含むトランジスタが得る改良効果が相殺される虞があるため、デバイスの信頼性及び/又は性能を下げずに、ゲルマニウムトランジスタのゲート誘電体を形成する構造及び方法が求められている。
【発明の概要】
【発明が解決しようとする課題】
【0006】
本発明は、安定金属をドーピングすることにより、半導体の酸化物を安定化させることができる上、欠陥密度が低くて電子移動度が高い誘電体層を得て、デバイスの信頼性及び性能を大幅に改善することができる半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【0007】
上記目的を達成するため、本発明の第1の観点に係る半導体装置の製造方法は、
基板上に半導体酸化層を形成するステップと、
前記半導体酸化層上に金属酸化層を形成するステップと、
前記半導体酸化層及び前記金属酸化層を第1の誘電体層に変換するステップと、
前記第1の誘電体層上に第1の電極層を堆積するステップと、を含むことを特徴とする。
【0008】
前記半導体酸化層は、酸化ゲルマニウム、III−V族酸化物及びII−VI族酸化物からなる群から選ばれてもよい。
【0009】
前記半導体酸化層はフッ素を含み、
前記第1の誘電体層はフッ素を含んでもよい。
【0010】
酸化ゲルマニウム層を形成するステップは、前記基板を酸素プラズマに晒すステップを含んでもよい。
【0011】
前記半導体酸化層を形成するステップは、
前記基板を酸素源及びフッ素源に晒すステップを含んでもよい。
【0012】
前記フッ素源は、NF3を含んでもよい。
【0013】
前記半導体酸化層の厚さは2〜20Åであり、
前記金属酸化層の厚さは2〜20Åであり、
前記基板は、ゲルマニウムウェーハ、GeOIウェーハ又は半導体ボディ上のゲルマニウム層を含んでもよい。
【0014】
前記金属酸化層は、Al、Hf、Ti、Ta、La、Zr及びWからなる群から選ばれる金属を含んでもよい。
【0015】
前記第1の誘電体層は、金属ゲルマニウムを含んでもよい。
【0016】
前記第1の誘電体層は、前記半導体酸化層より大きな誘電率を有する材料を含んでもよい。
【0017】
前記半導体酸化層及び前記金属酸化層を変換するステップは、前記基板のアニール処理を含んでもよい。
【0018】
前記第1の電極層は、TiN、TaN、MoN、HfN及びTiAlNからなる群から選ばれてもよい。
【0019】
前記第1の電極層を堆積する前に、前記第1の誘電体層上に、HfO2、ZrO2、Ta2O5、La2O3、TiO2、Dy2O3、Y2O3、HfSiOx、HfGeOx、ZrSiOx、ZrGeOx、HfAlOx、ZrAlOx、SiAlOx、GeAlOx、HfSiAlOx、HfGeAlOx、ZrSiAlOx、ZrGeAlOx及びその窒化物からなる群から選ばれる材料からなる第2の誘電体層を形成するステップをさらに含んでもよい。
【0020】
前記第1の電極層上に、ポリシリコンを含む第2の電極層を堆積してもよい。
【0021】
前記半導体装置は、MISFETを含んでもよい。
【0022】
上記目的を達成するために、本発明の第2の観点に係る半導体装置は、
半導体基板内に設け、第1のゲルマニウムドープト領域を含む第1の電極と、
前記第1の電極上に設け、半導体酸化物及び安定金属を含む第1の誘電体層と、
前記第1の誘電体層上に設ける第2の電極と、を備え、
前記第1の電極及び前記第2の電極によりキャパシタを形成することを特徴とする。
【0023】
前記第1の誘電体層と前記第2の電極との間に配置され、前記第1の誘電体層より大きな誘電率を有する第2の誘電体層をさらに備えてもよい。
【0024】
前記半導体基板は、ゲルマニウム、III−V族化合物及びII−VI族化合物からなる群から選ばれてもよい。
【0025】
前記半導体基板は、ゲルマニウム基板、GeOI基板又は半導体ボディ上のゲルマニウム層を含み、
前記安定金属は、Al、Hf、Ti、Ta、La、Zr及びWからなる群から選んでもよい。
【0026】
前記第1の誘電体層は、フッ素を含んでもよい。
【発明の効果】
【0027】
本発明によれば、安定金属をドーピングすることにより、半導体の酸化物を安定化させることができる上、欠陥密度が低くて電子移動度が高い誘電体層を得て、デバイスの信頼性及び性能を大幅に改善することができる半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【0028】
【図1】本発明の一実施形態に係るゲルマニウムFETの構造を示す模式図である。
【図2a】本発明の一実施形態に係る異なる製造段階におけるゲルマニウムトランジスタを示す模式図である。
【図2b】本発明の一実施形態に係る異なる製造段階におけるゲルマニウムトランジスタを示す模式図である。
【図2c】本発明の一実施形態に係る異なる製造段階におけるゲルマニウムトランジスタを示す模式図である。
【図2d】本発明の一実施形態に係る異なる製造段階におけるゲルマニウムトランジスタを示す模式図である。
【図3a】本発明の一実施形態に係るトランジスタの製造段階におけるゲート誘電体層のゲルマニウムXPS(X−ray photoelectron spectroscopy)データを示すXPSスペクトル図である。
【図3b】本発明の一実施形態に係るトランジスタの製造段階におけるゲート誘電体層の容量と電圧との関係を表すグラフである。
【図4a】本発明の一実施形態に係る異なる製造段階におけるゲルマニウムFETを示す模式図である。
【図4b】本発明の一実施形態に係る異なる製造段階におけるゲルマニウムFETを示す模式図である。
【図4c】本発明の一実施形態に係る異なる製造段階におけるゲルマニウムFETを示す模式図である。
【図4d】本発明の一実施形態に係る異なる製造段階におけるゲルマニウムFETを示す模式図である。
【図4e】本発明の一実施形態に係る異なる製造段階におけるゲルマニウムFETを示す模式図である。
【図4f】本発明の一実施形態に係る異なる製造段階におけるゲルマニウムFETを示す模式図である。
【図4g】本発明の一実施形態に係る異なる製造段階におけるゲルマニウムFETを示す模式図である。
【発明を実施するための形態】
【0029】
本発明の実施形態に係るゲルマニウムチャネルFETについて図を用いて説明する。
【0030】
本発明は、所定の範囲内で様々な実施形態によりゲルマニウムチャネルFETを説明するが、その他のデバイス及びチャネル材料にも応用することができる。
【0031】
ゲルマニウム、III−V族(例えば、GaAs、InP)及びII−VI族(例えば、MgS、MgO)のトランジスタを形成する際、欠陥(例えば、界面状態(interface state)又は塊状の電荷トラップ(charge trap))を導入せずに、高誘電率のゲート誘電体を形成することは容易でなかった。ゲルマニウム、III−V族及びII−VI族は、シリコンと異なり、欠陥密度が低い安定した酸化物を形成することができない。二酸化ゲルマニウムは、例えば、界面のトラップ密度(interface trap density)が約1×1012/cm2より高く、欠陥密度が高い(high defect density)。欠陥を低減させる方法の一つとして、酸化物をアニール処理する方法がある。しかし、ゲルマニウム、III−V族及びII−VI族の酸化物は、高温下において不安定となる。例えば、二酸化ゲルマニウムは、700℃を超えると揮発(volatile)し易い。また、二酸化ゲルマニウムは、湿気に晒されると分解する虞がある。また、低温(例えば、約400℃)の場合、ゲルマニウムのサブオキサイド(sub−oxide)は不安定となる。
【0032】
既に様々な研究により、ゲルマニウムの表面上に高誘電率誘電体層を直接形成する際に生じる問題を解決するための試みが多く行われている。しかし、高誘電率誘電体層とゲルマニウムとの界面には非常に多くの欠陥がある。半導体基板10の末端のゲルマニウム原子から高誘電率誘電体が成長するため、高い界面電荷により、半導体基板のゲート電位(gate potential)が遮蔽され、容量が低減する虞があった。半導体(ゲルマニウム)基板と高誘電率誘電体層との間にある結晶構造が大きく変化すると、非終結ゲルマニウム(unterminated germaium)又は高誘電率原子(又は電位により分離されやすい水素終結原子)により界面トラップが大量に発生する虞がある。
【0033】
その他の技術では、ゲルマニウム層上にシリコンキャップ層(silicon cap layer)又はパシベーション(passivation)層を形成する。シリコンキャップ層の一部を酸化シリコン層に変換し、ゲート絶縁体(gate insulator)を形成する。酸化シリコン層上に、品質が良好な高誘電率誘電体層を形成する。この製造工程の欠陥密度(defect density)が低いとき、ゲルマニウムのバンドギャップ(band gap)はシリコンより低い。そのため、ゲルマニウムは、所定のゲート電位及びドーピング(doping)を備え、シリコンキャップ層前に変換する。そのため、トランジスタのチャネルは、残留したシリコンキャップ層下でゲルマニウム層の中に形成される。SiO2ゲート誘電体とゲルマニウムチャネルとの間に設けられたシリコン層により、トランジスタの電性酸化物の厚さを増大させる。電性酸化物の厚さが増大すると、チャネル領域中で増えた移動度が相殺される。
【0034】
本発明は、様々な実施形態において、安定した半導体酸化物形成の制限を克服することができる。半導体酸化物を使用すると、欠陥濃度を低減させ、スタビライザー(stabilizer)により半導体酸化物の環境劣化が発生することを防ぐことができる。他の実施形態では、安定金属により半導体の酸化物を安定させることができる。安定金属と不安定な半導体酸化物とを結合させると、欠陥密度が低く(例えば、約1012/cm−2)安定した酸化物を形成することができる。
【0035】
以下の実施形態では、半導体材料として主にゲルマニウムを用いているが、他の実施形態では、実際の必要に応じて、III−V族化合物(例えば、GaAs、InP)又はII−VI族化合物(例えば、MgS、MgO)を半導体材料として用いてもよい。そのため、以下の実施形態において、ゲルマニウム基板及び酸化ゲルマニウムの部分は、III−V族及びII−VI族の基板、並びにIII−V族及びII−VI族の酸化物により代替することができる。
【0036】
図1に示すように、本実施形態では半導体基板10の中に、MISFET5をドーピングする。他の実施形態の半導体基板10は、塊状単結晶ゲルマニウム基板(bulk mono−crystalline germanium substrate)、半導体ボディ上のゲルマニウム層(germanium layer on a semiconductor body)(例えば、シリコン基板上のゲルマニウム層(germanium layer on a silicon substrate)又は絶縁基板上のゲルマニウム(germanium−on−insulator substrate))を含む。
【0037】
MISFET5は、第1の誘電体層23及び第2の誘電体層24を有するゲート誘電体スタック(gate dielectric stack)を含む。他の実施形態では、第1の誘電体層23は、MGeO(例えば、酸化ゲルマニウムを含む酸化物(GeO)及び安定金属(M)酸化物)を含む。第1の誘電体層23の組成物は、MzGeyOx(式中、xとyとの割合は約0.2〜5であり、xとzとの割合は約0.2〜5である)を含む。安定金属(M)は、Al、Hf、Ti、Ta、La、Zr、W、Gd又はこれらの組み合わせ及びこれらに類似した金属を含む。他の実施形態では、安定金属は、酸素原子と結合され、酸化物のネットワークを安定させる。独立して半導体基板10上に形成された高誘電率誘電体層と異なり、安定金属は、ゲルマニウムと酸化ゲルマニウム(Ge/GeO)との間の界面を特に変えずに、界面の欠陥密度を低減させる(例えば、1×1011/cm−2より低くする)ことができる。第1の誘電体層23の誘電率は、酸化ゲルマニウムの誘電率より大きい。他の実施形態では、第1の誘電体層23は、ハロゲン原子をさらに含む。本実施形態の第1の誘電体層23はフッ素(例えば、MzGeyOxFw(式中、xとyとの割合は約0.2〜5であり、xとzとの割合は約0.2〜5であり、wとyとの割合は約0.01〜1である)を含む。
【0038】
第2の誘電体層24は、適宜な誘電体層及び高誘電率材料を含む。他の実施形態では、第2の誘電体層24の誘電率は、第1の誘電体層23の誘電率より高い。他の実施形態で用いる第2の誘電体層24の高誘電率材料の誘電率は5以上である。適宜な誘電体材料は、金属酸化物(MOx)(例えば、HfO2、Al2O3、ZrO2、Ta2O5、La2O3、GdOx、GdAlOx)、金属ケイ酸塩類(MSiyOx)(例えば、HfSiOx、ZrSiOx、SiAlOx)、金属ゲルマニウム酸塩類(MGeyOx)(例えば、HfGeOx、ZrGeOx、LaGeOx、GdGeOx及び/又はGeAlOx)を含む。他の実施形態では、複数の金属を含む高誘電率材料(例えば、第1の金属M1及び第2の金属M2)を含んでもよい。本実施形態では、第2の誘電体層24として用いる金属酸化物は、第1の金属M1、第2の金属M2を含み、HfAlOx、HfZrOx、ZrAlOx、LaAlOx、TaAlOx及び/又はGdAlOxを含む。他の実施形態では、特に図示していない場合でも、上述の窒化物及び混合物を使用してもよい。代替的に、第2の誘電体層24は、その他の高誘電体材料又はその他の誘電体材料を含んでもよい。第2の誘電体層24は、一種類の材料からなる単層又は複数層を含んでもよい。
【0039】
第1のゲート電極層25は、第2の誘電体層24上に設ける。第1のゲート電極層25は、導電性材料(例えば、金属ゲート電極材料)を含む。他の実施形態において、第1のゲート電極層25は、金属窒化物(例えば、TiN、TaN、MoN、HfN及び/又はTiAlN)を含む。さらに他の実施形態において、第1のゲート電極層25は、TiC、HfN、TaC、W、Al、Ru、RuTa、TaSiN、NiSix、Ir、Y、YbSix、ErSix、Pt、Ti、PtTi、Pd、Re、Rh、ホウ化物、又はTi、Hf、Zr、Mo、ZrSiN、ZrN、HfSiN、WN、Ni、Pr、VN、TiWのアンチモン化物及び/又はこれらの結合物を含む。本実施形態の第1のゲート電極層25は、ドープトポリシリコン層又はシリサイド層(例えば、珪化チタン、珪化ニッケル、珪化タンタル、珪化コバルト又は珪化白金)を含む。第1のゲート電極層25の厚さは、所望の仕事関数に応じて調整することができる。
【0040】
第2のゲート電極層26は、第1のゲート電極層25上に設ける。本実施形態の第2のゲート電極層26は、ドープトポリシリコン層を含む。他の実施形態では、第2のゲート電極層26は、適宜な導電材料を含む。本実施形態では、第1のゲート電極層25及び第2のゲート電極層26は、同じ材料を含む。
【0041】
MISFET5は、隣接したソース/ドレイン領域52間に設けたチャネル31をさらに含む。様々な実施形態において、チャネル31はゲルマニウムを含む。本実施形態のソース/ドレイン領域52はゲルマニウムを含む。ソース/ドレイン領域52とチャネル31とを同じ材料で形成すると、都合よく製造コストを下げることができ、ゲルマニウムを含むトランジスタは、過大なリーク電流(excessive leakage current)(低エネルギーバンドギャップ)及び高い接合容量(junction capacitance)(ゲルマニウムの高誘電率)に耐えることができる。そのため、他の実施形態では、ソース/ドレイン領域52は、例えば、ゲルマニウムの小さなエネルギーバンドギャップにより発生するサブスレッショルドリーク(sub−threshold leakage)(ソース−ドレイントンネル(source to drain tunneling))電流を低減させる他の材料を含んでもよい。本実施形態のソース/ドレイン領域52は、シリコンを含む。シリコンを含むソース/ドレイン領域52は、トランジスタのチャネル31内に、n型FET(例えば、ゲルマニウム〈100〉表面を有する半導体基板)の機能を改善する引っ張り歪み(tensile strain)を導入する。他の実施形態では、短チャネル効果(short channel effect)を緩和するために、チャネル31とソース/ドレイン領域52との接合面へ付加的に材料層を導入してもよい。
【0042】
本実施形態において、MISFET5は、ドレイン延伸スペーサ(drain extension spacer)41及びソース/ドレインスペーサ42(source/drain spacer)を含む。他の実施形態では、スペーサは、MISFET5の異なる領域とゲート電極層の任意の層とを分離することができる限り、適宜任意の態様で形成してもよい。
【0043】
本実施形態において、MISFET5は、pチャネルトランジスタ又はnチャネルトランジスタのデバイスを含むため、シリコンデバイスと異なり、pMOSは性能が改善した実際の電位(potential)を有する。III−V族の半導体基板と異なり、単一のゲルマニウム基板は、n型又はp型のトランジスタに使用することができ、構成が単純であるが、n型トランジスタの場合、一部の性能が低減する。そのため、本実施形態では、p型トランジスタだけで使用するゲルマニウム基板及び金属安定の酸化ゲルマニウム(metal stabilized germanium oxide)を含む。他の実施形態でプレーナ型トランジスタを説明するとき、MISFET5は、トリプルゲート(triple gate)又はダブルゲート(double gate)デバイスを含んでもよい。
【0044】
図2a〜図2dを参照する。図2a〜図2dは、異なる製造段階におけるMIS(Metal Insulator Semiconductor)を示す模式図である。
【0045】
図2aに示すように、本実施形態は半導体基板10を準備する。半導体基板10は、本実施形態ではゲルマニウムウェーハであるが、他の実施形態では、塊状単結晶ゲルマニウム基板(bulk mono−crystalline germanium substrate)(又は、基板の上面又は中に形成された層)、半導体ボディ上のゲルマニウム層、ゲルマニウム〈100〉半導体ウェーハ上のゲルマニウム〈110〉層又は1層のGeOI(Germanium−on−insulator)ウェーハである。半導体基板10には、例えば、注入又はアニール処理により、適宜なp型又はn型のドーパントをドーピングし、適宜な導電性を有する表面層を形成する。
【0046】
絶縁層21は、半導体基板10の露出部分に堆積させる。本実施形態において、絶縁層21は、酸化ゲルマニウム(例えば、GeO及び/又はGeO2)、窒化物(例えば、GeN)、又は酸化物と窒化物との組成物(例えば、GeON又は酸化部−窒化物−酸化物の順番)を含む。絶縁層21は、半導体基板10の酸化により堆積される。本実施形態では、O2/N2、O2、O3及び/又は原子状態の酸素を含む酸素プラズマに晒し、酸化層を形成する。本実施形態の酸素は、約250〜1000sccmのフローレートで、約10〜100Torrの酸素分圧で、プラズマチャンバ内へ分子状態で注入する。本実施形態において、酸素を含む酸化工程では、約10〜720Torrの酸素分圧かつ酸化温度約250〜500℃で行う。他の実施形態において、O3を含む酸化工程は、約0.005〜0.5Torrのオゾン分圧で行い、約200〜500℃の酸化温度で行う。オゾンの酸化速度は、酸素の酸化速度より速いため、オゾンの分圧が酸素の分圧より小さくなる。
【0047】
他の実施形態では、代替的に高温熱酸化工程により絶縁層21を形成してもよい。他の実施形態では、原子層堆積、プラズマ気相堆積又は化学気相堆積を含む適宜な堆積技術を使用してもよい。本実施形態の絶縁層21の厚さは、単一層(single mono−layer)の厚さ約2Å〜約30Åを含み、本実施形態の厚さは16Åより小さい。
【0048】
他の実施形態では、代替的にフッ素などのハロゲン原子を絶縁層21に吸着させてもよい。本実施形態において、絶縁層21の形成には、フッ素が添加されたゲルマニウム酸化物(GeOxFw)の形成が含まれる。本実施形態において、半導体基板10の酸化工程を行う際、酸化チャンバ内に希NF3を導入する。絶縁層21が吸着するフッ素の総量を制御するために、例えば、NF3ガスの流量比(NF3のフローレート/酸素源のフローレート)を制御する。他の実施形態では、NF3の流量比は約1×10−3〜1×10−1である。或いは、他の実施形態において、少数の単層絶縁層21を成長させた後、NF3源をオフし、絶縁層21と半導体基板10との間の接合面にハロゲン原子を吸着させる。ハロゲン原子は、半導体基板10のダングリングボンドの修復を助けるため、絶縁層21と半導体基板10との界面のトラップ状態(trap state)を除去することができる。
【0049】
図2bを参照する。図2bに示すように、第1の絶縁層21上に仮材料層22を堆積する。他の実施形態において、仮材料層22は安定金属を含む。安定金属(M)は、Al、Hf、Ti、Ta、La、Zr、Wなどを含む。本実施形態の安定金属はアルミニウムを含む。代替実施形態の仮材料層22は、安定金属を有する導電層を含む。
【0050】
仮材料層22は、例えば、化学気相堆積(CVD)、原子層堆積(ALD)、金属有機化学プラズマ気相堆積(MOCVD)、物理気相堆積(PVD)又はジェット蒸着(JVD)により形成する。仮材料層22の厚さは、単一層の厚さ約2Å〜30Åを含み、本実施形態の厚さは16Åより小さい。本実施形態の仮材料層22の厚さは、絶縁層21の厚さに略等しい。
【0051】
他の実施形態では、ハロゲン原子を注入し、絶縁層21と半導体基板10との界面間にハロゲン原子を吸着させる。他の実施形態では、半導体基板10、絶縁層21及び/又は仮材料層22の中にフッ素を注入する。
【0052】
図2cに示すように、半導体基板10を加熱して第1の誘電体層23を形成する。本実施形態では、半導体基板10を炉内で約250〜500℃で加熱する。アニール処理の際、半導体(ゲルマニウム)基板10の原子は、絶縁層21から仮材料層22の外側へ拡散するとともに、仮材料層22から絶縁層21の内側へ安定金属原子が拡散する。これにより、絶縁層21及び仮材料層22の原子を含む第1の誘電体層23を形成する。第1の誘電体層23の組成物には、MzGeyOx(式中、xとyとの割合は約0.2〜5であり、xとzとの割合は約0.2〜5である)が含まれる。第1の誘電体層23の誘電率は5より大きい。本実施形態では、第1の誘電体層23の誘電率は、絶縁層21の誘電率より高い。フッ素などのハロゲン原子が半導体基板10及び/又は仮材料層22、第1の誘電体層23の中に吸着されると、加熱されてフッ素を含む。例えば、絶縁層21がGeOxFwを含む場合、その後に形成される第1の誘電体層23は、MzGeyOxFwを含む。
【0053】
或いは、本実施形態において、原子層堆積工程を用い、複数の絶縁層21及び仮材料層22を含む1層の薄膜を形成する。絶縁層21の堆積を開始した後、ガス化学性質により1層の仮材料層22へ変えることにより、薄膜の第1のスタックを形成する。仮材料層22を堆積した後、第1のスタック上に、別の絶縁層21及び別の仮材料層22を含む第2のスタックを形成する。その後、所望の厚さになるまで堆積する。堆積を行う毎に選択的にアニール処理を行い、1層の第1の誘電体層23を形成するか、最終アニール処理を行い、第1の誘電体層23を形成する。
【0054】
図2dに示すように、第1の誘電体層23上に第2の誘電体層24を形成する。第2の誘電体層24は、約0.5より大きい誘電率を有する高誘電率材料を含む。誘電率が約10より大きい適宜な誘電体材料は、HfO2、ZrO2、Ta2O5、La2O3、TiO2、Dy2O3、Y2O3、その窒化物及びその結合物を含む。また、誘電率が約5より大きい適宜な誘電体材料は、HfSiOx、Al2O3、ZrSiOx、その窒化物、HfAlOx、HfAlOxN1−x−y、ZrAlOx、ZrAlOxNy、SiAlOx、SiAlOxN1−x−y、HfSiAlOx、HfSiAlOxNy、ZrSiAlOx、ZrSiAlOxNy及びその結合物を含む。
【0055】
第2の誘電体層24は、例えば、原子層堆積、金属有機化学気相堆積及びその他の気相堆積技術を含む適宜な堆積技術により堆積を行う。第2の誘電体層24の好ましい厚さは、本実施形態では約5〜100Åであるが、他の実施形態では他のサイズにしてもよい。また、他の実施形態では、第2の誘電体層24を省略し、後続の工程を行ってもよい。
【0056】
第2の誘電体層24上には、導電材料(図2dに示す)を含む第1のゲート電極層25を堆積する。他の実施形態において、第1のゲート電極層25は、金属窒化物(例えば、TiN、TaN、MoN、HfN及び/又はTiAlN)を含む。本実施形態の第1のゲート電極層25は、ゲルマナイド(germanide)層(例えば、チタンゲルマナイド、ニッケルゲルマナイド、タンタルゲルマナイド、コバルトゲルマナイド又は白金ゲルマナイド)を含む。他の実施形態では、他の適宜な金属を堆積する。化学気相堆積、物理気相堆積、原子層堆積又はその他の堆積技術を利用し、厚さが約5〜200Åの第1のゲート電極層25を堆積する。
【0057】
第1のゲート電極層25上には、第2のゲート電極層26を堆積する。第2のゲート電極層26は、本実施形態ではドープトポリシリコン層を含むが、他の実施形態では適宜な導電材料を含む。本実施形態の第1のゲート電極層25及び第2のゲート電極層26は同じ材料を含む。化学気相堆積、物理気相堆積、原子層堆積又はその他の堆積技術を使用し、厚さが約200〜1000Åの第2のゲート電極層26を堆積する。
【0058】
後続の工程では接触(contact)及びその他のデバイス領域を形成し続け、MISキャパシタを形成する。このように形成したMISキャパシタは、第1の電極を含む。第1の電極は、半導体基板10を含む第2の電極と分離された第1のゲート電極層25を含む。MISキャパシタの絶縁体は、第1の誘電体層23及び第2の誘電体層24を含む。
【0059】
図3a及び図3bを参照する。図3a及び図3bは、本発明の一実施形態に係るトランジスタの製造段階におけるゲート誘電体層の状態を示すグラフである。図3aは、XPS(X−ray photoelectron spectroscopy)スペクトル図であり、図3bは、容量と電圧(CV)との関係を表すグラフである。
【0060】
図3aは、図2のゲート電極層の異なる製造段階におけるゲルマニウムのXPSスペクトル図である。XPSスペクトルは、組み立てた後のゲート電極層表面の化学物質を分析するために用いる表面化学分析技術である。XPSスペクトル図は、検出した電子強度をY軸で表し、それに対応する検出した電子結合エネルギをX軸で表す。例えば、各元素の特徴的ピークは、原子内の電子配置を表す(例えば、1s、2s、2p、3sなど)。そのため、ピーク分布の変化は、結合の変化を表す。
【0061】
図3aを参照する。図3aのグラフは、第1の曲線101及び第2の曲線102を有する。第1の曲線101は、酸化ゲルマニウム層を形成した後のXPSスペクトル(例えば、図2aの絶縁層21)を表す。第1の曲線101は、ゲルマニウムの第1のピーク(約29eV)と、GeO2からのGe4+状態の2番目に小さいピーク値(約32.4eV)とを含む。
【0062】
第2の曲線102は、第1の誘電体層23(図2cに示す)を形成した後のXPSスペクトル図である。第1の誘電体層23の形成により、ピーク値は約31.7eV(例えば、エネルギ差ΔE)に変化する。GeO2の結合エネルギ(約32.4eV)の密度の実質的な減少は、GeO2のボンド数の減少を表す。
【0063】
図3bは、ゲルマニウムMOSCAP(Germanium Metal Oxide Semiconductor Capacitor)(例えば、図2の方法による組み立て又は図1の構造)の容量と電圧との関係を曲線で表したグラフである。ここで容量は、ゲート電極の電位を測定するために用いる。酸化ゲルマニウム及び純高誘電率キャパシタと異なり、ゲルマニウムMOSCAPの容量と電圧との関係を表す曲線は、高周波数(1MHz)及び低周波数(100Hz)の優れた性能と、ピンニング(pinning)が全くないことを表す。
【0064】
図4a〜図4gを参照する。図4a〜図4gは、異なる製造段階におけるMISFETを示す模式図である。
【0065】
図4aに示すように、半導体基板10上に分離溝12を形成する。分離溝12は、従来技術を用いて形成してもよく、例えば、半導体基板10上にハードマスク層(例えば、窒化シリコン)(図示せず)を形成してから、パターニングして隔離領域を露出させてもよい。続いて、半導体基板10の露出部分をエッチングし、約200〜400nmの適宜な深さに形成する。活性領域11は、分離溝12により画成され、その上に集積回路部品を形成する。
【0066】
図4bに示すように、分離溝12内に隔離材料を充填してシャロートレンチアイソレーション13を形成する。例えば、露出されたシリコン表面を熱酸化して薄膜酸化層を形成する。また、分離溝12には、第1の材料(例えば、窒化物層(例えば、Si3N4))を充填する他、第2の材料(例えば、酸化物)を充填してもよい。例えば、高密度プラズマ(HDP)により形成した材料は高密度プラズマ酸化物と呼ばれる。他の実施形態では、溝充填工程を利用してもよい。例えば、トレンチが既に充填されているとき、このステップを他の充填材料で代替してもよい。
【0067】
図4c(図2a及び図2bを同時に参照する)で形成するゲート絶縁スタックは、絶縁層21及び仮材料層22を含む。他の実施形態では、絶縁層21は、酸化ゲルマニウム(例えば、GeO2)を含み、仮材料層22は安定金属を含む。上述したように、安定金属は、絶縁層21中の酸化物を安定させるのに役立つ。
【0068】
図4dに示すように、第1のゲート誘電体層23及び第2のゲート誘電体層24を含むゲート誘電体を形成する。ゲート絶縁スタックをアニール処理し、第1のゲート誘電体層23を形成する(図2cに示す)。そのため、第1の誘電体層23の形成には、絶縁層21及び仮材料層22の原子を含み、誘電体材料を形成する(図2cに示す)。本実施形態の第1の誘電体層23の組成物は、MzGeyOx(式中、酸化ゲルマニウムのネットワークを安定させるために、Mは安定金属である)を含む。
【0069】
第2のゲート誘電体層24は、第1のゲート誘電体層23上に堆積する。第2のゲート誘電体層24は、適宜な高誘電率材料を含み、例えば、化学気相堆積、原子層堆積、金属有機化学気相堆積、物理気相堆積又はジェット蒸着の堆積法を利用する。本実施形態の第2のゲート誘電体層24の厚さは約5〜60Åである。
【0070】
本実施形態では、同じ誘電体層を用いてpチャネル又はnチャネルのトランジスタのゲート誘電体を形成しているが、この特徴は必ずしも必要でなく、代替実施形態では、pチャネルトランジスタ及びnチャネルトランジスタが異なるゲート誘電体を有してもよい。例えば、本実施形態において、第2のゲート誘電体層24は、2つのデバイスの独立性を最適化するために、異なるpチャネルトランジスタ及びnチャネルトランジスタを選択してもよい。
【0071】
図4eに示すように、ゲート誘電体上にゲート電極27を形成してパターニングする。ゲート電極は、上述の実施形態のように、第1のゲート電極層25及び第2のゲート電極層26を含む。第1のゲート電極層25は、ゲート電極の仕事関数を実質上定める。第2のゲート電極層26は、複数の積層ゲート材料(例えば、ポリシリコンキャップ層を上に有する下地金属層)を含む。
【0072】
pチャネル及びnチャネルのトランジスタは、同じ層からなる第1のゲート電極層25を含むが、他の実施形態では、異なるタイプのトランジスタが、異なる材料及び/又は異なる厚さの第1のゲート電極層25を含んでもよい。
【0073】
第1のゲート電極層25及び第2のゲート電極層26(及び選択的に第1のゲート誘電体層23及び第2のゲート誘電体層24)をパターニングし、既知のフォトリソグラフィ技術を用いてエッチングを行い、適宜なパターンのゲート電極27を形成する。
【0074】
図4fに示すように、薄膜層のドレイン延伸スペーサ41及びゲート/ドレイン延伸領域51を形成する。ドレイン延伸スペーサ41は、絶縁材料(例えば、酸化物及び/又は窒化物)からなり、ゲート電極27の側壁上に形成される。一般に、ドレイン延伸スペーサ41は、共形層(conformal layer)を堆積してから異方性エッチングにより形成される。複数層に対しては、必要に応じて前述の製造工程を繰り返して行ってもよい。
【0075】
ゲート/ドレイン延伸領域51の注入は、マスクとしてゲート電極27を用いて行うが、必要に応じてその他の注入方法(例えば、ポケット注入(pocket implant)、ハロー注入(halo implant)又は二重拡散領域(double diffused region))を行ってもよい。この延伸注入は、トランジスタのチャネル31を画成する。
【0076】
p型トランジスタを形成する場合は、n型ハロー注入に沿ってp型イオン注入を行い、ゲート/ドレイン延伸領域51を形成する。また、n型トランジスタを形成する場合は、p型ハロー注入に沿ってn型イオン注入を行い、ゲート/ドレイン延伸領域51を形成する。
【0077】
図4gを参照する。図4gに示すように、ソース/ドレインスペーサ42及びソース/ドレイン領域52が形成される。ソース/ドレインスペーサ42は、ドレイン延伸スペーサ41の側壁上に形成される。ソース/ドレイン領域52は、イオン注入及びアニール処理により形成される。他の実施形態では、半導体基板10に凹部を形成した後、ソース/ドレイン領域52をエピタキシャル形成する。本実施形態のソース/ドレイン領域52は、チャネルの歪み及び/又は最小化ソースからドレインまでのリークパスを最小化する材料を含んでもよい。ソース/ドレイン領域52上に形成したゲルマナイドは接点として用いる。その後、従来の半導体製造工程を続けてもよい。
【0078】
当該分野の技術を熟知するものが理解できるように、本発明の好適な実施形態を前述の通り開示したが、これらは決して本発明を限定するものではない。本発明の主旨と範囲を脱しない範囲内で各種の変更や修正を加えることができる。従って、本発明による特許請求の範囲は、このような変更や修正を含めて広く解釈されるべきである。
【符号の説明】
【0079】
5 MISFET
10 半導体基板
11 活性領域
12 分離溝
13 シャロートレンチアイソレーション
21 絶縁層
22 仮材料層
23 第1の誘電体層(第1のゲート誘電体層)
24 第2の誘電体層(第2のゲート誘電体層)
25 第1のゲート電極層
26 第2のゲート電極層
27 ゲート電極
31 チャネル
41 ドレイン延伸スペーサ
42 ソース/ドレインスペーサ
51 ゲート/ドレイン延伸領域
52 ソース/ドレイン領域
101 第1の曲線
102 第2の曲線
【技術分野】
【0001】
本発明は、半導体装置及びその製造方法に関し、特に、ゲルマニウムFET(Field Effect Transistor)及びその製造方法に関する。
【背景技術】
【0002】
従来材料(例えば、ゲート酸化物)のノンスケーリングの性質から、半導体産業は、従来のトランジスタはスケーリングに限界があるという大きな問題に直面している。そのため半導体産業では、性能を高めるために、例えば、歪みシリコンなどの新しい方法を積極的に採用している。しかし、歪みを含む継続的なスケーリングは、欠陥性の増大及び歪み効果の飽和の発生を防ぐ必要があった。そのため、チャネルトランスポート(channel transport)を向上させ、電力損失を低減させるために、新たなチャネル材料としてIII−V族半導体及び/又はIV族半導体が注目されている。高品質な高誘電率誘電体の機能を高めると、その他の種類の基板を使用する可能性が高まる。
【0003】
ゲルマニウムはシリコンより電子・正孔移動度(mobility)が高いため、ゲルマニウムを含むデバイスは、シリコンに代替するチャネル材料の重要な候補の一つである。例えば、既知のゲルマニウムを含むトランジスタは、シリコンを含むトランジスタより正孔移動度が400%を超え、電子移動度が250%を超える。この高い移動度は、シリコンデバイスが得られる駆動電流を改善することができる。
【0004】
理論上、塊状ゲルマニウム又はGeOI(Germanium on Insulator)基板により製作したトランジスタは、従来の塊状シリコン又はSOI(Silicon−On−Insulator)基板により製作したトランジスタより遥かに速くなる可能性がある。しかし、ゲルマニウムを含むデバイスを実際に応用するには、様々な制限がある。これら制限の一つはゲート誘電体の形成である。
【0005】
ゲルマニウムは、シリコンと異なり、形成する化合物が安定しない。そのため、不安定な酸化ゲルマニウムが大量に導入されると、デバイスの信頼性を低下させる虞がある。このように信頼性が低下する場合、ゲルマニウムを含むトランジスタが得る改良効果が相殺される虞があるため、デバイスの信頼性及び/又は性能を下げずに、ゲルマニウムトランジスタのゲート誘電体を形成する構造及び方法が求められている。
【発明の概要】
【発明が解決しようとする課題】
【0006】
本発明は、安定金属をドーピングすることにより、半導体の酸化物を安定化させることができる上、欠陥密度が低くて電子移動度が高い誘電体層を得て、デバイスの信頼性及び性能を大幅に改善することができる半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【0007】
上記目的を達成するため、本発明の第1の観点に係る半導体装置の製造方法は、
基板上に半導体酸化層を形成するステップと、
前記半導体酸化層上に金属酸化層を形成するステップと、
前記半導体酸化層及び前記金属酸化層を第1の誘電体層に変換するステップと、
前記第1の誘電体層上に第1の電極層を堆積するステップと、を含むことを特徴とする。
【0008】
前記半導体酸化層は、酸化ゲルマニウム、III−V族酸化物及びII−VI族酸化物からなる群から選ばれてもよい。
【0009】
前記半導体酸化層はフッ素を含み、
前記第1の誘電体層はフッ素を含んでもよい。
【0010】
酸化ゲルマニウム層を形成するステップは、前記基板を酸素プラズマに晒すステップを含んでもよい。
【0011】
前記半導体酸化層を形成するステップは、
前記基板を酸素源及びフッ素源に晒すステップを含んでもよい。
【0012】
前記フッ素源は、NF3を含んでもよい。
【0013】
前記半導体酸化層の厚さは2〜20Åであり、
前記金属酸化層の厚さは2〜20Åであり、
前記基板は、ゲルマニウムウェーハ、GeOIウェーハ又は半導体ボディ上のゲルマニウム層を含んでもよい。
【0014】
前記金属酸化層は、Al、Hf、Ti、Ta、La、Zr及びWからなる群から選ばれる金属を含んでもよい。
【0015】
前記第1の誘電体層は、金属ゲルマニウムを含んでもよい。
【0016】
前記第1の誘電体層は、前記半導体酸化層より大きな誘電率を有する材料を含んでもよい。
【0017】
前記半導体酸化層及び前記金属酸化層を変換するステップは、前記基板のアニール処理を含んでもよい。
【0018】
前記第1の電極層は、TiN、TaN、MoN、HfN及びTiAlNからなる群から選ばれてもよい。
【0019】
前記第1の電極層を堆積する前に、前記第1の誘電体層上に、HfO2、ZrO2、Ta2O5、La2O3、TiO2、Dy2O3、Y2O3、HfSiOx、HfGeOx、ZrSiOx、ZrGeOx、HfAlOx、ZrAlOx、SiAlOx、GeAlOx、HfSiAlOx、HfGeAlOx、ZrSiAlOx、ZrGeAlOx及びその窒化物からなる群から選ばれる材料からなる第2の誘電体層を形成するステップをさらに含んでもよい。
【0020】
前記第1の電極層上に、ポリシリコンを含む第2の電極層を堆積してもよい。
【0021】
前記半導体装置は、MISFETを含んでもよい。
【0022】
上記目的を達成するために、本発明の第2の観点に係る半導体装置は、
半導体基板内に設け、第1のゲルマニウムドープト領域を含む第1の電極と、
前記第1の電極上に設け、半導体酸化物及び安定金属を含む第1の誘電体層と、
前記第1の誘電体層上に設ける第2の電極と、を備え、
前記第1の電極及び前記第2の電極によりキャパシタを形成することを特徴とする。
【0023】
前記第1の誘電体層と前記第2の電極との間に配置され、前記第1の誘電体層より大きな誘電率を有する第2の誘電体層をさらに備えてもよい。
【0024】
前記半導体基板は、ゲルマニウム、III−V族化合物及びII−VI族化合物からなる群から選ばれてもよい。
【0025】
前記半導体基板は、ゲルマニウム基板、GeOI基板又は半導体ボディ上のゲルマニウム層を含み、
前記安定金属は、Al、Hf、Ti、Ta、La、Zr及びWからなる群から選んでもよい。
【0026】
前記第1の誘電体層は、フッ素を含んでもよい。
【発明の効果】
【0027】
本発明によれば、安定金属をドーピングすることにより、半導体の酸化物を安定化させることができる上、欠陥密度が低くて電子移動度が高い誘電体層を得て、デバイスの信頼性及び性能を大幅に改善することができる半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【0028】
【図1】本発明の一実施形態に係るゲルマニウムFETの構造を示す模式図である。
【図2a】本発明の一実施形態に係る異なる製造段階におけるゲルマニウムトランジスタを示す模式図である。
【図2b】本発明の一実施形態に係る異なる製造段階におけるゲルマニウムトランジスタを示す模式図である。
【図2c】本発明の一実施形態に係る異なる製造段階におけるゲルマニウムトランジスタを示す模式図である。
【図2d】本発明の一実施形態に係る異なる製造段階におけるゲルマニウムトランジスタを示す模式図である。
【図3a】本発明の一実施形態に係るトランジスタの製造段階におけるゲート誘電体層のゲルマニウムXPS(X−ray photoelectron spectroscopy)データを示すXPSスペクトル図である。
【図3b】本発明の一実施形態に係るトランジスタの製造段階におけるゲート誘電体層の容量と電圧との関係を表すグラフである。
【図4a】本発明の一実施形態に係る異なる製造段階におけるゲルマニウムFETを示す模式図である。
【図4b】本発明の一実施形態に係る異なる製造段階におけるゲルマニウムFETを示す模式図である。
【図4c】本発明の一実施形態に係る異なる製造段階におけるゲルマニウムFETを示す模式図である。
【図4d】本発明の一実施形態に係る異なる製造段階におけるゲルマニウムFETを示す模式図である。
【図4e】本発明の一実施形態に係る異なる製造段階におけるゲルマニウムFETを示す模式図である。
【図4f】本発明の一実施形態に係る異なる製造段階におけるゲルマニウムFETを示す模式図である。
【図4g】本発明の一実施形態に係る異なる製造段階におけるゲルマニウムFETを示す模式図である。
【発明を実施するための形態】
【0029】
本発明の実施形態に係るゲルマニウムチャネルFETについて図を用いて説明する。
【0030】
本発明は、所定の範囲内で様々な実施形態によりゲルマニウムチャネルFETを説明するが、その他のデバイス及びチャネル材料にも応用することができる。
【0031】
ゲルマニウム、III−V族(例えば、GaAs、InP)及びII−VI族(例えば、MgS、MgO)のトランジスタを形成する際、欠陥(例えば、界面状態(interface state)又は塊状の電荷トラップ(charge trap))を導入せずに、高誘電率のゲート誘電体を形成することは容易でなかった。ゲルマニウム、III−V族及びII−VI族は、シリコンと異なり、欠陥密度が低い安定した酸化物を形成することができない。二酸化ゲルマニウムは、例えば、界面のトラップ密度(interface trap density)が約1×1012/cm2より高く、欠陥密度が高い(high defect density)。欠陥を低減させる方法の一つとして、酸化物をアニール処理する方法がある。しかし、ゲルマニウム、III−V族及びII−VI族の酸化物は、高温下において不安定となる。例えば、二酸化ゲルマニウムは、700℃を超えると揮発(volatile)し易い。また、二酸化ゲルマニウムは、湿気に晒されると分解する虞がある。また、低温(例えば、約400℃)の場合、ゲルマニウムのサブオキサイド(sub−oxide)は不安定となる。
【0032】
既に様々な研究により、ゲルマニウムの表面上に高誘電率誘電体層を直接形成する際に生じる問題を解決するための試みが多く行われている。しかし、高誘電率誘電体層とゲルマニウムとの界面には非常に多くの欠陥がある。半導体基板10の末端のゲルマニウム原子から高誘電率誘電体が成長するため、高い界面電荷により、半導体基板のゲート電位(gate potential)が遮蔽され、容量が低減する虞があった。半導体(ゲルマニウム)基板と高誘電率誘電体層との間にある結晶構造が大きく変化すると、非終結ゲルマニウム(unterminated germaium)又は高誘電率原子(又は電位により分離されやすい水素終結原子)により界面トラップが大量に発生する虞がある。
【0033】
その他の技術では、ゲルマニウム層上にシリコンキャップ層(silicon cap layer)又はパシベーション(passivation)層を形成する。シリコンキャップ層の一部を酸化シリコン層に変換し、ゲート絶縁体(gate insulator)を形成する。酸化シリコン層上に、品質が良好な高誘電率誘電体層を形成する。この製造工程の欠陥密度(defect density)が低いとき、ゲルマニウムのバンドギャップ(band gap)はシリコンより低い。そのため、ゲルマニウムは、所定のゲート電位及びドーピング(doping)を備え、シリコンキャップ層前に変換する。そのため、トランジスタのチャネルは、残留したシリコンキャップ層下でゲルマニウム層の中に形成される。SiO2ゲート誘電体とゲルマニウムチャネルとの間に設けられたシリコン層により、トランジスタの電性酸化物の厚さを増大させる。電性酸化物の厚さが増大すると、チャネル領域中で増えた移動度が相殺される。
【0034】
本発明は、様々な実施形態において、安定した半導体酸化物形成の制限を克服することができる。半導体酸化物を使用すると、欠陥濃度を低減させ、スタビライザー(stabilizer)により半導体酸化物の環境劣化が発生することを防ぐことができる。他の実施形態では、安定金属により半導体の酸化物を安定させることができる。安定金属と不安定な半導体酸化物とを結合させると、欠陥密度が低く(例えば、約1012/cm−2)安定した酸化物を形成することができる。
【0035】
以下の実施形態では、半導体材料として主にゲルマニウムを用いているが、他の実施形態では、実際の必要に応じて、III−V族化合物(例えば、GaAs、InP)又はII−VI族化合物(例えば、MgS、MgO)を半導体材料として用いてもよい。そのため、以下の実施形態において、ゲルマニウム基板及び酸化ゲルマニウムの部分は、III−V族及びII−VI族の基板、並びにIII−V族及びII−VI族の酸化物により代替することができる。
【0036】
図1に示すように、本実施形態では半導体基板10の中に、MISFET5をドーピングする。他の実施形態の半導体基板10は、塊状単結晶ゲルマニウム基板(bulk mono−crystalline germanium substrate)、半導体ボディ上のゲルマニウム層(germanium layer on a semiconductor body)(例えば、シリコン基板上のゲルマニウム層(germanium layer on a silicon substrate)又は絶縁基板上のゲルマニウム(germanium−on−insulator substrate))を含む。
【0037】
MISFET5は、第1の誘電体層23及び第2の誘電体層24を有するゲート誘電体スタック(gate dielectric stack)を含む。他の実施形態では、第1の誘電体層23は、MGeO(例えば、酸化ゲルマニウムを含む酸化物(GeO)及び安定金属(M)酸化物)を含む。第1の誘電体層23の組成物は、MzGeyOx(式中、xとyとの割合は約0.2〜5であり、xとzとの割合は約0.2〜5である)を含む。安定金属(M)は、Al、Hf、Ti、Ta、La、Zr、W、Gd又はこれらの組み合わせ及びこれらに類似した金属を含む。他の実施形態では、安定金属は、酸素原子と結合され、酸化物のネットワークを安定させる。独立して半導体基板10上に形成された高誘電率誘電体層と異なり、安定金属は、ゲルマニウムと酸化ゲルマニウム(Ge/GeO)との間の界面を特に変えずに、界面の欠陥密度を低減させる(例えば、1×1011/cm−2より低くする)ことができる。第1の誘電体層23の誘電率は、酸化ゲルマニウムの誘電率より大きい。他の実施形態では、第1の誘電体層23は、ハロゲン原子をさらに含む。本実施形態の第1の誘電体層23はフッ素(例えば、MzGeyOxFw(式中、xとyとの割合は約0.2〜5であり、xとzとの割合は約0.2〜5であり、wとyとの割合は約0.01〜1である)を含む。
【0038】
第2の誘電体層24は、適宜な誘電体層及び高誘電率材料を含む。他の実施形態では、第2の誘電体層24の誘電率は、第1の誘電体層23の誘電率より高い。他の実施形態で用いる第2の誘電体層24の高誘電率材料の誘電率は5以上である。適宜な誘電体材料は、金属酸化物(MOx)(例えば、HfO2、Al2O3、ZrO2、Ta2O5、La2O3、GdOx、GdAlOx)、金属ケイ酸塩類(MSiyOx)(例えば、HfSiOx、ZrSiOx、SiAlOx)、金属ゲルマニウム酸塩類(MGeyOx)(例えば、HfGeOx、ZrGeOx、LaGeOx、GdGeOx及び/又はGeAlOx)を含む。他の実施形態では、複数の金属を含む高誘電率材料(例えば、第1の金属M1及び第2の金属M2)を含んでもよい。本実施形態では、第2の誘電体層24として用いる金属酸化物は、第1の金属M1、第2の金属M2を含み、HfAlOx、HfZrOx、ZrAlOx、LaAlOx、TaAlOx及び/又はGdAlOxを含む。他の実施形態では、特に図示していない場合でも、上述の窒化物及び混合物を使用してもよい。代替的に、第2の誘電体層24は、その他の高誘電体材料又はその他の誘電体材料を含んでもよい。第2の誘電体層24は、一種類の材料からなる単層又は複数層を含んでもよい。
【0039】
第1のゲート電極層25は、第2の誘電体層24上に設ける。第1のゲート電極層25は、導電性材料(例えば、金属ゲート電極材料)を含む。他の実施形態において、第1のゲート電極層25は、金属窒化物(例えば、TiN、TaN、MoN、HfN及び/又はTiAlN)を含む。さらに他の実施形態において、第1のゲート電極層25は、TiC、HfN、TaC、W、Al、Ru、RuTa、TaSiN、NiSix、Ir、Y、YbSix、ErSix、Pt、Ti、PtTi、Pd、Re、Rh、ホウ化物、又はTi、Hf、Zr、Mo、ZrSiN、ZrN、HfSiN、WN、Ni、Pr、VN、TiWのアンチモン化物及び/又はこれらの結合物を含む。本実施形態の第1のゲート電極層25は、ドープトポリシリコン層又はシリサイド層(例えば、珪化チタン、珪化ニッケル、珪化タンタル、珪化コバルト又は珪化白金)を含む。第1のゲート電極層25の厚さは、所望の仕事関数に応じて調整することができる。
【0040】
第2のゲート電極層26は、第1のゲート電極層25上に設ける。本実施形態の第2のゲート電極層26は、ドープトポリシリコン層を含む。他の実施形態では、第2のゲート電極層26は、適宜な導電材料を含む。本実施形態では、第1のゲート電極層25及び第2のゲート電極層26は、同じ材料を含む。
【0041】
MISFET5は、隣接したソース/ドレイン領域52間に設けたチャネル31をさらに含む。様々な実施形態において、チャネル31はゲルマニウムを含む。本実施形態のソース/ドレイン領域52はゲルマニウムを含む。ソース/ドレイン領域52とチャネル31とを同じ材料で形成すると、都合よく製造コストを下げることができ、ゲルマニウムを含むトランジスタは、過大なリーク電流(excessive leakage current)(低エネルギーバンドギャップ)及び高い接合容量(junction capacitance)(ゲルマニウムの高誘電率)に耐えることができる。そのため、他の実施形態では、ソース/ドレイン領域52は、例えば、ゲルマニウムの小さなエネルギーバンドギャップにより発生するサブスレッショルドリーク(sub−threshold leakage)(ソース−ドレイントンネル(source to drain tunneling))電流を低減させる他の材料を含んでもよい。本実施形態のソース/ドレイン領域52は、シリコンを含む。シリコンを含むソース/ドレイン領域52は、トランジスタのチャネル31内に、n型FET(例えば、ゲルマニウム〈100〉表面を有する半導体基板)の機能を改善する引っ張り歪み(tensile strain)を導入する。他の実施形態では、短チャネル効果(short channel effect)を緩和するために、チャネル31とソース/ドレイン領域52との接合面へ付加的に材料層を導入してもよい。
【0042】
本実施形態において、MISFET5は、ドレイン延伸スペーサ(drain extension spacer)41及びソース/ドレインスペーサ42(source/drain spacer)を含む。他の実施形態では、スペーサは、MISFET5の異なる領域とゲート電極層の任意の層とを分離することができる限り、適宜任意の態様で形成してもよい。
【0043】
本実施形態において、MISFET5は、pチャネルトランジスタ又はnチャネルトランジスタのデバイスを含むため、シリコンデバイスと異なり、pMOSは性能が改善した実際の電位(potential)を有する。III−V族の半導体基板と異なり、単一のゲルマニウム基板は、n型又はp型のトランジスタに使用することができ、構成が単純であるが、n型トランジスタの場合、一部の性能が低減する。そのため、本実施形態では、p型トランジスタだけで使用するゲルマニウム基板及び金属安定の酸化ゲルマニウム(metal stabilized germanium oxide)を含む。他の実施形態でプレーナ型トランジスタを説明するとき、MISFET5は、トリプルゲート(triple gate)又はダブルゲート(double gate)デバイスを含んでもよい。
【0044】
図2a〜図2dを参照する。図2a〜図2dは、異なる製造段階におけるMIS(Metal Insulator Semiconductor)を示す模式図である。
【0045】
図2aに示すように、本実施形態は半導体基板10を準備する。半導体基板10は、本実施形態ではゲルマニウムウェーハであるが、他の実施形態では、塊状単結晶ゲルマニウム基板(bulk mono−crystalline germanium substrate)(又は、基板の上面又は中に形成された層)、半導体ボディ上のゲルマニウム層、ゲルマニウム〈100〉半導体ウェーハ上のゲルマニウム〈110〉層又は1層のGeOI(Germanium−on−insulator)ウェーハである。半導体基板10には、例えば、注入又はアニール処理により、適宜なp型又はn型のドーパントをドーピングし、適宜な導電性を有する表面層を形成する。
【0046】
絶縁層21は、半導体基板10の露出部分に堆積させる。本実施形態において、絶縁層21は、酸化ゲルマニウム(例えば、GeO及び/又はGeO2)、窒化物(例えば、GeN)、又は酸化物と窒化物との組成物(例えば、GeON又は酸化部−窒化物−酸化物の順番)を含む。絶縁層21は、半導体基板10の酸化により堆積される。本実施形態では、O2/N2、O2、O3及び/又は原子状態の酸素を含む酸素プラズマに晒し、酸化層を形成する。本実施形態の酸素は、約250〜1000sccmのフローレートで、約10〜100Torrの酸素分圧で、プラズマチャンバ内へ分子状態で注入する。本実施形態において、酸素を含む酸化工程では、約10〜720Torrの酸素分圧かつ酸化温度約250〜500℃で行う。他の実施形態において、O3を含む酸化工程は、約0.005〜0.5Torrのオゾン分圧で行い、約200〜500℃の酸化温度で行う。オゾンの酸化速度は、酸素の酸化速度より速いため、オゾンの分圧が酸素の分圧より小さくなる。
【0047】
他の実施形態では、代替的に高温熱酸化工程により絶縁層21を形成してもよい。他の実施形態では、原子層堆積、プラズマ気相堆積又は化学気相堆積を含む適宜な堆積技術を使用してもよい。本実施形態の絶縁層21の厚さは、単一層(single mono−layer)の厚さ約2Å〜約30Åを含み、本実施形態の厚さは16Åより小さい。
【0048】
他の実施形態では、代替的にフッ素などのハロゲン原子を絶縁層21に吸着させてもよい。本実施形態において、絶縁層21の形成には、フッ素が添加されたゲルマニウム酸化物(GeOxFw)の形成が含まれる。本実施形態において、半導体基板10の酸化工程を行う際、酸化チャンバ内に希NF3を導入する。絶縁層21が吸着するフッ素の総量を制御するために、例えば、NF3ガスの流量比(NF3のフローレート/酸素源のフローレート)を制御する。他の実施形態では、NF3の流量比は約1×10−3〜1×10−1である。或いは、他の実施形態において、少数の単層絶縁層21を成長させた後、NF3源をオフし、絶縁層21と半導体基板10との間の接合面にハロゲン原子を吸着させる。ハロゲン原子は、半導体基板10のダングリングボンドの修復を助けるため、絶縁層21と半導体基板10との界面のトラップ状態(trap state)を除去することができる。
【0049】
図2bを参照する。図2bに示すように、第1の絶縁層21上に仮材料層22を堆積する。他の実施形態において、仮材料層22は安定金属を含む。安定金属(M)は、Al、Hf、Ti、Ta、La、Zr、Wなどを含む。本実施形態の安定金属はアルミニウムを含む。代替実施形態の仮材料層22は、安定金属を有する導電層を含む。
【0050】
仮材料層22は、例えば、化学気相堆積(CVD)、原子層堆積(ALD)、金属有機化学プラズマ気相堆積(MOCVD)、物理気相堆積(PVD)又はジェット蒸着(JVD)により形成する。仮材料層22の厚さは、単一層の厚さ約2Å〜30Åを含み、本実施形態の厚さは16Åより小さい。本実施形態の仮材料層22の厚さは、絶縁層21の厚さに略等しい。
【0051】
他の実施形態では、ハロゲン原子を注入し、絶縁層21と半導体基板10との界面間にハロゲン原子を吸着させる。他の実施形態では、半導体基板10、絶縁層21及び/又は仮材料層22の中にフッ素を注入する。
【0052】
図2cに示すように、半導体基板10を加熱して第1の誘電体層23を形成する。本実施形態では、半導体基板10を炉内で約250〜500℃で加熱する。アニール処理の際、半導体(ゲルマニウム)基板10の原子は、絶縁層21から仮材料層22の外側へ拡散するとともに、仮材料層22から絶縁層21の内側へ安定金属原子が拡散する。これにより、絶縁層21及び仮材料層22の原子を含む第1の誘電体層23を形成する。第1の誘電体層23の組成物には、MzGeyOx(式中、xとyとの割合は約0.2〜5であり、xとzとの割合は約0.2〜5である)が含まれる。第1の誘電体層23の誘電率は5より大きい。本実施形態では、第1の誘電体層23の誘電率は、絶縁層21の誘電率より高い。フッ素などのハロゲン原子が半導体基板10及び/又は仮材料層22、第1の誘電体層23の中に吸着されると、加熱されてフッ素を含む。例えば、絶縁層21がGeOxFwを含む場合、その後に形成される第1の誘電体層23は、MzGeyOxFwを含む。
【0053】
或いは、本実施形態において、原子層堆積工程を用い、複数の絶縁層21及び仮材料層22を含む1層の薄膜を形成する。絶縁層21の堆積を開始した後、ガス化学性質により1層の仮材料層22へ変えることにより、薄膜の第1のスタックを形成する。仮材料層22を堆積した後、第1のスタック上に、別の絶縁層21及び別の仮材料層22を含む第2のスタックを形成する。その後、所望の厚さになるまで堆積する。堆積を行う毎に選択的にアニール処理を行い、1層の第1の誘電体層23を形成するか、最終アニール処理を行い、第1の誘電体層23を形成する。
【0054】
図2dに示すように、第1の誘電体層23上に第2の誘電体層24を形成する。第2の誘電体層24は、約0.5より大きい誘電率を有する高誘電率材料を含む。誘電率が約10より大きい適宜な誘電体材料は、HfO2、ZrO2、Ta2O5、La2O3、TiO2、Dy2O3、Y2O3、その窒化物及びその結合物を含む。また、誘電率が約5より大きい適宜な誘電体材料は、HfSiOx、Al2O3、ZrSiOx、その窒化物、HfAlOx、HfAlOxN1−x−y、ZrAlOx、ZrAlOxNy、SiAlOx、SiAlOxN1−x−y、HfSiAlOx、HfSiAlOxNy、ZrSiAlOx、ZrSiAlOxNy及びその結合物を含む。
【0055】
第2の誘電体層24は、例えば、原子層堆積、金属有機化学気相堆積及びその他の気相堆積技術を含む適宜な堆積技術により堆積を行う。第2の誘電体層24の好ましい厚さは、本実施形態では約5〜100Åであるが、他の実施形態では他のサイズにしてもよい。また、他の実施形態では、第2の誘電体層24を省略し、後続の工程を行ってもよい。
【0056】
第2の誘電体層24上には、導電材料(図2dに示す)を含む第1のゲート電極層25を堆積する。他の実施形態において、第1のゲート電極層25は、金属窒化物(例えば、TiN、TaN、MoN、HfN及び/又はTiAlN)を含む。本実施形態の第1のゲート電極層25は、ゲルマナイド(germanide)層(例えば、チタンゲルマナイド、ニッケルゲルマナイド、タンタルゲルマナイド、コバルトゲルマナイド又は白金ゲルマナイド)を含む。他の実施形態では、他の適宜な金属を堆積する。化学気相堆積、物理気相堆積、原子層堆積又はその他の堆積技術を利用し、厚さが約5〜200Åの第1のゲート電極層25を堆積する。
【0057】
第1のゲート電極層25上には、第2のゲート電極層26を堆積する。第2のゲート電極層26は、本実施形態ではドープトポリシリコン層を含むが、他の実施形態では適宜な導電材料を含む。本実施形態の第1のゲート電極層25及び第2のゲート電極層26は同じ材料を含む。化学気相堆積、物理気相堆積、原子層堆積又はその他の堆積技術を使用し、厚さが約200〜1000Åの第2のゲート電極層26を堆積する。
【0058】
後続の工程では接触(contact)及びその他のデバイス領域を形成し続け、MISキャパシタを形成する。このように形成したMISキャパシタは、第1の電極を含む。第1の電極は、半導体基板10を含む第2の電極と分離された第1のゲート電極層25を含む。MISキャパシタの絶縁体は、第1の誘電体層23及び第2の誘電体層24を含む。
【0059】
図3a及び図3bを参照する。図3a及び図3bは、本発明の一実施形態に係るトランジスタの製造段階におけるゲート誘電体層の状態を示すグラフである。図3aは、XPS(X−ray photoelectron spectroscopy)スペクトル図であり、図3bは、容量と電圧(CV)との関係を表すグラフである。
【0060】
図3aは、図2のゲート電極層の異なる製造段階におけるゲルマニウムのXPSスペクトル図である。XPSスペクトルは、組み立てた後のゲート電極層表面の化学物質を分析するために用いる表面化学分析技術である。XPSスペクトル図は、検出した電子強度をY軸で表し、それに対応する検出した電子結合エネルギをX軸で表す。例えば、各元素の特徴的ピークは、原子内の電子配置を表す(例えば、1s、2s、2p、3sなど)。そのため、ピーク分布の変化は、結合の変化を表す。
【0061】
図3aを参照する。図3aのグラフは、第1の曲線101及び第2の曲線102を有する。第1の曲線101は、酸化ゲルマニウム層を形成した後のXPSスペクトル(例えば、図2aの絶縁層21)を表す。第1の曲線101は、ゲルマニウムの第1のピーク(約29eV)と、GeO2からのGe4+状態の2番目に小さいピーク値(約32.4eV)とを含む。
【0062】
第2の曲線102は、第1の誘電体層23(図2cに示す)を形成した後のXPSスペクトル図である。第1の誘電体層23の形成により、ピーク値は約31.7eV(例えば、エネルギ差ΔE)に変化する。GeO2の結合エネルギ(約32.4eV)の密度の実質的な減少は、GeO2のボンド数の減少を表す。
【0063】
図3bは、ゲルマニウムMOSCAP(Germanium Metal Oxide Semiconductor Capacitor)(例えば、図2の方法による組み立て又は図1の構造)の容量と電圧との関係を曲線で表したグラフである。ここで容量は、ゲート電極の電位を測定するために用いる。酸化ゲルマニウム及び純高誘電率キャパシタと異なり、ゲルマニウムMOSCAPの容量と電圧との関係を表す曲線は、高周波数(1MHz)及び低周波数(100Hz)の優れた性能と、ピンニング(pinning)が全くないことを表す。
【0064】
図4a〜図4gを参照する。図4a〜図4gは、異なる製造段階におけるMISFETを示す模式図である。
【0065】
図4aに示すように、半導体基板10上に分離溝12を形成する。分離溝12は、従来技術を用いて形成してもよく、例えば、半導体基板10上にハードマスク層(例えば、窒化シリコン)(図示せず)を形成してから、パターニングして隔離領域を露出させてもよい。続いて、半導体基板10の露出部分をエッチングし、約200〜400nmの適宜な深さに形成する。活性領域11は、分離溝12により画成され、その上に集積回路部品を形成する。
【0066】
図4bに示すように、分離溝12内に隔離材料を充填してシャロートレンチアイソレーション13を形成する。例えば、露出されたシリコン表面を熱酸化して薄膜酸化層を形成する。また、分離溝12には、第1の材料(例えば、窒化物層(例えば、Si3N4))を充填する他、第2の材料(例えば、酸化物)を充填してもよい。例えば、高密度プラズマ(HDP)により形成した材料は高密度プラズマ酸化物と呼ばれる。他の実施形態では、溝充填工程を利用してもよい。例えば、トレンチが既に充填されているとき、このステップを他の充填材料で代替してもよい。
【0067】
図4c(図2a及び図2bを同時に参照する)で形成するゲート絶縁スタックは、絶縁層21及び仮材料層22を含む。他の実施形態では、絶縁層21は、酸化ゲルマニウム(例えば、GeO2)を含み、仮材料層22は安定金属を含む。上述したように、安定金属は、絶縁層21中の酸化物を安定させるのに役立つ。
【0068】
図4dに示すように、第1のゲート誘電体層23及び第2のゲート誘電体層24を含むゲート誘電体を形成する。ゲート絶縁スタックをアニール処理し、第1のゲート誘電体層23を形成する(図2cに示す)。そのため、第1の誘電体層23の形成には、絶縁層21及び仮材料層22の原子を含み、誘電体材料を形成する(図2cに示す)。本実施形態の第1の誘電体層23の組成物は、MzGeyOx(式中、酸化ゲルマニウムのネットワークを安定させるために、Mは安定金属である)を含む。
【0069】
第2のゲート誘電体層24は、第1のゲート誘電体層23上に堆積する。第2のゲート誘電体層24は、適宜な高誘電率材料を含み、例えば、化学気相堆積、原子層堆積、金属有機化学気相堆積、物理気相堆積又はジェット蒸着の堆積法を利用する。本実施形態の第2のゲート誘電体層24の厚さは約5〜60Åである。
【0070】
本実施形態では、同じ誘電体層を用いてpチャネル又はnチャネルのトランジスタのゲート誘電体を形成しているが、この特徴は必ずしも必要でなく、代替実施形態では、pチャネルトランジスタ及びnチャネルトランジスタが異なるゲート誘電体を有してもよい。例えば、本実施形態において、第2のゲート誘電体層24は、2つのデバイスの独立性を最適化するために、異なるpチャネルトランジスタ及びnチャネルトランジスタを選択してもよい。
【0071】
図4eに示すように、ゲート誘電体上にゲート電極27を形成してパターニングする。ゲート電極は、上述の実施形態のように、第1のゲート電極層25及び第2のゲート電極層26を含む。第1のゲート電極層25は、ゲート電極の仕事関数を実質上定める。第2のゲート電極層26は、複数の積層ゲート材料(例えば、ポリシリコンキャップ層を上に有する下地金属層)を含む。
【0072】
pチャネル及びnチャネルのトランジスタは、同じ層からなる第1のゲート電極層25を含むが、他の実施形態では、異なるタイプのトランジスタが、異なる材料及び/又は異なる厚さの第1のゲート電極層25を含んでもよい。
【0073】
第1のゲート電極層25及び第2のゲート電極層26(及び選択的に第1のゲート誘電体層23及び第2のゲート誘電体層24)をパターニングし、既知のフォトリソグラフィ技術を用いてエッチングを行い、適宜なパターンのゲート電極27を形成する。
【0074】
図4fに示すように、薄膜層のドレイン延伸スペーサ41及びゲート/ドレイン延伸領域51を形成する。ドレイン延伸スペーサ41は、絶縁材料(例えば、酸化物及び/又は窒化物)からなり、ゲート電極27の側壁上に形成される。一般に、ドレイン延伸スペーサ41は、共形層(conformal layer)を堆積してから異方性エッチングにより形成される。複数層に対しては、必要に応じて前述の製造工程を繰り返して行ってもよい。
【0075】
ゲート/ドレイン延伸領域51の注入は、マスクとしてゲート電極27を用いて行うが、必要に応じてその他の注入方法(例えば、ポケット注入(pocket implant)、ハロー注入(halo implant)又は二重拡散領域(double diffused region))を行ってもよい。この延伸注入は、トランジスタのチャネル31を画成する。
【0076】
p型トランジスタを形成する場合は、n型ハロー注入に沿ってp型イオン注入を行い、ゲート/ドレイン延伸領域51を形成する。また、n型トランジスタを形成する場合は、p型ハロー注入に沿ってn型イオン注入を行い、ゲート/ドレイン延伸領域51を形成する。
【0077】
図4gを参照する。図4gに示すように、ソース/ドレインスペーサ42及びソース/ドレイン領域52が形成される。ソース/ドレインスペーサ42は、ドレイン延伸スペーサ41の側壁上に形成される。ソース/ドレイン領域52は、イオン注入及びアニール処理により形成される。他の実施形態では、半導体基板10に凹部を形成した後、ソース/ドレイン領域52をエピタキシャル形成する。本実施形態のソース/ドレイン領域52は、チャネルの歪み及び/又は最小化ソースからドレインまでのリークパスを最小化する材料を含んでもよい。ソース/ドレイン領域52上に形成したゲルマナイドは接点として用いる。その後、従来の半導体製造工程を続けてもよい。
【0078】
当該分野の技術を熟知するものが理解できるように、本発明の好適な実施形態を前述の通り開示したが、これらは決して本発明を限定するものではない。本発明の主旨と範囲を脱しない範囲内で各種の変更や修正を加えることができる。従って、本発明による特許請求の範囲は、このような変更や修正を含めて広く解釈されるべきである。
【符号の説明】
【0079】
5 MISFET
10 半導体基板
11 活性領域
12 分離溝
13 シャロートレンチアイソレーション
21 絶縁層
22 仮材料層
23 第1の誘電体層(第1のゲート誘電体層)
24 第2の誘電体層(第2のゲート誘電体層)
25 第1のゲート電極層
26 第2のゲート電極層
27 ゲート電極
31 チャネル
41 ドレイン延伸スペーサ
42 ソース/ドレインスペーサ
51 ゲート/ドレイン延伸領域
52 ソース/ドレイン領域
101 第1の曲線
102 第2の曲線
【特許請求の範囲】
【請求項1】
基板上に半導体酸化層を形成するステップと、
前記半導体酸化層上に金属酸化層を形成するステップと、
前記半導体酸化層及び前記金属酸化層を第1の誘電体層に変換するステップと、
前記第1の誘電体層上に第1の電極層を堆積するステップと、を含むことを特徴とする半導体装置の製造方法。
【請求項2】
前記半導体酸化層は、酸化ゲルマニウム、III−V族酸化物及びII−VI族酸化物からなる群から選ばれることを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項3】
前記半導体酸化層はフッ素を含み、
前記第1の誘電体層はフッ素を含むことを特徴とする請求項2に記載の半導体装置の製造方法。
【請求項4】
酸化ゲルマニウム層を形成するステップは、前記基板を酸素プラズマに晒すステップを含むことを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項5】
前記半導体酸化層を形成するステップは、
前記基板を酸素源及びフッ素源に晒すステップを含むことを特徴とする請求項2に記載の半導体装置の製造方法。
【請求項6】
前記フッ素源は、NF3を含むことを特徴とする請求項5に記載の半導体装置の製造方法。
【請求項7】
前記半導体酸化層の厚さは2〜20Åであり、
前記金属酸化層の厚さは2〜20Åであり、
前記基板は、ゲルマニウムウェーハ、GeOIウェーハ又は半導体ボディ上のゲルマニウム層を含むことを特徴とする請求項2に記載の半導体装置の製造方法。
【請求項8】
前記金属酸化層は、Al、Hf、Ti、Ta、La、Zr及びWからなる群から選ばれる金属を含むことを特徴とする請求項2に記載の半導体装置の製造方法。
【請求項9】
前記第1の誘電体層は、金属ゲルマニウムを含むことを特徴とする請求項2に記載の半導体装置の製造方法。
【請求項10】
前記第1の誘電体層は、前記半導体酸化層より大きな誘電率を有する材料を含むことを特徴とする請求項2に記載の半導体装置の製造方法。
【請求項11】
前記半導体酸化層及び前記金属酸化層を変換するステップは、前記基板のアニール処理を含むことを特徴とする請求項2に記載の半導体装置の製造方法。
【請求項12】
前記第1の電極層は、TiN、TaN、MoN、HfN及びTiAlNからなる群から選ばれることを特徴とする請求項2に記載の半導体装置の製造方法。
【請求項13】
前記第1の電極層を堆積する前に、前記第1の誘電体層上に、HfO2、ZrO2、Ta2O5、La2O3、TiO2、Dy2O3、Y2O3、HfSiOx、HfGeOx、ZrSiOx、ZrGeOx、HfAlOx、ZrAlOx、SiAlOx、GeAlOx、HfSiAlOx、HfGeAlOx、ZrSiAlOx、ZrGeAlOx及びその窒化物からなる群から選ばれる材料からなる第2の誘電体層を形成するステップをさらに含むことを特徴とする請求項2に記載の半導体装置の製造方法。
【請求項14】
前記第1の電極層上に、ポリシリコンを含む第2の電極層を堆積することを特徴とする請求項2に記載の半導体装置の製造方法。
【請求項15】
前記半導体装置は、MISFETを含むことを特徴とする請求項2に記載の半導体装置の製造方法。
【請求項16】
半導体基板内に設け、第1のゲルマニウムドープト領域を含む第1の電極と、
前記第1の電極上に設け、半導体酸化物及び安定金属を含む第1の誘電体層と、
前記第1の誘電体層上に設ける第2の電極と、を備え、
前記第1の電極及び前記第2の電極によりキャパシタを形成することを特徴とする半導体装置。
【請求項17】
前記第1の誘電体層と前記第2の電極との間に配置され、前記第1の誘電体層より大きな誘電率を有する第2の誘電体層をさらに備えることを特徴とする請求項16に記載の半導体装置。
【請求項18】
前記半導体基板は、ゲルマニウム、III−V族化合物及びII−VI族化合物からなる群から選ばれることを特徴とする請求項16に記載の半導体装置。
【請求項19】
前記半導体基板は、ゲルマニウム基板、GeOI基板又は半導体ボディ上のゲルマニウム層を含み、
前記安定金属は、Al、Hf、Ti、Ta、La、Zr及びWからなる群から選ぶことを特徴とする請求項16に記載の半導体装置。
【請求項20】
前記第1の誘電体層は、フッ素を含むことを特徴とする請求項16に記載の半導体装置。
【請求項1】
基板上に半導体酸化層を形成するステップと、
前記半導体酸化層上に金属酸化層を形成するステップと、
前記半導体酸化層及び前記金属酸化層を第1の誘電体層に変換するステップと、
前記第1の誘電体層上に第1の電極層を堆積するステップと、を含むことを特徴とする半導体装置の製造方法。
【請求項2】
前記半導体酸化層は、酸化ゲルマニウム、III−V族酸化物及びII−VI族酸化物からなる群から選ばれることを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項3】
前記半導体酸化層はフッ素を含み、
前記第1の誘電体層はフッ素を含むことを特徴とする請求項2に記載の半導体装置の製造方法。
【請求項4】
酸化ゲルマニウム層を形成するステップは、前記基板を酸素プラズマに晒すステップを含むことを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項5】
前記半導体酸化層を形成するステップは、
前記基板を酸素源及びフッ素源に晒すステップを含むことを特徴とする請求項2に記載の半導体装置の製造方法。
【請求項6】
前記フッ素源は、NF3を含むことを特徴とする請求項5に記載の半導体装置の製造方法。
【請求項7】
前記半導体酸化層の厚さは2〜20Åであり、
前記金属酸化層の厚さは2〜20Åであり、
前記基板は、ゲルマニウムウェーハ、GeOIウェーハ又は半導体ボディ上のゲルマニウム層を含むことを特徴とする請求項2に記載の半導体装置の製造方法。
【請求項8】
前記金属酸化層は、Al、Hf、Ti、Ta、La、Zr及びWからなる群から選ばれる金属を含むことを特徴とする請求項2に記載の半導体装置の製造方法。
【請求項9】
前記第1の誘電体層は、金属ゲルマニウムを含むことを特徴とする請求項2に記載の半導体装置の製造方法。
【請求項10】
前記第1の誘電体層は、前記半導体酸化層より大きな誘電率を有する材料を含むことを特徴とする請求項2に記載の半導体装置の製造方法。
【請求項11】
前記半導体酸化層及び前記金属酸化層を変換するステップは、前記基板のアニール処理を含むことを特徴とする請求項2に記載の半導体装置の製造方法。
【請求項12】
前記第1の電極層は、TiN、TaN、MoN、HfN及びTiAlNからなる群から選ばれることを特徴とする請求項2に記載の半導体装置の製造方法。
【請求項13】
前記第1の電極層を堆積する前に、前記第1の誘電体層上に、HfO2、ZrO2、Ta2O5、La2O3、TiO2、Dy2O3、Y2O3、HfSiOx、HfGeOx、ZrSiOx、ZrGeOx、HfAlOx、ZrAlOx、SiAlOx、GeAlOx、HfSiAlOx、HfGeAlOx、ZrSiAlOx、ZrGeAlOx及びその窒化物からなる群から選ばれる材料からなる第2の誘電体層を形成するステップをさらに含むことを特徴とする請求項2に記載の半導体装置の製造方法。
【請求項14】
前記第1の電極層上に、ポリシリコンを含む第2の電極層を堆積することを特徴とする請求項2に記載の半導体装置の製造方法。
【請求項15】
前記半導体装置は、MISFETを含むことを特徴とする請求項2に記載の半導体装置の製造方法。
【請求項16】
半導体基板内に設け、第1のゲルマニウムドープト領域を含む第1の電極と、
前記第1の電極上に設け、半導体酸化物及び安定金属を含む第1の誘電体層と、
前記第1の誘電体層上に設ける第2の電極と、を備え、
前記第1の電極及び前記第2の電極によりキャパシタを形成することを特徴とする半導体装置。
【請求項17】
前記第1の誘電体層と前記第2の電極との間に配置され、前記第1の誘電体層より大きな誘電率を有する第2の誘電体層をさらに備えることを特徴とする請求項16に記載の半導体装置。
【請求項18】
前記半導体基板は、ゲルマニウム、III−V族化合物及びII−VI族化合物からなる群から選ばれることを特徴とする請求項16に記載の半導体装置。
【請求項19】
前記半導体基板は、ゲルマニウム基板、GeOI基板又は半導体ボディ上のゲルマニウム層を含み、
前記安定金属は、Al、Hf、Ti、Ta、La、Zr及びWからなる群から選ぶことを特徴とする請求項16に記載の半導体装置。
【請求項20】
前記第1の誘電体層は、フッ素を含むことを特徴とする請求項16に記載の半導体装置。
【図1】
【図2a】
【図2b】
【図2c】
【図2d】
【図3a】
【図3b】
【図4a】
【図4b】
【図4c】
【図4d】
【図4e】
【図4f】
【図4g】
【図2a】
【図2b】
【図2c】
【図2d】
【図3a】
【図3b】
【図4a】
【図4b】
【図4c】
【図4d】
【図4e】
【図4f】
【図4g】
【公開番号】特開2010−219536(P2010−219536A)
【公開日】平成22年9月30日(2010.9.30)
【国際特許分類】
【出願番号】特願2010−62807(P2010−62807)
【出願日】平成22年3月18日(2010.3.18)
【出願人】(500262038)台湾積體電路製造股▲ふん▼有限公司 (198)
【氏名又は名称原語表記】Taiwan Semiconductor Manufacturing Company,Ltd.
【住所又は居所原語表記】8,Li−Hsin Rd.6,Hsinchu Science Park,Hsinchu,Taiwan 300−77,R.O.C.
【Fターム(参考)】
【公開日】平成22年9月30日(2010.9.30)
【国際特許分類】
【出願日】平成22年3月18日(2010.3.18)
【出願人】(500262038)台湾積體電路製造股▲ふん▼有限公司 (198)
【氏名又は名称原語表記】Taiwan Semiconductor Manufacturing Company,Ltd.
【住所又は居所原語表記】8,Li−Hsin Rd.6,Hsinchu Science Park,Hsinchu,Taiwan 300−77,R.O.C.
【Fターム(参考)】
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