【課題】十分な感度を有したｐ型キャリアのホール素子の製造に適した半導体基板を提供する。
【解決手段】表面の全部または一部がシリコン結晶面であるベース基板と、前記ベース基板の上に位置し、前記シリコン結晶面に達する開口を有し、結晶の成長を阻害する阻害体と、前記開口の底部の前記シリコン結晶面の上に位置する第１結晶層と、前記第１結晶層の上に位置し、互いに離して配置した一対の第１金属層と、前記第１結晶層の上に位置し、互いに離して配置した一対の第２金属層と、を有し、前記一対の第１金属層のそれぞれを結ぶ第１最短線と、前記一対の第２金属層のそれぞれを結ぶ第２最短線とが、交わる関係、または、ねじれの位置関係にある半導体基板を提供する。 （もっと読む）

【課題】パターンの微細化、特に、ＳＲＡＭのセル面積を縮小するためには、隣接ゲートの端部間距離を縮小することが重要となる。しかし、２８ｎｍテクノロジノードにおいては、ＡｒＦによる単一回露光でパターンを転写することは、一般に困難である。従って、通常、複数回の露光、エッチング等を繰り返すことによって、微細パターンを形成しているが、ゲートスタック材にＨｉｇｈ−ｋ絶縁膜やメタル電極部材が使用されているため、酸化耐性やウエットエッチ耐性が低い等の問題がある。
【解決手段】本願発明は、メモリ領域におけるｈｉｇｈ−ｋゲート絶縁膜およびメタル電極膜を有するゲート積層膜のパターニングにおいて、最初に、第１のレジスト膜を用いて、隣接ゲート電極間切断領域のエッチングを実行し不要になった第１のレジスト膜を除去した後、第２のレジスト膜を用いて、ライン＆スペースパターンのエッチングを実行するものである。 （もっと読む）

【課題】ＣＭＯＳトランジスタのソース−ドレイン置換技術に関し、装置一式を利用して基板材料に窪みをエッチングして、その後、応力を有する異なる材料を堆積することに関し、大気に曝すことなく、エッチングとその後の堆積とを行う方法の提供。
【解決手段】エッチングおよびデポジションによりＣＭＯＳトランジスタの接合領域を形成する方法であって、
第１接合領域２７０を形成すべくゲート電極１９０の隣の基板１２０の第１箇所と、前記基板１２０に第２接合領域２８０を形成すべく前記ゲート電極１９０を介して前記第１箇所とは反対側に位置する前記基板１２０の第２箇所とを除去する工程と、前記第１接合領域２７０と前記第２接合領域２８０とに結晶質材料のエピタキシャル厚みを有する層を形成する工程とを含み、前記除去する工程と前記形成する工程は同一のチャンバ内で前記チャンバの封止を破ることなく行う。 （もっと読む）

【課題】横型二重拡散構造を有する電界効果トランジスタの高集積化を可能とする半導体装置を提供する。
【解決手段】半導体装置１Ｎは、ゲート電極１７の幅方向両側のうちの一方の側で延在するＰ型ボディ領域２０Ｐと、他方の側で延在するＮ型ボディ領域２０Ｎと、その一方の側に形成されてＰ型ボディ領域２０Ｐと接合するＰ型不純物拡散領域３２Ｐと、その他方の側でＰ型不純物拡散領域３２Ｐと対向する位置に形成されてＮ型ボディ領域２０Ｎと接合するＮ型不純物拡散領域３２Ｎと、その一方の側に形成されてＰ型ボディ領域３０Ｎと接合するＮ型不純物拡散領域３１Ｎと、その他方の側でＮ型不純物拡散領域３１Ｎと対向する位置に形成されてＮ型ボディ領域２０Ｎと接合するＰ型不純物拡散領域３１Ｐとを備える。 （もっと読む）

【課題】大量の商業マイクロエレクトロニクスメーカーがアクセスし易い最先端の基礎設備を使用して、高性能且つ費用対効果に優れた耐放射線性集積回路（ＲＨＩＣｓ）を提供する。
【解決手段】様々な形式の放射線エネルギーによって引き起こされる有害な影響を減少し、又は排除するために、従来の設計及びプロセスを使用する一方で特殊構造を含んで半導体デバイスを作成する。このような半導体デバイスは本願で開示された１台以上の寄生的な分離デバイス、及び／又は、埋め込みガードリング構造を含む。これら新規な構造に対応する設計、及び／又は、工程ステップの導入には、従来のＣＭＯＳ製作工程との互換性がある。したがって、比較的低い費用で比較的簡単に実施することができる。 （もっと読む）

【課題】レイアウト面積が増大を抑制しつつ、高電位入力から低電位出力を生成するトランジスタのＥＳＤ耐性を向上させる。
【解決手段】電源配線１１２、１１３間にはＰチャンネル電界効果トランジスタ１３１が接続され、電源配線１１３とＰチャンネル電界効果トランジスタ１３１のゲートとの間にはＰチャンネル電界効果トランジスタ１３２が接続され、異常電圧検出回路１４２は、第１の電圧Ｖ１と第３の電圧Ｖ３との電位差に基づいてＰチャンネル電界効果トランジスタ１３２をオン／オフ制御する。 （もっと読む）

【課題】回路動作速度を犠牲にすることなく、待機時の消費電力を小さくすることが可能な半導体集積回路装置を提供する。
【解決手段】同一Si基板上に少なくともソース・ゲート間又はドレイン・ゲート間に流れるトンネル電流の大きさが異なる複数種類のMOSトランジスタを設け、当該複数種類のMOSトランジスタの内、トンネル電流が大きい少なくとも１つのMOSトランジスタで構成された主回路と、トンネル電流が小さい少なくとも１つのMOSトランジスタで構成され、主回路と２つの電源の少なくとも一方の間に挿入した制御回路を有し、制御回路に供給する制御信号で主回路を構成するソース・ゲート間又はドレイン・ゲート間に電流が流れることの許容／不許容を制御し、待機時間中に主回路のINとOUTの論理レベルが異なる際のIN−OUT間リーク電流を防止するスイッチを主回路のIN又はOUTに設ける。 （もっと読む）

【課題】特性の良好な半導体装置を形成する。
【解決手段】薄膜領域ＴＡ１中に第１の素子領域、第２の素子領域および第１の分離領域を有し、厚膜領域ＴＡ２中に第３の素子領域、第４の素子領域および第２の分離領域を有する半導体装置を次のように製造する。（ａ）絶縁層１ｂを介してシリコン層１ｃが形成された基板を準備する工程と、（ｂ）基板の第１の分離領域および第２の分離領域のシリコン層中に素子分離絶縁膜３を形成する工程と、を有するよう製造する。さらに、（ｃ）薄膜領域ＴＡ１にハードマスクを形成する工程と、（ｄ）ハードマスクから露出した、第３の素子領域および第４の素子領域のシリコン層上に、それぞれシリコン膜７を形成する工程と、（ｅ）第３の素子領域および第４の素子領域のシリコン膜７間に、素子分離絶縁膜１１を形成する工程と、を有するよう製造する。 （もっと読む）

【課題】論理回路をできるだけ小さな回路面積で形成可能な半導体回路を提供する。
【解決手段】半導体回路は、第１および第２のトランジスタで共有されるゲート領域と、ゲート領域に接するように配置されるゲート絶縁膜と、ゲート絶縁膜に接するように配置される半導体層と、を備える。半導体層は、ゲート領域に対向するように配置され、第１のトランジスタのチャネルとして用いられる反転層形成領域と、反転層形成領域に沿って、あるいは反転層形成領域と交差するように形成され、第２のトランジスタのチャネルとして用いられる導通路形成領域と、を有する。導通路形成領域は、ゲート領域が所定の電圧範囲のときには、反転層形成領域から伸びる空乏層により遮断される。 （もっと読む）

【課題】エピタキシャル層を具備する半導体構造の改良を図ること。
【解決手段】 実施形態の半導体構造は、第１の格子定数を具備する第１の結晶を具備する半導体基板と、前記半導体基板上に形成され、第２の格子定数を具備する第２の結晶を具備する多層エピタキシャル層とを具備している。前記第１の格子定数は、前記第２の格子定数と異なる。前記多層エピタキシャル層は、第１のエピタキシャル層および第２のエピタキシャル層を具備している。前記第１のエピタキシャル層の第１の導電型不純物は、前記第２のエピタキシャル層の第２の導電型不純物よりも少ない。 （もっと読む）

【課題】低廉なプロセスにて高性能・高信頼性を実現しうる半導体装置及びその製造方法を提供する。
【解決手段】第１の領域に形成された第１導電型の不純物層及び第１のエピタキシャル半導体層と、第１のエピタキシャル半導体層上に第１のゲート絶縁膜を介して形成された第１のゲート電極と、第１の領域に形成された第１のソース／ドレイン領域とを有する第１のトランジスタと、第２の領域に形成された第２導電型の不純物層及び第１のエピタキシャル半導体層とは膜厚の異なる第２のエピタキシャル半導体層と、第２のエピタキシャル半導体層上に第１のゲート絶縁膜と同じ膜厚の第２のゲート絶縁膜を介して形成された第２のゲート電極と、第２の領域に形成された第２のソース／ドレイン領域とを有する第２のトランジスタとを有する。 （もっと読む）

【課題】ｎ型ＭＯＳトランジスタ及びｐ型ＭＯＳトランジスタのそれぞれに共通のゲート電極材料を用い、且つそれぞれの閾値電圧が適切な値に調整された半導体装置を実現できるようにする。
【解決手段】半導体装置は、第１トランジスタ１１及び第２トランジスタ１２を備えている。第１トランジスタ１１は、第１ゲート絶縁膜１３１と、第１ゲート電極１３３とを有し、第２トランジスタ１２は、第２ゲート絶縁膜１３２と、第２ゲート電極１３４とを有している。第１ゲート絶縁膜１３１及び第２ゲート絶縁膜１３２は、第１絶縁層１５１及び第２絶縁層１５２を含む。第１ゲート電極１３３及び第２ゲート電極１３４は、断面凹形の第１導電層１５５及び該第１導電層１５５の上に形成された第２導電層１５６を含む。第１絶縁層１５１及び第２絶縁層１５２は平板状であり、第１ゲート絶縁膜１３１は、仕事関数調整用の第１元素を含んでいる。 （もっと読む）

【課題】特性の良好な半導体装置を形成する。
【解決手段】本発明は、ｐチャネル型ＭＩＳＦＥＴをｐＭＩＳ形成領域１Ａに有し、ｎチャネル型ＭＩＳＦＥＴをｎＭＩＳ形成領域１Ｂに有する半導体装置の製造方法であって、ＨｆＯＮ膜５上にＡｌ膜８ａを形成する工程と、Ａｌ膜上にＴｉリッチなＴｉＮ膜７ａを形成する工程と、を有する。さらに、ｎＭＩＳ形成領域１ＢのＴｉＮ膜およびＡｌ膜を除去する工程と、ｎＭＩＳ形成領域１ＢのＨｆＯＮ膜５上およびｐＭＩＳ形成領域１ＡのＴｉＮ膜７ａ上にＬａ膜８ｂを形成する工程と、Ｌａ膜８ｂ上にＮリッチなＴｉＮ膜７ｂを形成する工程と、熱処理を施す工程とを有する。かかる工程によれば、ｐＭＩＳ形成領域１Ａにおいては、ＨｆＡｌＯＮ膜のＮ含有量を少なくでき、ｎＭＩＳ形成領域１Ｂにおいては、ＨｆＬａＯＮ膜のＮ含有量を多くできる。よって、ｅＷＦを改善できる。 （もっと読む）

【課題】ソース及びドレインのいずれか一方に高抵抗成分が付加されたときドレイン電流の低下を抑制する。
【解決手段】一つの実施形態によれば、半導体装置は基板、第一のソース及びドレイン、第二のソース及びドレイン、ゲート電極膜が設けられる。第一のソース及びドレインと第二のソース及びドレインは、基板表面に設けられる。第二のソース及びドレインの一方は、第一のソース及びドレインの一方に隣接配置される。第二のソース及びドレインの他方は、第一のソース及びドレインの他方に隣接配置される。ゲート電極膜は、第一及び第二のソース及びドレインの一方と第一及び第二のソース及びドレインの他方の間の基板表面上に設けられ、ゲート絶縁膜を介して設けられる。第一のソース及びドレインとゲート電極膜は第一のＦＥＴを構成し、第二のソース及びドレインとゲート電極膜は第二のＦＥＴを構成する。 （もっと読む）

【課題】隣接する２つのトランジスタ同士が接続された構成を有し、省スペースと電流集中による信頼性の低下の抑制とを両立させた半導体装置を実現できるようにする。
【解決手段】半導体装置は、第１のトランジスタ１０１と接続された第１のバス１１１、第２のトランジスタ１０２と接続された第２のバス１１２と、第１のバス１１１と第２のバス１１２との間に形成され、第１のバス１１１と第２のバス１１２とを接続するバス間配線１２１とを備えている。バス間配線１２１は、第１のバス１１１における第２のバス１１２と対向する辺の一部及び第２のバス１１２における第１のバス１１１と対向する辺の一部と接続されている。第１のコンタクトパッド１３１は、第１のバス１１１の一部と接続され、第２のコンタクトパッド１３２は、第２のバス１１２の一部と接続されている。 （もっと読む）

【課題】小型化を実現し得る半導体装置を提供することにある。
【解決手段】半導体基板に形成され、素子分離領域により画定された第１の素子領域１２ｂと、第１の素子領域上に形成された第１のゲート電極２１ｂと、第１のゲート電極の第１の側における第１の素子領域に形成された第１のソース領域３２Ｓと、第１のゲート電極の第２の側における第１の素子領域に形成された第１のドレイン領域３２Ｄとを有する第１のトランジスタ３６と、第１のゲート電極の第１の側における素子分離領域上に、第１のゲート電極と並行するように形成された第１のパターン３８ａと、第１のソース領域に接続された第１の導体プラグ４４ｃとを有し、第１の導体プラグは、接地線及び電源線のうちの一方に電気的に接続されており、第１のパターンは、接地線及び電源線のうちの他方に電気的に接続されている。 （もっと読む）

【課題】寄生バイポーラトランジスタのゲインを低下することにより、誤動作や動作特性の変動が少ない半導体装置及びその製造方法を得る。
【解決手段】シリコン層３の上面上には、シリコン酸化膜６が部分的に形成されている。シリコン酸化膜６上には、ポリシリコンから成るゲート電極７が部分的に形成されている。ゲート電極７の下方に存在する部分のシリコン酸化膜６は、ゲート絶縁膜として機能する。ゲート電極７の側面には、シリコン酸化膜８を挟んで、シリコン窒化膜９が形成されている。シリコン酸化膜８及びシリコン窒化膜９は、シリコン酸化膜６上に形成されている。ゲート長方向に関するシリコン酸化膜８の幅Ｗ１は、シリコン酸化膜６の膜厚Ｔ１よりも大きい。 （もっと読む）

【課題】不純物濃度のピーク位置までの深さが互いに異なる複数の不純物領域を半導体基板内に従来よりも少ない工数で形成するための技術を提供する。
【解決手段】複数の不純物領域を半導体基板内に有し、半導体基板の表面から複数の不純物領域の不純物濃度のピーク位置までの深さが互いに異なる半導体装置の製造方法が提供される。本方法は、光透過率が互いに異なる複数の領域を含むフォトマスクを用いて、半導体基板に塗布されたフォトレジストを露光する露光工程と、フォトレジストを現像して、フォトレジストの露光量に依存した互いに異なる膜厚を有する複数の領域を含むレジストパターンを形成する現像工程と、レジストパターンの膜厚が互いに異なる複数の領域を通して半導体基板に不純物イオンを注入して、半導体基板の表面からピーク位置までの深さが互いに異なる複数の不純物領域を形成する注入工程とを有し、ピーク位置までの深さは、注入される不純物イオンが通るレジストパターンの膜厚に依存することを特徴とする。 （もっと読む）

【課題】本発明は、多動作電圧のＭＯＳＦＥＴを生じる形態を提供する。
【解決手段】一般に、集積回路構造は平面に沿って形成された主表面を有する半導体領域と、表面中に形成された第１及び第２の空間的に分離されたドープ領域を含む。第１の領域とは異なる伝導形のチャネルを形成する第３のドープ領域が、第１の領域上に配置される。異なる伝導形をもち、チャネルを形成する第４のドープ領域が、第２の領域上に配置される。２つのトランジスタのそれぞれにゲート構造を形成するプロセスにより、２つのトランジスタ間で異なる厚さの酸化物層が形成される。各トランジスタは更に、それぞれ第３及び第４の領域上に配置され、第３及び第４の領域に対して相対する伝導形をもつ第５及び第６層を含む。 （もっと読む）

【課題】ｎチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタを有する半導体装置において、ｎチャネル型電界効果トランジスタ、ｐチャネル型電界効果トランジスタ共にドレイン電流特性に優れた半導体装置を実現する。
【解決手段】ｎチャネル型電界効果トランジスタ１０と、ｐチャネル型電界効果トランジスタ３０とを有する半導体装置において、ｎチャネル型電界効果トランジスタ１０のゲート電極１５を覆う応力制御膜１９には、膜応力が引張応力側の膜を用いる。ｐチャネル型電界効果トランジスタ３０のゲート電極３５を覆う応力制御膜３９には、膜応力が、ｎチャネル型トランジスタ１０の応力制御膜１９より、圧縮応力側の膜を用いることにより、ｎチャネル型、ｐチャネル型トランジスタの両方のドレイン電流の向上が期待できる。このため、全体としての特性を向上させることができる。 （もっと読む）