CVDエッチングおよび堆積シーケンスにより形成されるCMOSトランジスタ接合領域
【課題】CMOSトランジスタのソース−ドレイン置換技術に関し、装置一式を利用して基板材料に窪みをエッチングして、その後、応力を有する異なる材料を堆積することに関し、大気に曝すことなく、エッチングとその後の堆積とを行う方法の提供。
【解決手段】エッチングおよびデポジションによりCMOSトランジスタの接合領域を形成する方法であって、
第1接合領域270を形成すべくゲート電極190の隣の基板120の第1箇所と、前記基板120に第2接合領域280を形成すべく前記ゲート電極190を介して前記第1箇所とは反対側に位置する前記基板120の第2箇所とを除去する工程と、前記第1接合領域270と前記第2接合領域280とに結晶質材料のエピタキシャル厚みを有する層を形成する工程とを含み、前記除去する工程と前記形成する工程は同一のチャンバ内で前記チャンバの封止を破ることなく行う。
【解決手段】エッチングおよびデポジションによりCMOSトランジスタの接合領域を形成する方法であって、
第1接合領域270を形成すべくゲート電極190の隣の基板120の第1箇所と、前記基板120に第2接合領域280を形成すべく前記ゲート電極190を介して前記第1箇所とは反対側に位置する前記基板120の第2箇所とを除去する工程と、前記第1接合領域270と前記第2接合領域280とに結晶質材料のエピタキシャル厚みを有する層を形成する工程とを含み、前記除去する工程と前記形成する工程は同一のチャンバ内で前記チャンバの封止を破ることなく行う。
【発明の詳細な説明】
【技術分野】
【0001】
回路デバイスおよび回路デバイスの製造および構造である。
【背景技術】
【0002】
基板上の回路デバイス(半導体(例えばシリコン)基板上の集積回路(IC)トランジスタ、抵抗器、コンデンサ、など)における性能の改善は、典型的にこれらデバイスの設計、製造、および操作中に考慮される主要な要因である。例えば、相補型金属酸化膜半導体(CMOS)などにおけるように、金属酸化膜半導体(MOS)トランジスタデバイスの設計、製造あるいは形成中には、N型MOSデバイス(n−MOS)チャネル中の電子の移動を増加させ、P型MOSデバイス(p−MOS)チャネルにおける正電荷を帯びた正孔の移動を増加させることがしばしば望ましい。デバイス性能評価における重要なパラメタは任意の設計電圧で供給される電流である。このパラメタは一般にトランジスタ駆動電流あるいは飽和電流(IDsat)と称される。駆動電流は、トランジスタのチャネル移動度および外部抵抗を含む要因に影響される。
【0003】
チャネル移動度は、トランジスタのチャネル領域内のキャリア(正孔および電子)の移動度のことを言う。キャリア移動度の増加は、任意の設計電圧およびゲート長における駆動電流の増加と直接換言できる。キャリア移動度はチャネル領域のシリコン格子にひずみ(strain)をかけることで増加させることができる。p−MOSデバイスにおいては、キャリア移動度(つまり、正孔移動度)は、トランジスタのチャネル領域において圧縮性のひずみを(compressive strain)生成することで強化される。n−MOSデバイスにおいては、キャリア移動度(つまり、電子移動度)は、トランジスタのチャネル領域において伸張性のひずみを(tensile strain)を生成することで強化される。
【0004】
駆動電流はさらに(1)オーム接点(金属から半導体へ、および半導体から金属へ)に関する抵抗、(2)ソース/ドレイン領域そのもの内の抵抗、(3)チャネル領域とソース/ドレイン領域との間の領域(先端領域)の抵抗、および(4)最初の基板エピ層界面の位置における不純物(炭素、窒素、酸素)汚染による界面抵抗、を含むその他の要因によっても影響を被る。これら抵抗の合計も、一般に外部抵抗と称される。
【0005】
従前の先端(典型的にソース・ドレイン・エクステンションとも称される)領域製造は、ゲート・スペーサ誘電体層製造前に、ドーパント注入によりなされる。ドーパントの位置は基板の頂面付近に集中している。このドーパントの狭い帯は高い広がり抵抗に繋がり、電流の流れをチャネルからサリサイド接触に制限する。目下の技術水準の置換ソース・ドレインアーキテクチャでは、窪みの形状は良くなっているが、広がり抵抗に関しては依然、完全に最適化できていない。
【発明を実施するための最良の形態】
【0006】
局所的にひずみをかけるトランジスタチャネル領域はMOSトランジスタのチャネル領域にひずみを与える材料を用いて、ソースおよびドレイン領域に選択的エピタキシャル堆積を行うことで達成することができる。このようなプロセスの流れは、エッチング反応器を利用する一プロセス処理において、トランジスタのソース―ドレイン領域から基板材料をエッチングしてもよい。その後の処理において、除去された材料を堆積反応器内でSi合金材料に置き換えてもよい。エッチング反応器および堆積反応器は物理的に異なり別個であってもよい。従い、Si合金堆積プロセス開始前に、基板はエッチング反応器から取り出され、大気圧環境に曝されねばならない。Si合金は純粋なSiあるいはSi1−xGexあるいはSi1−xCxであってよく、非ドープであってもよいし、あるいはp型あるいはn型のドーパントでドープされていてもよい。堆積プロセスは選択的でも非選択的でもよい。ここで提供する実施形態によると、エッチング反応器および堆積反応器は物理的に同じであってもよい。
【0007】
例えば図1は、ウェル、ゲート誘電体、ゲート電極、および先端材料を持つ基板の部分の概略断面図である。図1は、ウェル124の上方の基板120の頂面125に形成されたゲート誘電体144を持つ基板120を含む装置100を示す。ゲート電極190はゲート誘電体144上に形成されていて、側面にスペーサ112および114が形成されている。エッチングマスク142はゲート電極190上に形成される。さらに電気絶縁材料130が周囲領域128からウェル124を電気的に絶縁すると示されている。表面170および表面180がゲート電極190に隣接すると示されている。装置100、および上述されたその部材は、一以上のプロセスチャンバを伴う半導体トランジスタ製造プロセスなどでさらに加工されて、p−MOSあるいはn−MOSトランジスタのパーツとなってもよい(例えば、CMOSデバイスのパーツなど)。
【0008】
例えば、基板120は、シリコン、多結晶シリコン、単結晶シリコンを含んでも、それから形成されても、それで堆積されても、それから成長させられてもよい。あるいはシリコンウェハなどのシリコンベースあるいは基板を形成する他の様々な適切な技術を利用してもよい。例えば、実施形態によると、基板120は、100オングストローム〜1000オングストロームの純粋シリコンの厚みを持つ単結晶シリコン基板基材を成長させることで形成されてもよい。あるいは、基板120は、CVDなどにより2マイクロメータの厚みの厚みを形成すべく、様々な適切なシリコンあるいはシリコン合金材料の十分な化学気相成長法(CVD)により形成されることで1〜3マイクロメータの厚みの厚みを持つ材料層を形成してもよい。また、基板120は、緩和されたあるいは非緩和の、グレードされた、あるいは非グレードのシリコン合金材料であってもよいと考えられる。
【0009】
図1に示すように、基板120は、基板120形成中あるいは形成後にドーピング基板120により形成される電気的に正の電荷を持つP型材料上の電気的に負の電荷を持つN型ウェルなどの、ウェル124を含む。特に、ウェル124を形成するには、頂面125はp−MOSトランジスタ(CMOSデバイスのp−MOSデバイスなど)のN型ウェルを形成するリン、ヒ素、および/またはアンチモンでドープされてもよい。ここで記載されるドーピングは、例えば、上述のドーパントのイオンあるいは原子を、材料(基板120あるいは基板120の中/上に形成される材料など)に注入するなどの、アングルド・ドーピング(angled doping)により遂行してもよい。例えば、ドーピングはイオン「銃」あるいはイオン「注入機」により、基板表面に超高速イオンを衝突させて、ドープされた材料を形成するイオン注入を含んでもよい。加速したイオンは材料の表面を貫通、あるいは下の材料に拡散して、ドープされた材料の深さを形成してもよい。例えば、マスクを非選択の一領域あるいは複数の領域上に配置して、ドーパントが前記非選択の一領域あるいは複数の領域へ侵入するのを妨げながら、一方でドーパントをウェル124へドープさせることなどにより、頂面125を選択的にドープしてもよい。
【0010】
この他にも、ウェル124を形成するには、頂面125をホウ素および/またはアルミニウムでドープして、n−MOSトランジスタ(例えば、CMOSデバイスのn−MOSデバイス)のP型ウェルを形成してもよい。
【0011】
従い、ウェル124はトランジスタデバイスの「チャネル」を形成するのに適した材料であってもよい。例えば、トランジスタデバイスチャネルは頂面125の下方、および表面170および180の間にあるウェル124の材料の一箇所として規定されてよく、あるいは表面170および180の隣に形成される接合、それらの消費箇所、および/またはそれらを含む接合であってもよい。
【0012】
図1は、ウェル124と周囲領域128との間の電気絶縁材料130を示す。材料130は様々な適切な電気絶縁材料、および周囲領域128からウェル124を電気的に絶縁するのに十分な構造であってもよい。例えば、周囲領域128は隣のあるいは関連のトランジスタデバイスのウェル領域であってもよい。詳しくは、材料130は、p−MOSデバイスのN型ウェル(例えば、ウェル124がN型ウェルを持つ箇所)と基板120の他の領域との間に形成され、N型ウェルをその他の領域から電気的に絶縁する、浅いトレンチ絶縁(STI)であってもよい。同様に、材料130はn−MOSデバイスのP型ウェル(例えば、ウェル124がP型ウェルである箇所)と基板120の他の領域との間に形成されるSTIであってもよい。従い、材料130はウェル124を基板120の他の領域から絶縁して、頂面125上に形成されるトランジスタの機能を提供してもよい(例えば、ウェル124と対になっている関連デバイスの隣接ウェルからウェル124を絶縁してCMOSデバイスを形成する)。一例においては、ウェル124がN型ウェルである箇所において、領域128の一つは、頂面125に形成されるp−MOSデバイスと対になったn−MOSデバイスの関連P型ウェルであり、CMOSデバイスを形成してもよい。あるいは、ウェル124がP型ウェルである箇所において、領域128の一つは、頂面125に形成されるn−MOSデバイスと対になったp−MOSデバイスの関連N型ウェルであり、CMOSデバイスを形成してもよい。材料130は材料130上に位置する材料層にドーピングすることで形成されてよく、および/またはウェル124形成の前あるいは前に形成されてもよい。
【0013】
図1に示すように、ゲート誘電体144は幅W2を持つ。ゲート電極190はゲート誘電体144上に幅W1で形成されると示されている。ゲート誘電体144の厚みは頂面125のトポグラフィに沿うように幅W2沿いに全域に亘り大体一貫していてもよい。さらには、ゲート誘電体144は比較的高い誘電率(例えば、二酸化ケイ素(SiO2)の誘電率以上の誘電率)を持つ材料により、あるいは比較的低い誘電率を持つ材料により形成されてもよい。ゲート誘電体144の厚みは1〜5ナノメータの厚みであってもよい。ゲート誘電体144はCVD、原子層堆積(ALD)、ブランケット堆積、選択的堆積、エピタキシャル堆積、超高真空(UHV)CVD、高速熱的(RT)CVD、低圧(RP)CVD、分子線エピタキシー(MBE)などの堆積法、および/または、その他の適切な成長、堆積、あるいは形成プロセスにより形成されてもよい。ゲート誘電体144は装置100に適切なP型仕事関数を持っていてもよい(例えば装置100がp−MOSデバイスである場合)。あるいは、ゲート誘電体144は装置100に適切なN型仕事関数を持っていてもよい(例えば装置100がn−MOSデバイスである場合)。詳しくは、ゲート誘電体144は、二酸化ケイ素(SiO2)、酸化ハフニウム(HfO)、ケイ酸ハフニウム(HfSiO4)、酸化ジルコニウム(ZrO)、炭素ドープ酸化物(CDO)、立方晶窒化ホウ素(CBN)、リンケイ酸ガラス(phosphosilicate glass)(PSG)、窒化ケイ素(Si3N4)、フッ素系ケイ酸ガラス(FSG)、炭化ケイ素(SiC)などの誘電体により形成されてもよい。
【0014】
ゲート電極190は、ゲート誘電体144の形成について上述したプロセスなどにより、形成することができる。さらには、ゲート電極190はシリコン、多結晶シリコン、結晶シリコン、および/または様々な他の適切なゲート電極材料などの、様々な半導体あるいは伝導体材料で形成されてもよい。さらに、ゲート電極190は形成中あるいは形成後にドープされてもよい。例えばゲート電極190は、ホウ素および/またはアルミニウムでドープされることで電気的に正の電荷を持つp型ゲート電極を形成してもよい(例えば、CMOSデバイスの一部であってもよいp−MOSデバイスについて)。逆に、ゲート電極190は、リン、ヒ素、および/またはアンチモンでドープされて、電気的に負の電荷を持つn型ゲート電極を形成してもよいと思われる(例えば、CMOSデバイスの一部であってもよいn−MOSn−MOSデバイスについて)。
【0015】
ゲート電極190はp−MOSあるいはn−MOSデバイスにつき適切な厚みを持ってもよい(装置100がp−MOSあるいはn−MOSデバイスである場合など)。例えば、ゲート電極190は基板120上に形成されるトランジスタに、0.1〜0.5ボルトの閾値「ON」電圧を持たせるような厚みを持っていてもよい。場合によっては、ゲート電極190は例えば、150〜2000オングストローム(15〜200ナノメータ(nm))の厚みを持ってもよい。ゲート電極190は、p−MOSデバイスのゲート電極に対応する仕事関数を持っていてもよい(例えば、装置100がp−MOSデバイスの場合)。あるいは、ゲート電極190は、n−MOSデバイスのゲート電極に対応する仕事関数を持っていてもよい(例えば、装置100がn−MOSデバイスの場合)。
【0016】
図1はゲート電極190およびゲート誘電体144の表面に形成されたスペーサ112およびスペーサ114を示している。詳しくは、スペーサ112およびスペーサ114はゲート電極190の側壁表面、およびゲート誘電体144の頂面(基板120とは反対側の表面)に形成されてもよい。スペーサ112、114は、窒化ケイ素(Si3N4)、二酸化ケイ素(SiO2)、および/または様々な他の適切な半導体デバイススペーサ材料で形成されてもよい。
【0017】
図1はさらに、ゲート電極190上に形成されるエッチングマスク142を示す。エッチングマスク142は窒化ケイ素(Si3N4)から形成される「ハード」マスクであってよく、上述のゲート誘電体144を形成する目的の他の材料であってもよい。例えば、エッチングマスク142はゲート電極190、ゲート誘電体144および/またはスペーサ112、114を形成するときに利用されてもよい。詳しくは、マスク142の形状に対応する箇所、あるいはマスク142の周辺領域は、マスク142をエッチングストップとして利用して、上からエッチングにより除去してもよい。
【0018】
例えば、スペーサ112、114は先ず、ゲート誘電体144について上述した誘電体材料と類似した誘電体材料を基板120の表面、ゲート電極190の側壁表面、頂面エッチングマスク142に沿って等角的に堆積することで形成されてもよい。そして、形成されたあるいは堆積された誘電体材料はパターニングおよびエッチングされて、スペーサ112、114を作成してもよい。
【0019】
実施形態によると、表面170および表面180などにおける、ウェル124および基板120の箇所が削除されることで、ゲート電極190の隣の基板120の接合領域が形成されてもよい。例えば、ゲート電極190の隣の接合は、基板120の表面170、180の数箇所を除去して基板120に接合領域あるいは窪みを形成して、その後接合材料を接合領域に形成あるいは堆積することで形成されてもよい。このような除去は、接合領域がゲート誘電体144の下に広がるように「ソース―ドレイン窪み」エッチングを含んでもよい。
【0020】
例えば、図2は、先端領域を持つ接合領域の形成後の図1の概略基板である。図2は、ゲート電極190の隣の基板120の表面170に形成される窪み、及びゲート誘電体144の底面の下のソース―ドレイン窪みのような、接合領域270を示す。同様に、図2は、ゲート電極190の隣の基板120の表面180に形成される窪み、及びゲート誘電体144の底面の下のソース―ドレイン窪みのような、接合領域280を示す。
【0021】
接合領域270は基板表面222(例えば、接合領域270のベース表面)、切子面220、および先端領域276を規定する。先端領域276は切子面220とゲート誘電体144の底面との間にある。例えば、先端領域276は、切子面220とゲート誘電体144の底面との間に角度A1を持つ切子面220を規定すると言うことができる。同様に、接合領域280は基板表面232、切子面230、及び先端領域286を規定する。先端領域286は切子面230とゲート誘電体144との間に在る。先端領域286は、切子面230とゲート誘電体144の底面との間に角度A2を持つ切子面230を規定すると言える。
【0022】
実施形態によると、好ましい角度A1および/またはA2は52度〜57度の角度であってもよい。例えば、角度A1、A2は双方とも、略52度、53度、54度、54.7度、54.74度、54.739137度、54.8度、55度、56度であってもよい。この角度範囲は、従来のミラー指数命名法(Miller index nomenclature)を利用して示される、{111}面族の配置に略対応する。代替的実施形態では、角度A1、A2が0度〜90度の範囲にあるようになっており、ここにリストした好ましい範囲が除外されている。
【0023】
実施形態によると、先端領域276、286はスペーサ112、スペーサ114、および/またはゲート電極190の下に延びてもよい。例えば、先端領域276、286は、0より大きい幅などの、幅W2に等しい幅から、幅W2より小さい幅までの、ゲート誘電体144の底面下に頂面125沿いに延びてもよい。従い、切子面220、230は基板120の頂面125の隣のゲート誘電体144の底面に接触して、切子面220、230間の頂面125下のチャネルを形成してもよく(例えば、装置200に形成されるトランジスタのチャネル)、ここで切子面220、230は各々、ゼロと幅W2の半分の間の距離でゲート誘電体144の下に延びていてもよい。従い、スペーサ112、スペーサ114、および/またはゲート電極190の下のゲート誘電体144の底面に接するよう、ゲート誘電体144の底面に接触し、その下に延びる切子面220、230を形成するように基板120の数箇所を除去してもよい。
【0024】
接合領域270および/または280は、上面125の下に800オングストローム〜1300オングストロームの深さを持ってもよいと考えられる。さらには、接合領域270および/または280は、トランジスタデバイス(例えば、CMOSデバイスのp−MOSあるいはn−MOSデバイス)の接合を形成すべく、これら領域に材料を堆積するのに適した幅あるいは寸法を持ってもよい。
【0025】
接合領域270および/または280は「ソース―ドレイン領域」あるいは「拡散領域」と称することができる。また、適切な材料が接合領域270、280に形成、堆積、あるいは成長されるとき、生じる材料は「接合」「ソース」「ドレイン」「拡散領域」として称することができる。
【0026】
実施形態によると、接合領域270、280は基板120の、表面170および180におけるような望ましくない箇所を除去することで形成することができる。例えば、第1操作中、フォトレジストを利用して除去すべきハードマスクの領域(例えば、図1の装置100の上方のハードマスク層)を規定する、二つの操作をパターニングするプロセスが利用されてもよい。これらハードマスク領域はその後エッチングで取り除かれる。このエッチングの後で、フォトレジストが除去され、窪みエッチングを施して基板120の望ましくない箇所を除去することで接合領域270、280を形成する(残りのハードマスクで被覆されていない、望ましくない露出箇所をエッチングで除去する)。エッチングストップ、誘電体材料、フォトレジスト、あるいはマスキングおよびエッチング処理に適した他の材料(例えば、負のフォトレジストマスク、正のフォトレジストマスク、二酸化ケイ素(SiO2)、あるいは窒化ケイ素(Si3N4))を利用するフォトリソグラフィーパターニングも、図2に示すように、接合領域270、280を形成すべくソース―ドレイン窪みエッチングを施す間に保護したい領域を規定するのに利用されてもよい。
【0027】
表面170、180などの基板120の望ましくない箇所を除去することで接合領域270、280を形成するのに適した非プラズマエッチングケミストリーには、塩素(Cl2)、塩酸(HCI)、フッ素(F2)、臭素(Br2)、HBrおよび/または、基板120の箇所を除去することのできる他のエッチングプロセスが含まれる。SF6、NF3などのケミストリーを含むプラズマエッチングは、代替実施形態として可能性がある。今日入手できる典型的なエピタキシャル堆積装置の種類は(例えば、チャンバあるいは反応器)は、上述の非プラズマエッチングを、少ない修正で、あるいは修正なしに行うことができる。上述のプラズマエッチングができるようになる変更、および同じ反応器内でのCVD堆積もできるが、ハードウェアに対して多大な複雑性が加わる(例えば、チャンバあるいは反応器)。
【0028】
接合領域270、280をエッチングするのに適したチャンバには、CVDチャンバ、ALDチャンバ、UHVCVDチャンバ、RTCVDチャンバ、RPCVDチャンバ、MBEチャンバ、「バッチ」UHV CVDチャンバ、コールド・ウォール(cold wall)UHV CVDチャンバ、大気圧(AP)CVDチャンバ、低圧(LP)CVDチャンバ、あるいは一以上のこれらチャンバあるいは反応器の機能を組み合わせたチャンバ反応器が含まれる。
【0029】
さらに、接合領域270、280を形成するエッチングは、「コールド・ウォール」あるいは「ホット・ウォール」内において、1E−4Torr〜1,000Torrの圧力(例えば、1E−3、1E−2、0.1、1.0、10、100、1000Torrのうちの一つの十進範囲(decimal range)の圧力で)でなされてもよい。また、接合領域270、280を形成するエッチングは、例えば摂氏500〜900度の、典型的なエピタキシャルシリコン合金堆積温度で行われてもよい。「コールド・ウォール」反応器は、堆積あるいはエッチング中に室温である容器壁を持つ反応器として記すことができる。「コールド・ウォール」反応器の容器壁は、金属から製造されてもよい。または、「ホット・ウォール」反応器の容器壁が、堆積あるいはエッチング中に室温より高い温度である、石英あるいは他のセラミックから製造されてもよい。
【0030】
例えば、接合領域270、280は、塩素(Cl2)、塩酸(HCI)、水素(H2)、および/または、窒素(N2)を含む混合物を含むことのできるエッチャントガスで、基板120の箇所を除去あるいはエッチングすることで形成されてもよい。詳しくは、上述のガスのうちの一以上を含むエッチャントあるいはガスは、装置100が収納されるチャンバ内に、一分につき5標準立方センチメータ(SCCM)〜10SCCMの速度で、摂氏500度〜摂氏800度(例えば、摂氏500、525、540、550、560、575、600、625、650、675、700、750、800度)の温度で、30〜90分間(例えば、30、35、40、45、50、55、60、65、75、85、90分間)流入されて、基板120の表面170、180の箇所をエッチングしてもよい。実施形態によると、接合領域270および/または280は、3E−3Torr〜7E−3Torrの間(例えば、3E−3、3.5E−3、4E−3、4.5E−3、5E−3、5.5E−3、6E−3、6.5E−3、7E−3)の圧力で形成されてもよい。場合によっては、塩素ガスを利用して、上述のチャンバ内で接合領域270、280を、摂氏650度の温度で3E−3Torr〜7E−3Torrの間の圧力で、および300ミリメータ(mm)UHV CVDコールド・ウォール単一ウェハ反応器でエッチングすることもある。
【0031】
例えば図3Aは、接合を形成すべく接合領域に材料の厚みを形成した後の図2の基板を示す。図3Aは、接合領域270に材料370が形成され、接合領域280に材料380が形成された装置300を示す。材料370および/または材料380は、接合、ソース、ドレイン、あるいは拡散領域として記載されてもよい。さらには、材料370は、基板120の頂面125よりも優位の接合頂面372を有すよう形成されてもよい。詳しくは、材料370は基板120の材料の格子間隔よりも大きな格子間隔を持つシリコンゲルマニウム材料の厚みを持ってもよい。同様に、材料380も、頂面125よりも優位の接合頂面382を持つよう形成されてもよい。例えば、材料370は、結晶質シリコンゲルマニウム合金、ゲルマニウム、あるいはシリコン材料(例えばSiXGe1−XなどのSiGe)のエピタキシャル厚みを持つ厚みT4であってよい(ここで寸法および/または厚みT4は、基板120に圧縮性のひずみを起こすのに十分である)。材料は純粋でも、p型ドーパントにドープされていてもよい(BおよびAlなど)。または、材料370は結晶質シリコンカーボン合金材料(例えばSiXC1−X)のエピタキシャル厚みを持つ厚みT4であってよい(ここで寸法および/または厚みT4は、基板120に伸張性のひずみを起こすのに十分である)。材料は純粋でも、n型ドーパントにドープされていてもよい(PおよびAs、Sbなど)。例えば、材料370は基板120の格子間隔よりも小さい格子間隔を持つシリコンカーボン合金(SiXC1−X)の厚みであってもよい。同様に、材料380は、寸法および/または厚みT5が基板120にひずみを起こすのに十分である、結晶質シリコンゲルマニウム合金(SiXGe1−X)のエピタキシャル厚みの厚みT5を持っていてもよい。
【0032】
例えば、図3Aに示すように、材料370は頂面125下の基板120の箇所に対して圧縮性のひずみ374を生じさせることができ、材料380は基板120の同じ箇所に対して圧縮性のひずみ384を生じさせることができる。故に、ひずみ374は圧縮性のひずみ392を生じさせることができ、ひずみ384は圧縮性のひずみ394を材料370と材料380との間の基板120のチャネル内に生じさせることができる(例えば、接合領域270、280、および装置300のチャネル内に形成されるp型接合材料の間の圧縮性のひずみ、ここで装置300はp−MOSデバイス)。圧縮性のひずみ392、394は、材料370と材料380との間のキャリア移動性(例えば、ウェル124のチャネルの正孔の移動性)を増すのに足る、切子面220と230との間のひずみであってもよいことが理解されよう。つまり、基板120内のチャネルは、基板120の材料の格子間隔よりも大きい材料370および/または材料380の格子間隔が引き起こす圧縮性のひずみ下にあってもよい(例えば、ここで材料370および材料380はシリコンゲルマニウム合金材料である)。
【0033】
別の例においては、材料370および材料380は伸張性のひずみを装置300のチャネルに生じさせてもよい(例えば、ひずみ374、384、392、394の方向を逆にする場合)。この場合、装置300のチャネルの伸張性のひずみは、装置300がn−MOSデバイスである場合、材料370と材料380との間のキャリア移動性(ウェル124のチャネル内の電子の移動性)を増すのに足る、切子面220と230との間のひずみであってもよい。対応して、基板120内のチャネルは、基板120の新たな材料の格子間隔より大きい、材料370および/または材料380の格子間隔が引き起こす伸張性のひずみ下にあってもよい(例えば、これら材料はシリコンカーボン合金である)。
【0034】
材料370および材料380は化学気相成長法あるいはゲート誘電体144を形成する上述の他のプロセスにより堆積されてもよい。例えば、材料370および材料380は、接合領域270、280形成目的のおよびゲート誘電体144形成目的の、上述のチャンバ内に形成されてもよい。材料370および380を形成、成長、あるいは堆積するのに適したチャンバは、シリコンベースの要素あるいは合金のフィルムの選択的堆積ができる装置を含む。例えば、材料370および材料380を形成するのに適したチャンバのなかには、CVDチャンバ、ALDチャンバ、UHVCVDチャンバ、RTCVDチャンバ、RPCVDチャンバ、MBEチャンバ、「バッチ」UHV CVDチャンバ、コールド・ウォールUHV CVDチャンバ、大気圧(AP)CVDチャンバ、低圧(LP)CVDチャンバ、あるいは一以上のこれらチャンバあるいは反応器の機能を組み合わせたチャンバ反応器が含まれる。
【0035】
適した堆積技術には、シリコンウェハ上の水素化物あるいは塩素処理された水素化物の前駆ガスの熱分解が含まれる。堆積圧力は1E−4Torr〜1000Torrであってもよい(例えば、1E−3、1E−2、0.1、1.0、10、100、あるいは1000Torrのうちの一つの十進範囲内の圧力)。堆積はコールド・ウォールあるいはホット・ウォール反応器内で起こってもよい。詳しくは、材料370、380はシラン、ジシラン、ジクロロシラン、および/またはメチルシランガスの選択的堆積により接合領域270および280の表面にシリコン合金あるいはシリコン元素材料の厚みを化学結合してそこに接合を形成することで形成されてもよい。代替的実施形態においては、これはトリシランをシリコン前駆体として、および下記と同じ合金およびドーパント前駆ガスを使用することで行われてもよい。
【0036】
あるプロセスには、堆積が300mmエピタキシャルUHV CVDコールド・ウォール単一ウェハ反応器において行われるものがある。材料370、380を形成するのに適切な温度は、300E−3Torr〜7E−3Torr(例えば、3E−3、3.5E−3、4E−3、4.5E−3、5E−3、5.5E−3、6E−3、6.5E−3、7E−3)の圧力において、室温、摂氏500〜800度の温度が含まれる。幾らかの例においては、材料370および380は、一分につき7標準立方センチメータ(SCCM)〜20SCCMのジシランを導入、および10SCCM〜300SCCMのメチルシランを導入することで形成される。例えば、厚みT4および/またはT5は1000オングストローム〜1500オングストロームの厚みであってもよい(1050、1100、1150、1200オングストロームの厚みなど)。
【0037】
材料370および380は形成中にドープされても、および/または形成後にドープされてもよい。幾らかの実施形態においては、材料370および/または380は、シリコン前駆体の流れがゲルマン、メチルシラン、アセチレン、ジボラン、塩化ホウ素、ホスフィン、アルシン、および/またはスチビンにより追従される堆積中に、合金化されてもドープされてもよい。例えば、形成中あるいは形成後には、材料370および380は、ホウ素および/またはアルミニウムなどによりドープされ電気的に正の電荷を持つP型接合材料を形成してもよい。一実施形態においては、材料370および材料380はホウ素および/またはアルミニウムによりドープされたエピタキシャル結晶質シリコンゲルマニウム合金材料として接合領域270および280に形成され、その後追加的なホウ素および/またはアルミニウムによりドープされてもよい。
【0038】
あるいは、形成中および/または形成後に、材料370および380は、電気的に負の電荷を持つN型接合材料を形成するリン、ヒ素、および/またはアンチモンなどでドープされてもよい。一実施形態においては、材料370および380は、接合領域270および280に形成されるシリコンカーボン合金エピタキシャル結晶質材料であってよく、その後追加的なリン、ヒ素、および/またはアンチモンでドープされてもよい。
【0039】
故に、材料370および380は、p−MOSについては(SiX(Ge)1−X:(B,Al)、およびn−MOSについてはSiXC1−X:(P,As,Sb)であってもよい。材料370および380形成に続いて、装置300はアニーリングなどの熱処理にかけられてもよい。
【0040】
さらに、幾らかの実施形態によれば、接合領域270および280の形成、および、材料370および材料380の形成、堆積、あるいは成長は、同じチャンバ、同じ反応器で、同じ圧力、同じ温度下で、同じ設定で、および/または一チャンバあるいは反応器でそのチャンバあるいは反応器の封止あるいは真空状態を壊すことなく起こってもよい。プロセスは、最初にエッチングガスを流す一式のプロセスおよび、その後になされる堆積ガスを流す一式のプロセスを含む。故に、材料370および380の形成は、接合領域270および280の形成とともにイン・サイチューでなされてもよい。接合領域270および280を、材料370および380の堆積に利用されるのと同じチャンバ内で形成することにより、接合領域270および280、および材料370および380の表面の炭素、酸素、窒素を含む望ましくない不純物を除去することもできる。接合領域270および280の形成、および材料370および380の形成に適したチャンバには、上述の接合領域270および280の形成用チャンバが含まれる。
【0041】
例えば、接合領域270および280の形成、および材料370および380の形成を同一のチャンバでなすのに適したチャンバには、CVDチャンバ、ALDチャンバ、UHVCVDチャンバ、RTCVDチャンバ、RPCVDチャンバ、MBEチャンバ、「バッチ」UHV CVDチャンバ、コールド・ウォールUHV CVDチャンバ、大気圧(AP)CVDチャンバ、低圧(LP)CVDチャンバ、あるいは一以上のこれらチャンバあるいは反応器の機能を組み合わせたチャンバ反応器が含まれる。堆積方式は選択的でも非選択的でも構わない。さらに、接合領域270および280の形成および材料370および380の堆積は、同じ真空状態の同じチャンバ内でなすことができる(例えば、チャンバを開いたり、チャンバを開封したり、チャンバの内部をチャンバ外の空気に曝すことなしに)。例えば、接合領域270および280、および材料370および380は、1E−4Torr〜1000Torrの圧力(1E−3、1E−2、0.1、1.0、10、100、あるいは1000Torrの一つの十進範囲内(decimal range)の圧力)を持つチャンバ内で、チャンバを開いたり、チャンバを開封したり、チャンバの内部をチャンバ外の空気に曝すことなしに、形成されてもよい。
【0042】
一例においては、ソースドレイン材料の堆積(例えば、材料370および380の堆積)が直後に続く、イン・サイチューに窪んだソースドレインエッチング(例えば、接合領域270および280をなすこと)をなすプロセスは、UHV CVDチャンバ内でなされる(例えば、300mmエピタキシャルUHV CVDコールド・ウォール単一ウェハ反応器)。このプロセスは、エッチングガス一式および堆積ガス一式を利用することで切子面220および230を持つ接合領域を形成して、その後、シリコンあるいはシリコン合金材料を選択的に堆積することでこれら切子面に接合を形成する。さらに、エッチングおよび/または堆積プロセス中に水素(H2)および/または、窒素(N2)をキャリアガスとして利用してもよい。材料370および380の堆積は、領域270および280のエッチングの直後に、装置200の処理の次の操作において、チャンバの開封あるいは真空を破ることの前に、領域270および280の窪みの形成の30分間に、および/またはチャンバの「ポンプアウト」の後に、領域270および280の形成に利用されるエッチャントあるいはガスを除去すべく行われることが留意される。
【0043】
一例においては、10〜300分間(例えば30、40、50、60、70、80、90、100、120分間)、5〜10SCCMの流量の純粋な塩素ガスを利用したエッチングプロセスを利用して、領域270および280を形成する。純粋な塩素ガスのポンプアウトに続き、領域270および280へ材料370および380を形成すべく、同じチャンバで、チャンバ内を外気に曝すことなく、堆積プロセスが起こる。
【0044】
堆積プロセスは、10〜200秒間(例えば10、15、20、25、30、35、40、45、50、60、70、80、90秒間)7〜20SCCMの流量のジシランおよび10〜30SCCMの流量のメチルシランを含むことができ、ジシランおよびメチルシランはその後、5秒間ポンプアウトされ、このポンプアウト期間の後に純粋塩素ガスを5〜15SCCMの流量で10〜200秒間(例えば、10、15、20、25、30、35、40、45、50、60、70、80、90秒間)導入する工程が続く。塩素ガスはその後5秒間ポンプアウトされる。ジシラン、メチルシラン、およびその後の塩素エッチングは、50〜100回繰り返されて(例えば、70回、75回、80回、85回、あるいはその他の50〜100回の間の回数繰り返され)材料370および380が形成される。
【0045】
一例においては、窪んだソースドレインエッチングは、300ミリメータ(mm)ウェハUHV CVDコールド・ウォール単一ウェハ反応器内でソースドレイン材料の堆積とともにイン・サイチュー
になされる。先ず、反応器を摂氏650度に保ったまま、チャンバに純粋塩素を一分につき5標準立方センチメータ(SCCM)〜10SCCMの速度で一時間にわたり流して基板120の箇所を除去あるいはエッチングすることで、接合領域270および280を形成する。接合領域270および280は1000オングストロームの深さまで形成される。
【0046】
次に、材料370および380が、反応器を摂氏650度に保ったまま、標準MOS集積により、エッチングの「直後」に、領域270および280に形成される(他のいかなる処理も塩素エッチャントのポンプアウトと、材料370および380の堆積との間になされない、ということ)。例えば、7〜20SCCMの流量の純粋ジシランと、10〜30SCCMの流量のH2に10パーセントのメチルシランとを30秒間導入して、5秒間ポンプアウトすることで、材料370および380を形成あるいは堆積する。ポンプアウト期間の後に、5〜15SCCMの流量の純粋塩素ガスを30秒間導入して、5秒間ポンプアウトする。
【0047】
ジシランおよびメチルシランの導入、ポンプアウト、塩素の導入、ポンプアウト、というシーケンスは、75回繰り返され、Si−C合金からなり、一原子パーセントのCおよび1100オングストロームの厚みの材料370および380が形成される。さらに、反応器の封止あるいは真空は75回の繰り返しの間損ななくてよいことが理解されよう。同様に、チャンバの圧力および摂氏650度の温度が75回の繰り返しの間維持されてもよい。
【0048】
こうして、材料370および380は、Cの原子パーセントが炭素の0.1〜2パーセントであり(例えば1パーセント)、厚みが1100オングストロームのSi―C合金のエピタキシャル層として形成されてもよい。あるいは、材料370および380は、Geの原子パーセントが10〜40パーセント(例えば20パーセント)であり、厚みが1100オングストロームのSiGe合金として形成されてもよい。
【0049】
上述のプロセスで、および/または同じチャンバで、チャンバの真空状態あるいは封止を壊すことなく、接合領域270および280、および材料370および380を形成することにより、極めて高品質のエピタキシャルフィルム接合領域材料370および380が接合領域270および280に、界面汚染あるいはひずみをもつチャネルなしに電子あるいは正孔の移動性を増すよう形成され、且つ、少なくとも次の四つの観点において駆動電流が増す。
1.切子面220および230は、高い純度のせいで、接合位置においてエピタキシャル材料のよく定義された高品質界面となりうる。例えば、領域270および280の形成(切子面220および230を含む)および材料370および380の形成が上述のように単一のチャンバ内でなされることで、当初の基板のエピ層界面位置において(切子面220、230および材料370、380の間)不純物による汚染により(炭素、窒素、酸素の量が界面で減ることにより)界面抵抗が減ることがあり、これが、よりよい界面制御、より低いRexternalおよびより高い駆動電流に繋がることがある。同様に、このような形成により、材料370および380で界面不純物汚染が減り、材料370および380で、より高いドーパント汚染を起こすことがあり(例えば、ホウ素、アルミニウム、リン、ヒ素、および/またはアンチモン)、またソース/ドレイン領域自身内の抵抗が減ることがあり、故に、よりよい界面制御、より低いRexternalおよびより高い駆動電流に繋がることがある。
2.略54度の角度の切子面220および230を持つソース―ドレイン窪みの形状は、最適な電流波及を提供する。例えば、上述のように形成された切子面220および230の角度、配置、および平面特徴は、切子面および先端を通じて電流をより均等に容易に(より大きな総体規模および量で)波及させるのに(例えば、電流が材料370および380およびチャネル領域の間を流れること)最適な先端形状および配置を提供することがあり、チャネル領域および材料370、380間の領域の抵抗を低くし、より低いRexternalおよびより高い駆動電流に繋がる。
3.また略54度の角度の切子面220および230は、チャネル下で短絡、および短絡チャネル効果を引き起こしかねないドーパントのオーバーランに対して最大抵抗を提供する。窪みおよび先端領域376および486は、短絡チャネル効果あるいは短絡の惧れなく、チャネルのより近傍に配置することができる。
4.ミスフィット転位の形成によるひずみ緩和は、界面汚染が存在する場合に強化される。この発明は、緩和なしに堆積フィルムで、より高いひずみ利用ができる。例えば、領域270および280の形成(切子面220および230を含む)、および材料370および380の形成を上述のように単一のチャンバでなすことにより、材料370および380内でゲルマニウムあるいは炭素の濃度がより高くなり、チャネル内のひずみ量がより多くなり、トランジスタとして利用される間により高いキャリア移動性および駆動電流を生じる。
【0050】
さらに、接合領域270および280、および材料370および380を上述のプロセスで形成する際、接合/基板界面における生来の酸化物ビルドアップが減らされ(例えば、材料370、380および基板のウェル124の間の界面)、これら界面における炭素、酸素、および/または窒素汚染が減らされ、湿式洗浄(例えば、洗浄に必要な処理待ち時間制限)が不要となり、処理中に必要となるツール種類の数が減らされ、ネスト化した領域のローディング(loading)が減らされ、(1,1,1)切子面を持つ、平面化、平坦化され、および適切な配置の先端プロフィールが(先端376、386について)生成され、チャネルにおける電子および/または正孔移動性が、接合領域内でp−MOSについては(SiXGe1−X):B,Al、およびn−MOSについては(SiXC1−X):P,As,Sbであることにより改善され、RExternalが、許される範囲のドーパントの高い濃度により減らされる(例えば、p−MOSについては(SiXGe1−X):B,Al、およびn−MOSについては(SiXC1−X):P,As,Sbを形成するべく、エピタキシャル堆積中および/またはエピタキシャル堆積後に、リンあるいはホウ素を接合にドープする)。
【0051】
また、上述の構想は、スペーサ下には広がるが、ゲート電極下には広がらない接合領域(ソースドレイン領域)を持つトランジスタを形成するべく適用することもできる。このような場合、先端の注入(例えば、ドープされた基板材料)をゲート電極下の接合領域の隣に形成することができる。例えば図3Bは、接合を形成すべく先端注入を持つ接合領域に材料の厚みを形成した後の図2の基板を示す。図3Bはスペーサ112および114の下に広がるがゲート電極190の下には広がらない接合領域270および280(例えば、ソースドレイン領域)を示す。さらに示されているのは、先端注入354および364(例えばドープされた基板材料)がゲート電極下の接合領域の隣に形成されてもよいことである。先端注入354および364は、例えば基板120の形成中あるいはその後に、基板120をドープすることなどの、この業界では標準的なプロセスで形成されてもよい。詳しくは、ウェル124を形成するには、頂面125はホウ素および/またはアルミニウムでドープされることでp−MOSトランジスタのp型先端注入を形成してもよい。基板120の表面をドープすることで先端注入のp型材料を形成した後、p型材料の箇所を除去あるいはエッチングして、図2に関して上述したような接合領域270および280を形成する。従い、図3Bに示すように、切子面320および330は、ゲート誘電体の底面下に形成される堆積材料から製造される先端を持つと示されてもよい(例えば、先端注入)。
【0052】
図3A同様に、図3Bは、材料370が頂面125下の基板120の箇所に対して圧縮性のひずみ374を生じさせてもよく、材料380が基板120の同じ箇所に対して圧縮性のひずみ384を生じさせてもよいことを示している。故に、ひずみ374は圧縮性のひずみ392を生じさせてもよく、ひずみ384は基板120のチャネル中、先端注入354および364間に、圧縮性のひずみ394を生じさせてもよい。圧縮性のひずみ392および394は、材料370、材料380、および先端注入354、364の間のキャリア移動性(例えば、ウェル124のチャネルの正孔移動性)を増すのに足る、切子面220、230、および先端注入354、364の間のひずみであってもよいことが理解されよう。
【0053】
別の例においては、材料370および材料380は装置300のチャネル中に伸張性のひずみを生じさせてもよい(例えば、ひずみ374、384、392、394の方向を逆にする場合)。この場合、装置300がn−MOSデバイスである場合、装置300のチャネル内の伸張性のひずみは、材料370および材料380間のキャリア移動性(例えば、ウェル124のチャネル内の電子移動性)を増すのに足る切子面220、230、先端注入354、364間のひずみであってもよい。
【0054】
例えば、図4は代表的なCMOS構造を示す。図4は、図3Aおよび3Bについて上述したような装置300のp−MOS実施形態のような、n−MOSトランジスタデバイス478に典型的方法で接続されるp−MOSデバイスを持つCMOSデバイス400を示す。基板120は、CMOSデバイス400を形成すべくN型ウェル124に関するP型ウェル422を含み、P型ウェル422は、基板120の第2領域上に形成されるn−MOSトランジスタデバイス478の一部であり、N型ウェル124の隣の基板120の異なる第2内面425を定義している。詳しくは、例えば、ここで記載されるように材料130を電気絶縁することで、n−MOSデバイス478をp−MOS装置300から電気的に絶縁することで、n−MOSデバイス478がp−MOS装置300の隣に形成されてもよい。さらに、n−MOSデバイス478はゲート電極490の下であるゲート誘電体444の下、およびN型接合470および480の間にあるチャネルを含むこともできる。n−MOSデバイス478はさらにスペーサ412および414を持つとして示されている。n−MOSデバイス478は、図3AおよびBとの関連で上述した装置300のn−MOS実施形態であってもよい。故に、CMOSデバイス400はグランドGND、入力電圧Vin、出力電圧Vout、およびバイアス電圧VDDを持つ。
【0055】
幾らかの実施形態によると、図1−4の関連で上述した技術およびプロセスは、接合領域への結晶質材料のエピタキシャル厚みのブランケットあるいは非選択的堆積をなして、例えばトランジスタデバイスの形成中などに、ゲート電極上に接合およびアモルファス材料の等角的厚み(conformal thickness)を形成する。例えば、図1−4の関連で上述した技術およびプロセスは、図5−12の関連で以下に記載するプロセスおよびデバイスと組み合わせても組み合わせなくてもよい。
【0056】
図5はウェル、ゲート誘電体、ゲート電極、および先端領域を持つ接合領域を持つ基板の部分の概略断面図である。図5は、ウェル524の上方の基板505の上面525に形成されたゲート誘電体544を持つ基板505を含む装置500を示す。ゲート電極590はゲート誘電体544上に形成されていて、側面にスペーサ512および514が形成されている。エッチングマスク542はゲート電極590上に形成される。さらに電気絶縁材料510が、周囲領域528からウェル524を電気絶縁すると示されている。接合領域570および580がゲート電極590に隣接すると示されている。装置500、および上述されたその部材は、一以上のプロセスチャンバを伴う半導体トランジスタ製造プロセスなどでさらに加工されることでp−MOSあるいはn−MOSトランジスタのパーツとなってもよい(例えば、CMOSデバイスのパーツなど)。
【0057】
図5の特徴は、上述の図1の特徴と「対応」していてもいなくてもよい(「対応」とは、対応するあるいは類似する特徴、材料、ドーピング、幅、長さ、深さ、厚み、および機能がある、対応するあるいは類似するチャンバあるいは反応器に形成されている、および/または対応するあるいは類似するプロセスにより形成される、ということである)。例えば、図5においては、基板505は基板120に対応していてよく、エッチングマスク542はエッチングマスク142に対応していてよく、スペーサ512、514はスペーサ112、114に対応していてよく、幅W51は幅W1に対応していてよく、幅W52は幅W2に対応していてよく、頂面525は頂面125に対応していてもよい(上述の図1参照)。
【0058】
さらに図5においては、ウェル524は、図1のウェル124に関して上述したようなn−MOSトランジスタのP型ウェルに対応していてもよい。詳しくは、ウェル524を形成すべく、頂面525はホウ素および/またはアルミニウムにドーピングされることでn−MOSトランジスタのP型ウェルを形成してもよい(CMOSデバイスのn−MOSデバイス)。故に、ウェル524は、n−MOSトランジスタデバイスの「チャネル」を形成するのに適した材料であってもよい。例えば、トランジスタデバイスチャネルは、頂面525の下、および接合領域570と580との間にあるウェル524の材料の箇所、あるいはそこに形成される接合として規定されてもよい。
【0059】
また図5においては、材料510は材料130に対応していてよく、周囲領域528は周囲領域128に対応していてもよい(図1参照)。詳しくは、材料510は、n−MOSデバイスのP型ウェル(ウェル524がP型ウェルを持つところの)と基板505の他の領域の間に形成される浅い溝の分離(shallow trench isolation)(STI)であってよく、P型ウェルを他の領域から電気絶縁していてもよい(ここで、他の領域528の一つは、基板505のp−MOSデバイスのN型ウェルである)。
【0060】
次に、図5のゲート誘電体544は上述した図1のゲート誘電体144に対応していてもよい。例えば、ゲート誘電体144は装置500に対して適切なN型仕事関数を持っていてもよい(例えば装置500がn−MOSデバイスである場合)。
【0061】
さらに、図5においては、ゲート電極590は上述の図1のゲート電極190に対応していてもよい。故に、ゲート電極590はリン、ヒ素、および/またはアンチモンでドープされることで電気的に負の電荷を持つN型電極材料を形成してもよい(例えば、n−MOSデバイスについて、これはCMOSデバイスの一部であってもよい)。ゲート電極590は、例えば装置500がn−MOSデバイスである場合など、p−MOSあるいはn−MOSデバイスに適した厚みを持っていてもよい。ゲート電極590はn−MOSデバイスのゲート電極に対応する仕事関数を持っていてもよい(例えば装置500がn−MOSデバイスである場合)。
【0062】
図5は、ゲート電極590の隣の基板505の表面に形成される窪みおよびゲート誘電体544の底面下のソース―ドレイン窪みのような、接合領域570を示す。同様に、図5は、ゲート電極590の隣の基板505の表面に形成される窪みおよびゲート誘電体544の底面下のソース―ドレイン窪みのような、接合領域580を示す。
【0063】
図5の、ウェル524および基板505の箇所は、ゲート電極590の隣の基板505の接合領域570および580のような窪みを形成すべく除去されてもよい。例えば、ゲート電極590の隣の接合は、接合材料を接合領域570および580に形成あるいは堆積することで形成されてもよい。このような除去は、接合領域570および680がゲート誘電体544下に広がるように、図2の接合領域270および280の形成に関して上述した「ソース―ドレイン窪み」エッチングを含むことができる。
【0064】
接合領域570は、基板表面522(例えば、接合領域570のベース表面)、切子面520、および先端領域576を規定する。先端領域576は切子面520とゲート誘電体544の底面との間にある。同様に、接合領域580は、基板表面532、切子面530、および先端領域586を規定する。先端領域586は切子面530とゲート誘電体544の底面との間にある。
【0065】
実施形態によると、先端領域576、586はスペーサ512、スペーサ514、および/またはゲート電極590の下に延びることもできる。例えば、先端領域576および586は、0より大きい幅などの、幅W52と等しい幅から、幅W52より小さい幅までの、ゲート誘電体544の底面下に頂面525沿いに延びてもよい。故に、切子面520、530は、基板505の頂面525の隣のゲート誘電体544の底面に接触して、切子面520、530間の頂面525下のチャネルを形成していてよく(例えば、装置500に形成されるトランジスタのチャネル)、ここで切子面520、530は各々、ゼロと幅W2の半分の間の距離でゲート誘電体544の下に延びていてよい。従いスペーサ512、スペーサ514、および/またはゲート電極590の下のゲート誘電体544の底面に接するよう、ゲート誘電体544の底面に接触し、その下に延びる切子面520、530を形成するように基板505の箇所を除去してもよい。
【0066】
接合領域570および/または580は、「ソース/ドレイン領域」あるいは「拡散領域」と称することができる。また、適切な材料が接合領域570、580に形成、堆積、あるいは成長されるとき、生じる材料は「接合」「ソース」「ドレイン」「拡散領域」と称することができる。
【0067】
接合領域570、580をエッチングするのに適したチャンバは、ゲート誘電体144の形成に関して上述したものを含む。詳しくは、接合領域570および/または580をエッチングするのに適したチャンバには、CVDチャンバ、ALDチャンバ、UHVCVDチャンバ、RTCVDチャンバ、RPCVDチャンバ、MBEチャンバ、「バッチ」UHV CVDチャンバ、コールド・ウォールUHV CVDチャンバ、大気圧(AP)CVDチャンバ、低圧(LP)CVDチャンバ、エッチングチャンバ、高純度高流量水素(H2)パージ反応器、塩素(Cl2)エッチングチャンバ、トリシラン堆積反応器、ジシラン堆積反応器、あるいは一以上のこれらチャンバあるいは反応器の機能を組み合わせたチャンバ反応器が含まれる。
【0068】
その結果、図5において、接合領域570、580は接合領域270、280に対応していてもいなくてもよく、表面522、532は表面222、232に対応していてもいなくてもよく、切子面520、530は切子面220、230に対応していてもいなくてもよく、先端領域576、586は先端領域276、286に対応していてもいなくてもよい(上述の図2参照)。詳しくは、図5においては、接合領域570、580は塩素エッチングあるいは接合領域270、280に関して上述した他のエッチングにより形成されてもされなくてもよい。同様に、図5の接合領域570、580への材料の堆積は、接合領域570、580が形成あるいはエッチングされたチャンバと同じチャンバで起こっても起こらなくてもよい。次に、図5の切子面520、530は、図2に関して述べた角度A1、角度A2に類似した角度を表面522、532に対して形成してもしなくてもよい。
【0069】
図6は、接合領域に結晶質材料の厚み、ゲート電極上にアモルファス材料の厚みを形成した後の図5の概略基板である。図6は、エッチングマスク542、スペーサ512、514、ゲート電極590、およびゲート誘電体544の上に形成されたアモルファス材料の等角的厚み(conformal thickness)610を持つ装置600を示す。ここで、エッチングマスク542、スペーサ512、514、ゲート電極590、およびゲート誘電体544は「ゲート構造」と称されてもよい(例えば、装置500のゲート構造)。等角的厚み610は、エッチングマスク542の上にT610の厚み、スペーサ512の横にT612の厚み、スペーサ514の横にT613の厚みを持つと示されている。
【0070】
図6はまた、接合領域570に結晶質材料のエピタキシャル厚み620を示しており、これは厚みT620を持つ。同様に、エピタキシャル厚み630が接合領域580に形成されており、厚みT630を持つ。実施形態によると、厚み610(例えば、アモルファス層)およびエピタキシャル厚み620、630は、同じ期間に、装置600の厚み610、620、630を形成するべく、ブランケット堆積、および/または非選択的堆積により、これら材料を装置500に堆積させることなどにより、「同時に」形成されてもよい。さらに、同時形成中に、等角的厚み610の形成速度は、エピタキシャル厚み620、630の形成速度よりも速くてもよい。
【0071】
例えば、等角的厚み610およびエピタキシャル厚み620、630は、結晶質およびアモルファス材料の、非選択的あるいは「ブランケット」化学気相成長法(CVD)により形成されてもよい。エピタキシャル厚み620、630は、基板505の格子間隔と異なる格子間隔を持つシリコン合金あるいはシリコン元素材料であってもよいと考えられる。幾らかの実施形態においては、厚み620、630は、基板505に伸張性のひずみを生じさせる、寸法、厚み、および格子間隔を持つ結晶質リンおよび/またはシリコンカーボン合金材料のエピタキシャル厚みであってよい。厚み620、630は形成中あるいは形成後に、電気的に負の電荷を持つN型材料を形成する目的などから、リン、ヒ素、および/またはアンチモンなどでドープされてもよい。故に、厚み620および厚み630は、伸張性のひずみを装置600のチャネル(頂面525下であり、接合領域578、580の間である、基板505の領域など)に生じさせてもよい。
【0072】
等角的厚み610は、厚み620、630の形成に使用されるのと同じシリコン合金あるいはシリコン元素材料であるアモルファス材料であってもよい。詳しくは、エピタキシャル厚みである代わりに、等角的厚み610は厚み620、630を形成するのと同じ材料の等角的厚みであってもよい。このような次第で、等角的厚み610は、厚み620、630の原子および結晶質材料の非常に規則的な配列と比較して、原子の並びが明確でないアモルファス層であることができる。さらに、等角的厚み610は、材料エッチングマスク542、スペーサ512、514、ゲート電極590、および/またはゲート誘電体544(装置500のゲート構造)のものと異なる格子間隔を持つことができる。故に、等角的厚み610は、ゲート電極590および/または装置500のゲート構造のその他の構成品に対して伸張性のひずみを生じさせることができる。
【0073】
例えば、厚み610、620、630は、シリコンカーボン合金フィルムブランケットで形成されても、あるいはトランジスタ(装置500上に堆積される)の能動領域上に非選択的に堆積されてもよい(装置600がn−MOSトランジスタあるいはデバイスである、あるいはそうなる場合)。堆積は、トリシラン、メチルシラン、および水素(H2キャリアガス)を使用する化学気相成長法(CVD)で、堆積温度は摂氏550度未満であってよい(例えば、摂氏450、500、550度)。このような設定において、エピタキシャル厚み620、630は、露出シリコンあるいは接合領域570、580の表面においてエピタキシャルになる。詳しくは、エピタキシャル層は表面522、切子面520、表面532、および切子面530に形成される。または、このような設定において、アモルファス厚みは、エッチングマスク542、スペーサ512、514、ゲート電極590、およびゲート誘電体544の誘電体、酸化物、あるいは窒化物上に形成される(例えば、装置500のゲート構造)。厚み620、630として形成されるエピタキシャル結晶質材料は、N型の電気的に負の電荷の材料を形成するべく、堆積中あるいは堆積後にイン・サイチューにリンあるいはヒ素でドープされてもよい。
【0074】
実施形態によると、厚み610、620、630はトリシランを毎分25ミリグラム(mg/min)〜200mg/min導入して、モノメチルシランを15標準立方センチメータ(SCCM)〜45SCCM導入して、PH3(例えば、水素(H2)キャリアガスに1パーセントPH3を導入することで)を400SCCM〜800SCCM導入することで形成されてもよい。別の例においては、厚み610、620、630を形成することには、50〜100mg/minのトリシラン、30SCCMのモノメチルシラン、および600SCCMのPH3を導入することが含まれてもよい。
【0075】
一実施形態においては、単一水300mmRT CVD反応器において、20SCCMのトリシラン、30SCCMのモノメチルシラン、20SLMのH2の、摂氏550度で15Torr圧力で12分間のケミストリーにより、500ナノメータのシリコンカーボン合金フィルムが、エピタキシャル厚み620および630として3E20立方cmの完全置換型炭素濃度で生成される。アモルファス材料の等角的厚み610が、接合領域570、580の表面に接触しない領域で形成される(例えば、表面522、532あるいは切子面520、530と接触しない領域)。故に、等角的厚み610はエッチングマスク542、スペーサ512、514、ゲート電極590、および/またはゲート誘電体544上に形成することができる。表面522、532、および切子面520、530の結晶質材料の形成の一つの理由は、これら表面では、既存の格子をエピタキシャル拡張させることによりシリコンが成長し続けることにある。しかし、エッチングマスク542、スペーサ512、514、ゲート電極590、およびゲート誘電体544の表面上では成長を支えるシリコン格子が存在しないので、そこに形成される材料はアモルファスな性質を持つ。
【0076】
幾らかの実施形態においては、エピタキシャル厚み620、630は、0.13〜2.0パーセントの置換型炭素濃度を持つシリコン材料であってよい、またはそれを含んでよい。さらに、幾らかの実施形態においては、エピタキシャル厚み620、630は、1立方センチメータあたり5E13アトム(アトム/cm)〜5E20アトム/cm3のリン濃度を持つシリコン材料であってよい、またはそれを含んでよい。例えば、エピタキシャル厚み620、630は、0.13パーセント〜2.0パーセントの置換型炭素濃度を持ち、1立方センチメータあたり5E13アトム(アトム/cm)〜5E20アトム/cm3のリン濃度を持つ、シリコン合金あるいはシリコン元素材料であってもよい。
【0077】
しばしば、トランジスタの能動領域上のブランケットあるいは非選択的堆積(例えば、装置500上の堆積)が続くと、厚み610、620、および630は、厚み620、630がこれら位置に延びる前に、厚み610が先端領域内および/またはゲート電極の底面上に延びるように、形成されてもよい。詳しくは、もし図6に関して上述した堆積プロセスが続くと、厚みT612、T613が成長し続けて、厚み610のアモルファス材料が先端領域576、586内(図5参照)および/またはゲート誘電体544の底面B1あるいは底面B2上(図7参照)に延びることもあろう。厚み610のアモルファス材料を先端領域および/またはゲート電極の底面上に持つことで、トランジスタの性能が阻害される。さらには、厚み620、630が表面525より上の高さまで形成されてしまうと、厚み610のアモルファス材料を先端領域内および/またはゲート電極の底面上からエッチングにより取り除くことあるいは除去することにより、デバイスが適切に機能しないことになる。
【0078】
しかし、実施形態によると、エピタキシャル厚み610、620、630は、厚み610、620、630を延ばすべく材料を堆積する前にエッチングされてもよい。例えば、図7は結晶質材料の厚みとアモルファス材料の厚みとを除去した後の図5の基板を示す。図7は、等角的厚み610およびエピタキシャル厚み620、630の厚みが除去された後の装置600に対応する装置のような、装置700を示す。例えば、等角的厚み610のアモルファス材料およびエピタキシャル厚み620、630の結晶質材料は、図7に示すように等角的厚み710およびエピタキシャル厚み720、730を形成するエッチングプロセスのように、プロセス中で同時に除去されてもよい。等角的厚み710はエッチングマスク542上の厚みT710、スペーサ512の隣の厚みT712、スペーサ514の隣の厚みT713である。また、エピタキシャル厚み720は厚みT720を持ち、エピタキシャル厚み730は厚みT730を持つ。実施形態によると、エピタキシャル厚み720、730の除去あるいはエッチング速度は、等角的厚み710の除去あるいはエッチング速度よりも遅くてもよい。例えば、エッチングケミストリーは、厚み720、730の結晶質材料が、厚み710のアモルファス材料のエッチングよりも遅くエッチングされるように選択されてもよい。故に、厚み710、720、730の除去は、厚み710の残りの垂直厚みが厚み720、730の残りの厚みよりも小さくなるまで続けられてもよい。詳しくは、厚みT710は、厚みT720あるいは厚みT730よりも小さくてもよい。しかし、厚みT710は、厚みT720および/または厚みT730以上であってもよいと思われる。
【0079】
さらに、実施形態によると、厚み710の形成は、厚み710上への等角的材料の次の形成あるいは堆積がゲート誘電体544の底面B1あるいは底面B2の上あるいは下に延びないように、十分に厚み610の厚みを除去することを含んでよい。例えば、厚みT712および厚みT713は、厚み710への等角的厚みあるいはアモルファス材料の厚みの次の堆積が、底面B1およびB2の下あるいは上に伸びないように、十分薄くてもよい。
【0080】
厚みT720および/または厚みT730は、0.5ナノメータ(nm)〜2nmの結晶質材料の厚みであってもよい(0.8、0.9、0.95、1.0、1.05、1.1、1.15、1.2、1.3、1.4nmなど)。詳しくは、厚み610、620、630を形成して、その厚みを除去して厚み710、720、730を形成することの正味の影響は、エピタキシャル厚み720、730について毎秒略1.05オングストローム(例えば、毎分10nm)の形成速度を規定することであってもよい。類似する正味の影響あるいは厚み710が横方向で起こることもあり、垂直方向よりも少し高いこともある(例えば厚みT710の方向)。
【0081】
さらには、実施形態においては、厚み610、620、630の厚みの除去は、厚みT712、T713が厚みT720あるいは厚みT730よりも小さいように、ある速度、期間、あるいはエッチャントで起こる場合もある。
【0082】
例えば、厚み610、620、630の厚みの除去は、塩酸、塩素、あるいは他の適切なエッチャントあるいはガスによるエッチングを含むことがある。詳しくは、このようなエッチングは、塩酸ガスで、100SCCM〜200SCCMの流量(140、145、150、155、160SCCMの流量など)のエッチングを含むことがある。また、ドライレジストエッチング、塩素エッチング、CF4、プラズマ、スパッタリング、および/または、厚み610、620、630の厚みを除去できる他のエッチングケミストリーあるいはガスを利用することができると考えられる。
【0083】
さらに、実施形態によると、厚み710、720、730を形成すべく、厚み610、620、630の形成、およびその厚みの除去を行うことは同じチャンバあるいは反応器で、そのチャンバあるいは反応器の封止、真空、圧力、雰囲気を壊さずに、および/またはそのチャンバあるいは反応器の内部を外雰囲気あるいは外気に曝すことなく起こってもよい。故に、厚み710、720、730を形成すべく材料の厚みを除去することは、厚み610、620、630の形成とともにイン・サイチューに行ってもよい。詳しくは、厚みの形成および除去を同時になすことは、同じ圧力で、同じ温度で、同じ雰囲気(ambiance)中で、同じ大気中(atmosphere)で、および/またはチャンバあるいは反応器の同じ封止あるいは真空中で起こってもよい。例えば、厚み710、720、730を形成すべく同じチャンバ内で厚み610、620、630の形成、その厚みの除去を行うことは、CVDチャンバ、ALDチャンバ、UHVCVDチャンバ、RTCVDチャンバ、RPCVDチャンバ、MBEチャンバ、「バッチ」UHV CVDチャンバ、コールド・ウォールUHV CVDチャンバ、大気圧(AP)CVDチャンバ、低圧(LP)CVDチャンバ、エッチングチャンバ、高純度高流量水素(H2)パージ反応器、塩素(Cl2)エッチングチャンバ、トリシラン堆積反応器、ジシラン堆積反応器、あるいは一以上のこれらチャンバあるいは反応器の機能を組み合わせたチャンバ反応器が含まれる。さらに、適切なチャンバは、シリコン、シリコン合金、および/またはシリコン元素材料のエピタキシャル厚みの堆積をなすチャンバ、アモルファス材料の等角的厚みの堆積用のチャンバ、結晶質材料の堆積用チャンバ、ブランケットあるいは非選択的堆積形成用チャンバ、選択的堆積形成用チャンバ、ドープされた材料の堆積用チャンバ、シリコンゲルマニウム(SiGe)堆積用チャンバ、および/またはシリコンカーボン合金(Si1−xCx)材料堆積用チャンバを含む。
【0084】
幾らかの実施形態においては、厚み610、620、630の形成、およびその厚みの除去は、同じCVDチャンバ内で、摂氏500〜750度の温度で(例えば、摂氏500、550、600、650、700、750度の温度で)、および12〜18Torrの圧力で(例えば、12、13、14、15、16、17、18Torrの圧力で)起こってもよい。また、厚み610、620、630の形成、およびその厚みの除去は、同じCVDチャンバ内で、1E−4〜1000Torrの圧力で(例えば、1E−3、1E−2、0.1、1.0、10、100、1000Torrのうちの一つの十進範囲内の圧力で)起こってもよい。幾らかの場合においては、厚み610、620、630の形成、およびその厚みの除去は、同じCVDチャンバ内で、3E−3Torr〜7E−3Torrの圧力で(例えば、3E−3、3.5E−3、4E−3、4.5E−3、5E−3、5.5E−3、6E−3、6.5E−3、7E−3)の圧力で起こってもよい。さらに、形成および除去中、毎分10標準リッター(SLM)〜30SLMの水素(H2)雰囲気の流れがあってもよい。
【0085】
幾らかの実施形態においては、図6、7に関して上述した、厚み610、620、630の厚みの形成、堆積、あるいは成長、その後の厚み610、620、630の厚みの除去、あるいはエッチングは、一つの繰り返しのことであっても、あるいは多数の繰り返しプロセスの堆積/除去シーケンスのことであってもよい。故に、図6、7のこの繰り返し、あるいは堆積/除去シーケンスは反復してもよい。
【0086】
例えば、図8は、接合領域に結晶材料の次の厚み、およびゲート電極上に非結晶材料の次の厚みを形成した後の図7の基板を示す。図8は、厚み810を形成すべく厚み710に追加的なアモルファス材料の等角的厚みを再形成あるいは再堆積して、厚み820を形成すべく厚み720に追加的な結晶質材料のエピタキシャル厚みを再形成あるいは再堆積して、エピタキシャル厚み830を形成すべく厚み730に追加的な結晶質材料のエピタキシャル厚みを再形成あるいは再堆積した後の装置700のような、装置800を示す。故に、等角的厚み810の厚みT810は、厚みT610あるいはT710よりも厚くてもよい。同様に、厚みT812は厚みT712あるいはT612より厚くてもよい。同様に、厚みT813は厚みT713あるいはT613より厚くてもよい。
【0087】
同様に、エピタキシャル厚み820の厚みT820は、厚みT720あるいはT620より厚くてもよい。同様に、エピタキシャル厚み830の厚みT830は厚みT730あるいはT630より厚くてもよい。
【0088】
等角的厚み810は、等角的厚み610に関して上述したような、材料を含み、プロセスから形成され、機能を持ち、ひずみを生じさせてもよい。同様に、エピタキシャル厚み820、830は、エピタキシャル厚み620、630に関して上述したような、材料に対応し、プロセスから形成され、ひずみを生じさせ、機能を持ってもよい。
【0089】
装置800の形成に続いて、厚み810、820、830の厚みをエッチングなどにより除去してもよい。例えば、図9は、結晶質材料およびアモルファス材料の厚みを除去した後の図8の基板を示す。図9は、アモルファス材料の等角的厚み910、結晶質材料のエピタキシャル厚み920、および結晶質材料のエピタキシャル厚み930を形成すべく厚み810、820、830の厚みを除去した後の装置800などの、装置900を示す。故に、厚み910、920、930の材料、プロセス、機能、およびひずみは、厚み710、720、730に関して上述したものと対応していてもよい。また、厚み910、920、930の、厚み810、820、830と比べたときの関係は、厚み710、720、730の、厚み610、620、630と比べたときの関係に対応していてもよいと考えられる。詳しくは、装置700から装置800を形成して、その後に装置800から装置900を形成するプロセスは、装置500から装置600を形成して、その後に装置600から装置700を形成する前述のプロセスに対応していてもよい。
【0090】
さらに、実施形態によれば、装置600、700、800、900の形成プロセスは同じチャンバで、チャンバの封止あるいは真空を壊さずに、および/または装置600から装置700を形成することに関して上述したその他の設定あるいは条件下などで起こってもよい。故に、堆積/除去繰り返しのプロセスで、装置600、700の形成は、第1繰り返しとして規定され、装置800、900の形成は第2繰り返しとして規定されてもよい。これら繰り返しは、トランジスタデバイスの接合領域にエピタキシャル結晶質材料の望ましいあるいは選択された厚みが形成されるまで続けられてもよい。また、このような繰り返しは、トランジスタデバイスのゲート構造上に等角的アモルファス材料の望ましいあるいは選択された厚みが形成されるまで続けられてもよい。幾らかの場合においては、このような繰り返しは、5〜10回繰り返されてもよい(例えば、5回、6回、7回、8回、9回、10回などの繰り返し)。
【0091】
また、このような繰り返しは堆積/除去プロセスと共に終了してもよい(例えば、装置600あるいは装置700の形成に対応するプロセス)。同様に、繰り返しの堆積/除去部分は、5秒〜5分の期間起こってよく、ここで、各堆積および/または除去プロセスは、10秒、20秒、25秒、30秒、35秒、40秒、45秒、50秒、60秒、90秒などの期間起こるなどである。
【0092】
一例においては、厚み610、620、630の形成は、CVDチャンバ内で厚み710、720、730を形成目的の材料の厚みの除去と共にイン・サイチューになされてもよい。先ず、チャンバを摂氏600〜650度の温度に保ち、チャンバを15Torrの圧力にして、H2をチャンバへ20SLMの流れで導入しながら、50mg/min〜100mg/minのトリシラン導入、30SCCMのモノメチルシランの導入、および600SCCMのPH3の導入(H2に1パーセントのPH3)を30秒間行うことで、厚み610、620、630が形成あるいは堆積される。
【0093】
次に、厚み710、720、730が、厚み610、620、630の堆積の「直後に」形成される(例えば、厚み610、620、630の形成に利用される堆積ガスのポンプアウトと、および厚み710、720、730の形成目的の厚み610、620、630のエッチングとの間には何ら他の処理がなされないということである)。例えば、厚み710、720、730は、チャンバを摂氏600〜650度の温度に保ち、チャンバを15Torrの圧力にして、H2をチャンバへ20SLMの流れで導入しながら、150SCCMのHClをチャンバへ30秒間導入して、厚み610、620、630をエッチングすることで形成される。
【0094】
トリシラン、モノメチルシラン、およびPH3の導入、ポンプアウト、その後にHClを導入するシーケンスは、厚み720、730の結晶質材料が約1.05オングストローム/秒の厚み(堆積からエッチングを引き算する)になるまで、7回繰り返される。非結晶材料の厚み710の厚みは、横方向には略等しい(例えば、厚みT712、T714)が、垂直方向(例えば、厚みT710)には少し大きい。さらに、チャンバの封止あるいは真空は、7回の繰り返しの間損なわれなくてもよい。7回の繰り返しの間、H2がチャンバに20SLMの流れで導入され、チャンバが摂氏600〜650度の温度に保たれ、およびチャンバが15Torrの圧力であるという条件も、同様である。
【0095】
故に、エピタキシャル厚みの頂面が頂面525より優位になるまで、および/またはエピタキシャル厚みが選択されたひずみを基板505に生じさせるまで、等角的およびエピタキシャル厚みの形成/除去の繰り返しを繰り返すことができる。例えば、図10は、接合を形成すべく、接合領域に結晶質材料の厚みを形成した後、およびゲート電極上にアモルファス材料の厚みを形成した後の図9の基板を示す。図10は、ゲート構造上に非結晶材料の等角的厚み1010、および接合領域570、580中にエピタキシャル厚み1020、1030を持つ装置1000を示す。厚み1020は、頂面525より優位な頂面1022を持ち、厚み1030は、頂面525より優位な頂面1032を持つ。図10はまた、厚みT1020を持つ厚み1020、および厚みT1030を持つ厚み1030を示す。
【0096】
等角的厚み1010は、等角的厚み610に関して上述したような、プロセスによる材料から形成され、機能を持ち、ひずみを生じさせてもよい。同様に、エピタキシャル厚み1020、1030は、エピタキシャル厚み620、630に関して上述したような、材料から形成され、プロセスから形成され、機能を持ち、および/またはひずみを生じさせてもよい。例えば、厚み1020、1030は、基板505に、装置1000のチャネルのひずみのようなひずみを生じさせるべく(例えば、チャネルは、頂面525の下および厚み1020、1030の間の基板505の箇所で規定されてもよい)、基板505の新たな材料の格子間隔と異なる格子間隔を持つ十分な厚みあるいは寸法の結晶質材料であってもよい。さらに、厚み1020および1030は、基板505に伸張性のひずみを生じさせるのに足る、結晶質リンおよび/またはシリコンカーボン合金材料のエピタキシャル厚みであってもよい。
【0097】
特に、図10に示すように、厚み1020は、頂面525下の基板505の箇所から離れる伸張性のひずみ1074を生じさせてよく、厚み1030は、基板505の同じ箇所から離れる伸張性のひずみ1084を生じさせてもよい。故に、ひずみ1074は伸張性のひずみ1092を、および、ひずみ1084は伸張性のひずみ1094を、厚み1020および1030の間の基板505のチャネル内に生じさせてもよい(例えば、装置1000のチャネルの伸張性ひずみ、あるいは装置1000はn−MOSデバイスである)。実施形態によると、伸張性ひずみ1092、1094は、厚み1020、1030間のキャリア移動性(例えば、ウェル524のチャネルの電子の移動性)を増すのに足るひずみであってもよい。つまり、基板505のチャネルは、基板材料の格子間隔より大きい厚み1020および1030のリンおよび/またはシリコンカーボン合金材料の格子間隔が生じさせる伸張性ひずみの下にあってもよい。
【0098】
また、上述のように、等角的厚み610に関して、等角的厚み1010は装置1000のゲート構造に、ゲート電極590の伸張性ひずみのような、伸張性のひずみを生じさせてもよい。
【0099】
図10はまた、先端領域576を満たすエピタキシャル厚み1020、および先端領域586を満たすエピタキシャル厚み1030を示す。例えば、厚み1020は底部B1および切子面520に接触および/または原子的に結合されていてもよい。同様に、厚み1030もB2および/または切子面530に取付および/または原子的に結合されていてもよい。
【0100】
また、厚み1020および厚み1030は、電気的に負の電荷を持つN型材料を形成すべく、形成中あるいは形成後にリン、ヒ素、および/またはアンチモンでドープされてもよい。
【0101】
例えば、ひとたび、十分なあるいは選択された材料の厚みが厚み1020、1030として堆積あるいは形成されると(例えば、一回の繰り返し中、一堆積/エッチング部分の後に)、等角的厚み1010が除去されてもよい。故に、図10の等角的厚み1010は、選択的ウェットエッチングなどにより、装置1000のゲート構造から除去されてもよい。さらに、等角的アモルファス厚み(例えば、上述の厚み610、710、810、910、1010)もまた絶縁材料(例えば、材料510)上に残されてもよい。これら等角的アモルファス厚みもまた、選択的ウェットエッチングなどにより除去されてよく、これにより、電子移動性および駆動電流の増した伸張性のひずみをもつN−チャネルトランジスタが生じる。
【0102】
例えば、図11は、アモルファス材料の除去後の図10の基板を示す。図11は、装置1000のゲート構造から等角的厚み1010を除去あるいはエッチングにより取り除いた後の装置1000のような、装置1100を示す。例えば、等角的厚み1010は、厚み1120、1130のように、接合領域570、580のエピタキシャル材料の適切な厚みを残すエッチングケミストリーを利用して選択的あるいは非選択的にエッチングすることができる。幾らかの実施形態においては、ゲート構造から等角的厚み1010をエッチングすることには、厚み1020、1030の厚みの5パーセント〜35パーセントの厚みをエッチングすることが含まれる。故に、ゲート構造から等角的厚み1010をエッチングした後、厚み1120、1130は、図10について上述した厚み1020、1030の75、80、75、90パーセントほどの厚みであってもよい。同様に、頂面1122、1132は図10について上述した頂面1022、1032に対応してもよい。さらに、厚みT1120、T1130は、図10について上述した厚みT1020、T1030に対応してもよい。
【0103】
厚み1010の除去後、残りのトランジスタ(例えば、装置1100)は、図10のひずみ1074、1084、1092、1094の大きさ以上の大きさのひずみ1174、1184、1192、1194を持ってもよい。また、ひずみ1174、1184、1192、1194は、図10のひずみ1074、1084、1092、1094に対応する、あるいはそれと同様の方向を持ってもよいことが理解される。特に、ひずみ1174、1184、1192、1194は、図10のひずみ1074、1084、1092、1094に対応する、あるいはその三十パーセントの大きさの範囲、および10度の方向であってもよい。
【0104】
故に、ひずみ1174、1184、1192、1194は、電子移動性および駆動電流を増すべく、装置1100のチャネルに十分な伸張性ひずみを生じさせてもよい。さらに、ひずみ1192、1194は、エピタキシャル厚み1120、1130のリンおよび置換型炭素濃度の増加により生じる単軸伸張性ひずみであってもよい。また、エピタキシャル厚み1120、1130のリンのドーピング増加は、2E20立方cmより大きくてもよい。特に、装置1100は、キャリア移動性を増しRExternalを減らすべく、エピタキシャル厚み1120、1130に十分に増加したリンおよび置換型炭素濃度を持つn−MOSトランジスタであってもよい。概して、装置1100に類似したトランジスタは、キャリア移動性のゲインにより、およびエピタキシャル厚み1120、1130において減少したシート抵抗により、改善された飽和電流および改善されたデバイス速度を持ってもよい。
【0105】
故に、装置1100はCMOSデバイスのn−MOSデバイスであってもよい。例えば、図12は代表的なCMOS構造を示す。図12は、p−MOSデバイス1204に典型的様式で接続された、図11に関して上述した装置1100の実施形態のような、n−MOSデバイス1202を持つCMOSデバイス1200を示す。基板505は、CMOSデバイス1200を形成すべく、N型ウェル1224に関するP型ウェル524を含み、N型ウェル1224は基板505の第2領域に形成されるp−MOSトランジスタデバイス1204の一部であり、P型ウェル524の隣の基板505の第2の異なる界面表面1225を規定する。特に例えば、p−MOSデバイス1204は、ここに記載されたように材料510を電気絶縁することでp−MOSデバイス1204をn−MOSデバイス1202から電気絶縁させることで、n−MOSデバイス1202の隣に形成することができる。さらに、p−MOSデバイス1204は、ゲート電極1290下のゲート誘電体1244の下、およびP型接合1220、1230間のチャネルを含んでもよい。p−MOSデバイス1204もまた、スペーサ1212、1214とともに示される。
【0106】
図12も、圧縮性のひずみ1274、1284、1292、1294およびp−MOSデバイス1204を示す。例えば、接合1220および1230は、頂面1225下の基板505の箇所に向けて、圧縮性のひずみ1274、1284を生じさせてもよい。故に、ひずみ1274、1284はp−MOSデバイス1204のチャネルに圧縮性のひずみ1292、1294を生じさせてもよい。圧縮性のひずみ1292、1294は、接合1220、1230間のキャリア移動性(例えば、ウェル1224のチャネルの正孔の移動性)を増すのに足るものであってもよいことが理解されよう。特に、接合1220、1230は、基板505の格子間隔より大きい格子間隔を持つ材料から形成されてもよい(P型の電気的に正の電荷を持つ材料を形成すべく、ホウ素および/またはアルミニウムでドープされてもされなくてもよい、SiGeで形成されることにより)。最後に、CMOSデバイス1200はグランドGND、入力電圧Vin、出力電圧Vout、およびバイアス電圧VDDを持つ。
【0107】
上記明細書では特定の実施の形態を用いて説明している。しかしながら、それに対しては、請求項で述べるように実施形態の広義の精神および範囲から逸脱することなく様々な変更または修正を加えてもよい。よって明細書および図面は、限定的ではなく例示的に捉えられるべきである。
【図面の簡単な説明】
【0108】
【図1】ウェル、ゲート誘電体、およびゲート電極を持つ基板の部分の概略断面図である。
【0109】
【図2】先端領域を持つ接合領域を形成した後の図1の概略基板である。
【0110】
【図3A】接合を形成すべく接合領域に材料の厚みを形成した後の図2の基板を示す。
【0111】
【図3B】接合を形成すべく、先端注入を持つ接合領域に材料の厚みを形成した後の図2の基板を示す。
【0112】
【図4】代表的なCMOS構造を示す。
【0113】
【図5】ウェル、ゲート誘電体、ゲート電極、および先端領域を持つ接合領域を持つ基板の部分の概略断面図である。
【0114】
【図6】接合領域に結晶質材料の厚み、ゲート電極上にアモルファス材料の厚みを形成した後の図5の概略基板である。
【0115】
【図7】結晶質材料の厚みとアモルファス材料の厚みとを除去した後の図6の基板を示す。
【0116】
【図8】接合領域に結晶質材料の次の厚み、ゲート電極上にアモルファス材料の次の厚みを形成した後の図7の基板を示す。
【0117】
【図9】結晶質材料およびアモルファス材料の厚みを除去した後の図8の基板を示す。
【0118】
【図10】接合を形成すべく接合領域に結晶質材料の厚みを形成した後、およびゲート電極上にアモルファス材料の厚みを形成した後の、図9の基板を示す。
【0119】
【図11】アモルファス材料を除去した後の図10の基板を示す。
【0120】
【図12】代表的なCMOS構造を示す。
【技術分野】
【0001】
回路デバイスおよび回路デバイスの製造および構造である。
【背景技術】
【0002】
基板上の回路デバイス(半導体(例えばシリコン)基板上の集積回路(IC)トランジスタ、抵抗器、コンデンサ、など)における性能の改善は、典型的にこれらデバイスの設計、製造、および操作中に考慮される主要な要因である。例えば、相補型金属酸化膜半導体(CMOS)などにおけるように、金属酸化膜半導体(MOS)トランジスタデバイスの設計、製造あるいは形成中には、N型MOSデバイス(n−MOS)チャネル中の電子の移動を増加させ、P型MOSデバイス(p−MOS)チャネルにおける正電荷を帯びた正孔の移動を増加させることがしばしば望ましい。デバイス性能評価における重要なパラメタは任意の設計電圧で供給される電流である。このパラメタは一般にトランジスタ駆動電流あるいは飽和電流(IDsat)と称される。駆動電流は、トランジスタのチャネル移動度および外部抵抗を含む要因に影響される。
【0003】
チャネル移動度は、トランジスタのチャネル領域内のキャリア(正孔および電子)の移動度のことを言う。キャリア移動度の増加は、任意の設計電圧およびゲート長における駆動電流の増加と直接換言できる。キャリア移動度はチャネル領域のシリコン格子にひずみ(strain)をかけることで増加させることができる。p−MOSデバイスにおいては、キャリア移動度(つまり、正孔移動度)は、トランジスタのチャネル領域において圧縮性のひずみを(compressive strain)生成することで強化される。n−MOSデバイスにおいては、キャリア移動度(つまり、電子移動度)は、トランジスタのチャネル領域において伸張性のひずみを(tensile strain)を生成することで強化される。
【0004】
駆動電流はさらに(1)オーム接点(金属から半導体へ、および半導体から金属へ)に関する抵抗、(2)ソース/ドレイン領域そのもの内の抵抗、(3)チャネル領域とソース/ドレイン領域との間の領域(先端領域)の抵抗、および(4)最初の基板エピ層界面の位置における不純物(炭素、窒素、酸素)汚染による界面抵抗、を含むその他の要因によっても影響を被る。これら抵抗の合計も、一般に外部抵抗と称される。
【0005】
従前の先端(典型的にソース・ドレイン・エクステンションとも称される)領域製造は、ゲート・スペーサ誘電体層製造前に、ドーパント注入によりなされる。ドーパントの位置は基板の頂面付近に集中している。このドーパントの狭い帯は高い広がり抵抗に繋がり、電流の流れをチャネルからサリサイド接触に制限する。目下の技術水準の置換ソース・ドレインアーキテクチャでは、窪みの形状は良くなっているが、広がり抵抗に関しては依然、完全に最適化できていない。
【発明を実施するための最良の形態】
【0006】
局所的にひずみをかけるトランジスタチャネル領域はMOSトランジスタのチャネル領域にひずみを与える材料を用いて、ソースおよびドレイン領域に選択的エピタキシャル堆積を行うことで達成することができる。このようなプロセスの流れは、エッチング反応器を利用する一プロセス処理において、トランジスタのソース―ドレイン領域から基板材料をエッチングしてもよい。その後の処理において、除去された材料を堆積反応器内でSi合金材料に置き換えてもよい。エッチング反応器および堆積反応器は物理的に異なり別個であってもよい。従い、Si合金堆積プロセス開始前に、基板はエッチング反応器から取り出され、大気圧環境に曝されねばならない。Si合金は純粋なSiあるいはSi1−xGexあるいはSi1−xCxであってよく、非ドープであってもよいし、あるいはp型あるいはn型のドーパントでドープされていてもよい。堆積プロセスは選択的でも非選択的でもよい。ここで提供する実施形態によると、エッチング反応器および堆積反応器は物理的に同じであってもよい。
【0007】
例えば図1は、ウェル、ゲート誘電体、ゲート電極、および先端材料を持つ基板の部分の概略断面図である。図1は、ウェル124の上方の基板120の頂面125に形成されたゲート誘電体144を持つ基板120を含む装置100を示す。ゲート電極190はゲート誘電体144上に形成されていて、側面にスペーサ112および114が形成されている。エッチングマスク142はゲート電極190上に形成される。さらに電気絶縁材料130が周囲領域128からウェル124を電気的に絶縁すると示されている。表面170および表面180がゲート電極190に隣接すると示されている。装置100、および上述されたその部材は、一以上のプロセスチャンバを伴う半導体トランジスタ製造プロセスなどでさらに加工されて、p−MOSあるいはn−MOSトランジスタのパーツとなってもよい(例えば、CMOSデバイスのパーツなど)。
【0008】
例えば、基板120は、シリコン、多結晶シリコン、単結晶シリコンを含んでも、それから形成されても、それで堆積されても、それから成長させられてもよい。あるいはシリコンウェハなどのシリコンベースあるいは基板を形成する他の様々な適切な技術を利用してもよい。例えば、実施形態によると、基板120は、100オングストローム〜1000オングストロームの純粋シリコンの厚みを持つ単結晶シリコン基板基材を成長させることで形成されてもよい。あるいは、基板120は、CVDなどにより2マイクロメータの厚みの厚みを形成すべく、様々な適切なシリコンあるいはシリコン合金材料の十分な化学気相成長法(CVD)により形成されることで1〜3マイクロメータの厚みの厚みを持つ材料層を形成してもよい。また、基板120は、緩和されたあるいは非緩和の、グレードされた、あるいは非グレードのシリコン合金材料であってもよいと考えられる。
【0009】
図1に示すように、基板120は、基板120形成中あるいは形成後にドーピング基板120により形成される電気的に正の電荷を持つP型材料上の電気的に負の電荷を持つN型ウェルなどの、ウェル124を含む。特に、ウェル124を形成するには、頂面125はp−MOSトランジスタ(CMOSデバイスのp−MOSデバイスなど)のN型ウェルを形成するリン、ヒ素、および/またはアンチモンでドープされてもよい。ここで記載されるドーピングは、例えば、上述のドーパントのイオンあるいは原子を、材料(基板120あるいは基板120の中/上に形成される材料など)に注入するなどの、アングルド・ドーピング(angled doping)により遂行してもよい。例えば、ドーピングはイオン「銃」あるいはイオン「注入機」により、基板表面に超高速イオンを衝突させて、ドープされた材料を形成するイオン注入を含んでもよい。加速したイオンは材料の表面を貫通、あるいは下の材料に拡散して、ドープされた材料の深さを形成してもよい。例えば、マスクを非選択の一領域あるいは複数の領域上に配置して、ドーパントが前記非選択の一領域あるいは複数の領域へ侵入するのを妨げながら、一方でドーパントをウェル124へドープさせることなどにより、頂面125を選択的にドープしてもよい。
【0010】
この他にも、ウェル124を形成するには、頂面125をホウ素および/またはアルミニウムでドープして、n−MOSトランジスタ(例えば、CMOSデバイスのn−MOSデバイス)のP型ウェルを形成してもよい。
【0011】
従い、ウェル124はトランジスタデバイスの「チャネル」を形成するのに適した材料であってもよい。例えば、トランジスタデバイスチャネルは頂面125の下方、および表面170および180の間にあるウェル124の材料の一箇所として規定されてよく、あるいは表面170および180の隣に形成される接合、それらの消費箇所、および/またはそれらを含む接合であってもよい。
【0012】
図1は、ウェル124と周囲領域128との間の電気絶縁材料130を示す。材料130は様々な適切な電気絶縁材料、および周囲領域128からウェル124を電気的に絶縁するのに十分な構造であってもよい。例えば、周囲領域128は隣のあるいは関連のトランジスタデバイスのウェル領域であってもよい。詳しくは、材料130は、p−MOSデバイスのN型ウェル(例えば、ウェル124がN型ウェルを持つ箇所)と基板120の他の領域との間に形成され、N型ウェルをその他の領域から電気的に絶縁する、浅いトレンチ絶縁(STI)であってもよい。同様に、材料130はn−MOSデバイスのP型ウェル(例えば、ウェル124がP型ウェルである箇所)と基板120の他の領域との間に形成されるSTIであってもよい。従い、材料130はウェル124を基板120の他の領域から絶縁して、頂面125上に形成されるトランジスタの機能を提供してもよい(例えば、ウェル124と対になっている関連デバイスの隣接ウェルからウェル124を絶縁してCMOSデバイスを形成する)。一例においては、ウェル124がN型ウェルである箇所において、領域128の一つは、頂面125に形成されるp−MOSデバイスと対になったn−MOSデバイスの関連P型ウェルであり、CMOSデバイスを形成してもよい。あるいは、ウェル124がP型ウェルである箇所において、領域128の一つは、頂面125に形成されるn−MOSデバイスと対になったp−MOSデバイスの関連N型ウェルであり、CMOSデバイスを形成してもよい。材料130は材料130上に位置する材料層にドーピングすることで形成されてよく、および/またはウェル124形成の前あるいは前に形成されてもよい。
【0013】
図1に示すように、ゲート誘電体144は幅W2を持つ。ゲート電極190はゲート誘電体144上に幅W1で形成されると示されている。ゲート誘電体144の厚みは頂面125のトポグラフィに沿うように幅W2沿いに全域に亘り大体一貫していてもよい。さらには、ゲート誘電体144は比較的高い誘電率(例えば、二酸化ケイ素(SiO2)の誘電率以上の誘電率)を持つ材料により、あるいは比較的低い誘電率を持つ材料により形成されてもよい。ゲート誘電体144の厚みは1〜5ナノメータの厚みであってもよい。ゲート誘電体144はCVD、原子層堆積(ALD)、ブランケット堆積、選択的堆積、エピタキシャル堆積、超高真空(UHV)CVD、高速熱的(RT)CVD、低圧(RP)CVD、分子線エピタキシー(MBE)などの堆積法、および/または、その他の適切な成長、堆積、あるいは形成プロセスにより形成されてもよい。ゲート誘電体144は装置100に適切なP型仕事関数を持っていてもよい(例えば装置100がp−MOSデバイスである場合)。あるいは、ゲート誘電体144は装置100に適切なN型仕事関数を持っていてもよい(例えば装置100がn−MOSデバイスである場合)。詳しくは、ゲート誘電体144は、二酸化ケイ素(SiO2)、酸化ハフニウム(HfO)、ケイ酸ハフニウム(HfSiO4)、酸化ジルコニウム(ZrO)、炭素ドープ酸化物(CDO)、立方晶窒化ホウ素(CBN)、リンケイ酸ガラス(phosphosilicate glass)(PSG)、窒化ケイ素(Si3N4)、フッ素系ケイ酸ガラス(FSG)、炭化ケイ素(SiC)などの誘電体により形成されてもよい。
【0014】
ゲート電極190は、ゲート誘電体144の形成について上述したプロセスなどにより、形成することができる。さらには、ゲート電極190はシリコン、多結晶シリコン、結晶シリコン、および/または様々な他の適切なゲート電極材料などの、様々な半導体あるいは伝導体材料で形成されてもよい。さらに、ゲート電極190は形成中あるいは形成後にドープされてもよい。例えばゲート電極190は、ホウ素および/またはアルミニウムでドープされることで電気的に正の電荷を持つp型ゲート電極を形成してもよい(例えば、CMOSデバイスの一部であってもよいp−MOSデバイスについて)。逆に、ゲート電極190は、リン、ヒ素、および/またはアンチモンでドープされて、電気的に負の電荷を持つn型ゲート電極を形成してもよいと思われる(例えば、CMOSデバイスの一部であってもよいn−MOSn−MOSデバイスについて)。
【0015】
ゲート電極190はp−MOSあるいはn−MOSデバイスにつき適切な厚みを持ってもよい(装置100がp−MOSあるいはn−MOSデバイスである場合など)。例えば、ゲート電極190は基板120上に形成されるトランジスタに、0.1〜0.5ボルトの閾値「ON」電圧を持たせるような厚みを持っていてもよい。場合によっては、ゲート電極190は例えば、150〜2000オングストローム(15〜200ナノメータ(nm))の厚みを持ってもよい。ゲート電極190は、p−MOSデバイスのゲート電極に対応する仕事関数を持っていてもよい(例えば、装置100がp−MOSデバイスの場合)。あるいは、ゲート電極190は、n−MOSデバイスのゲート電極に対応する仕事関数を持っていてもよい(例えば、装置100がn−MOSデバイスの場合)。
【0016】
図1はゲート電極190およびゲート誘電体144の表面に形成されたスペーサ112およびスペーサ114を示している。詳しくは、スペーサ112およびスペーサ114はゲート電極190の側壁表面、およびゲート誘電体144の頂面(基板120とは反対側の表面)に形成されてもよい。スペーサ112、114は、窒化ケイ素(Si3N4)、二酸化ケイ素(SiO2)、および/または様々な他の適切な半導体デバイススペーサ材料で形成されてもよい。
【0017】
図1はさらに、ゲート電極190上に形成されるエッチングマスク142を示す。エッチングマスク142は窒化ケイ素(Si3N4)から形成される「ハード」マスクであってよく、上述のゲート誘電体144を形成する目的の他の材料であってもよい。例えば、エッチングマスク142はゲート電極190、ゲート誘電体144および/またはスペーサ112、114を形成するときに利用されてもよい。詳しくは、マスク142の形状に対応する箇所、あるいはマスク142の周辺領域は、マスク142をエッチングストップとして利用して、上からエッチングにより除去してもよい。
【0018】
例えば、スペーサ112、114は先ず、ゲート誘電体144について上述した誘電体材料と類似した誘電体材料を基板120の表面、ゲート電極190の側壁表面、頂面エッチングマスク142に沿って等角的に堆積することで形成されてもよい。そして、形成されたあるいは堆積された誘電体材料はパターニングおよびエッチングされて、スペーサ112、114を作成してもよい。
【0019】
実施形態によると、表面170および表面180などにおける、ウェル124および基板120の箇所が削除されることで、ゲート電極190の隣の基板120の接合領域が形成されてもよい。例えば、ゲート電極190の隣の接合は、基板120の表面170、180の数箇所を除去して基板120に接合領域あるいは窪みを形成して、その後接合材料を接合領域に形成あるいは堆積することで形成されてもよい。このような除去は、接合領域がゲート誘電体144の下に広がるように「ソース―ドレイン窪み」エッチングを含んでもよい。
【0020】
例えば、図2は、先端領域を持つ接合領域の形成後の図1の概略基板である。図2は、ゲート電極190の隣の基板120の表面170に形成される窪み、及びゲート誘電体144の底面の下のソース―ドレイン窪みのような、接合領域270を示す。同様に、図2は、ゲート電極190の隣の基板120の表面180に形成される窪み、及びゲート誘電体144の底面の下のソース―ドレイン窪みのような、接合領域280を示す。
【0021】
接合領域270は基板表面222(例えば、接合領域270のベース表面)、切子面220、および先端領域276を規定する。先端領域276は切子面220とゲート誘電体144の底面との間にある。例えば、先端領域276は、切子面220とゲート誘電体144の底面との間に角度A1を持つ切子面220を規定すると言うことができる。同様に、接合領域280は基板表面232、切子面230、及び先端領域286を規定する。先端領域286は切子面230とゲート誘電体144との間に在る。先端領域286は、切子面230とゲート誘電体144の底面との間に角度A2を持つ切子面230を規定すると言える。
【0022】
実施形態によると、好ましい角度A1および/またはA2は52度〜57度の角度であってもよい。例えば、角度A1、A2は双方とも、略52度、53度、54度、54.7度、54.74度、54.739137度、54.8度、55度、56度であってもよい。この角度範囲は、従来のミラー指数命名法(Miller index nomenclature)を利用して示される、{111}面族の配置に略対応する。代替的実施形態では、角度A1、A2が0度〜90度の範囲にあるようになっており、ここにリストした好ましい範囲が除外されている。
【0023】
実施形態によると、先端領域276、286はスペーサ112、スペーサ114、および/またはゲート電極190の下に延びてもよい。例えば、先端領域276、286は、0より大きい幅などの、幅W2に等しい幅から、幅W2より小さい幅までの、ゲート誘電体144の底面下に頂面125沿いに延びてもよい。従い、切子面220、230は基板120の頂面125の隣のゲート誘電体144の底面に接触して、切子面220、230間の頂面125下のチャネルを形成してもよく(例えば、装置200に形成されるトランジスタのチャネル)、ここで切子面220、230は各々、ゼロと幅W2の半分の間の距離でゲート誘電体144の下に延びていてもよい。従い、スペーサ112、スペーサ114、および/またはゲート電極190の下のゲート誘電体144の底面に接するよう、ゲート誘電体144の底面に接触し、その下に延びる切子面220、230を形成するように基板120の数箇所を除去してもよい。
【0024】
接合領域270および/または280は、上面125の下に800オングストローム〜1300オングストロームの深さを持ってもよいと考えられる。さらには、接合領域270および/または280は、トランジスタデバイス(例えば、CMOSデバイスのp−MOSあるいはn−MOSデバイス)の接合を形成すべく、これら領域に材料を堆積するのに適した幅あるいは寸法を持ってもよい。
【0025】
接合領域270および/または280は「ソース―ドレイン領域」あるいは「拡散領域」と称することができる。また、適切な材料が接合領域270、280に形成、堆積、あるいは成長されるとき、生じる材料は「接合」「ソース」「ドレイン」「拡散領域」として称することができる。
【0026】
実施形態によると、接合領域270、280は基板120の、表面170および180におけるような望ましくない箇所を除去することで形成することができる。例えば、第1操作中、フォトレジストを利用して除去すべきハードマスクの領域(例えば、図1の装置100の上方のハードマスク層)を規定する、二つの操作をパターニングするプロセスが利用されてもよい。これらハードマスク領域はその後エッチングで取り除かれる。このエッチングの後で、フォトレジストが除去され、窪みエッチングを施して基板120の望ましくない箇所を除去することで接合領域270、280を形成する(残りのハードマスクで被覆されていない、望ましくない露出箇所をエッチングで除去する)。エッチングストップ、誘電体材料、フォトレジスト、あるいはマスキングおよびエッチング処理に適した他の材料(例えば、負のフォトレジストマスク、正のフォトレジストマスク、二酸化ケイ素(SiO2)、あるいは窒化ケイ素(Si3N4))を利用するフォトリソグラフィーパターニングも、図2に示すように、接合領域270、280を形成すべくソース―ドレイン窪みエッチングを施す間に保護したい領域を規定するのに利用されてもよい。
【0027】
表面170、180などの基板120の望ましくない箇所を除去することで接合領域270、280を形成するのに適した非プラズマエッチングケミストリーには、塩素(Cl2)、塩酸(HCI)、フッ素(F2)、臭素(Br2)、HBrおよび/または、基板120の箇所を除去することのできる他のエッチングプロセスが含まれる。SF6、NF3などのケミストリーを含むプラズマエッチングは、代替実施形態として可能性がある。今日入手できる典型的なエピタキシャル堆積装置の種類は(例えば、チャンバあるいは反応器)は、上述の非プラズマエッチングを、少ない修正で、あるいは修正なしに行うことができる。上述のプラズマエッチングができるようになる変更、および同じ反応器内でのCVD堆積もできるが、ハードウェアに対して多大な複雑性が加わる(例えば、チャンバあるいは反応器)。
【0028】
接合領域270、280をエッチングするのに適したチャンバには、CVDチャンバ、ALDチャンバ、UHVCVDチャンバ、RTCVDチャンバ、RPCVDチャンバ、MBEチャンバ、「バッチ」UHV CVDチャンバ、コールド・ウォール(cold wall)UHV CVDチャンバ、大気圧(AP)CVDチャンバ、低圧(LP)CVDチャンバ、あるいは一以上のこれらチャンバあるいは反応器の機能を組み合わせたチャンバ反応器が含まれる。
【0029】
さらに、接合領域270、280を形成するエッチングは、「コールド・ウォール」あるいは「ホット・ウォール」内において、1E−4Torr〜1,000Torrの圧力(例えば、1E−3、1E−2、0.1、1.0、10、100、1000Torrのうちの一つの十進範囲(decimal range)の圧力で)でなされてもよい。また、接合領域270、280を形成するエッチングは、例えば摂氏500〜900度の、典型的なエピタキシャルシリコン合金堆積温度で行われてもよい。「コールド・ウォール」反応器は、堆積あるいはエッチング中に室温である容器壁を持つ反応器として記すことができる。「コールド・ウォール」反応器の容器壁は、金属から製造されてもよい。または、「ホット・ウォール」反応器の容器壁が、堆積あるいはエッチング中に室温より高い温度である、石英あるいは他のセラミックから製造されてもよい。
【0030】
例えば、接合領域270、280は、塩素(Cl2)、塩酸(HCI)、水素(H2)、および/または、窒素(N2)を含む混合物を含むことのできるエッチャントガスで、基板120の箇所を除去あるいはエッチングすることで形成されてもよい。詳しくは、上述のガスのうちの一以上を含むエッチャントあるいはガスは、装置100が収納されるチャンバ内に、一分につき5標準立方センチメータ(SCCM)〜10SCCMの速度で、摂氏500度〜摂氏800度(例えば、摂氏500、525、540、550、560、575、600、625、650、675、700、750、800度)の温度で、30〜90分間(例えば、30、35、40、45、50、55、60、65、75、85、90分間)流入されて、基板120の表面170、180の箇所をエッチングしてもよい。実施形態によると、接合領域270および/または280は、3E−3Torr〜7E−3Torrの間(例えば、3E−3、3.5E−3、4E−3、4.5E−3、5E−3、5.5E−3、6E−3、6.5E−3、7E−3)の圧力で形成されてもよい。場合によっては、塩素ガスを利用して、上述のチャンバ内で接合領域270、280を、摂氏650度の温度で3E−3Torr〜7E−3Torrの間の圧力で、および300ミリメータ(mm)UHV CVDコールド・ウォール単一ウェハ反応器でエッチングすることもある。
【0031】
例えば図3Aは、接合を形成すべく接合領域に材料の厚みを形成した後の図2の基板を示す。図3Aは、接合領域270に材料370が形成され、接合領域280に材料380が形成された装置300を示す。材料370および/または材料380は、接合、ソース、ドレイン、あるいは拡散領域として記載されてもよい。さらには、材料370は、基板120の頂面125よりも優位の接合頂面372を有すよう形成されてもよい。詳しくは、材料370は基板120の材料の格子間隔よりも大きな格子間隔を持つシリコンゲルマニウム材料の厚みを持ってもよい。同様に、材料380も、頂面125よりも優位の接合頂面382を持つよう形成されてもよい。例えば、材料370は、結晶質シリコンゲルマニウム合金、ゲルマニウム、あるいはシリコン材料(例えばSiXGe1−XなどのSiGe)のエピタキシャル厚みを持つ厚みT4であってよい(ここで寸法および/または厚みT4は、基板120に圧縮性のひずみを起こすのに十分である)。材料は純粋でも、p型ドーパントにドープされていてもよい(BおよびAlなど)。または、材料370は結晶質シリコンカーボン合金材料(例えばSiXC1−X)のエピタキシャル厚みを持つ厚みT4であってよい(ここで寸法および/または厚みT4は、基板120に伸張性のひずみを起こすのに十分である)。材料は純粋でも、n型ドーパントにドープされていてもよい(PおよびAs、Sbなど)。例えば、材料370は基板120の格子間隔よりも小さい格子間隔を持つシリコンカーボン合金(SiXC1−X)の厚みであってもよい。同様に、材料380は、寸法および/または厚みT5が基板120にひずみを起こすのに十分である、結晶質シリコンゲルマニウム合金(SiXGe1−X)のエピタキシャル厚みの厚みT5を持っていてもよい。
【0032】
例えば、図3Aに示すように、材料370は頂面125下の基板120の箇所に対して圧縮性のひずみ374を生じさせることができ、材料380は基板120の同じ箇所に対して圧縮性のひずみ384を生じさせることができる。故に、ひずみ374は圧縮性のひずみ392を生じさせることができ、ひずみ384は圧縮性のひずみ394を材料370と材料380との間の基板120のチャネル内に生じさせることができる(例えば、接合領域270、280、および装置300のチャネル内に形成されるp型接合材料の間の圧縮性のひずみ、ここで装置300はp−MOSデバイス)。圧縮性のひずみ392、394は、材料370と材料380との間のキャリア移動性(例えば、ウェル124のチャネルの正孔の移動性)を増すのに足る、切子面220と230との間のひずみであってもよいことが理解されよう。つまり、基板120内のチャネルは、基板120の材料の格子間隔よりも大きい材料370および/または材料380の格子間隔が引き起こす圧縮性のひずみ下にあってもよい(例えば、ここで材料370および材料380はシリコンゲルマニウム合金材料である)。
【0033】
別の例においては、材料370および材料380は伸張性のひずみを装置300のチャネルに生じさせてもよい(例えば、ひずみ374、384、392、394の方向を逆にする場合)。この場合、装置300のチャネルの伸張性のひずみは、装置300がn−MOSデバイスである場合、材料370と材料380との間のキャリア移動性(ウェル124のチャネル内の電子の移動性)を増すのに足る、切子面220と230との間のひずみであってもよい。対応して、基板120内のチャネルは、基板120の新たな材料の格子間隔より大きい、材料370および/または材料380の格子間隔が引き起こす伸張性のひずみ下にあってもよい(例えば、これら材料はシリコンカーボン合金である)。
【0034】
材料370および材料380は化学気相成長法あるいはゲート誘電体144を形成する上述の他のプロセスにより堆積されてもよい。例えば、材料370および材料380は、接合領域270、280形成目的のおよびゲート誘電体144形成目的の、上述のチャンバ内に形成されてもよい。材料370および380を形成、成長、あるいは堆積するのに適したチャンバは、シリコンベースの要素あるいは合金のフィルムの選択的堆積ができる装置を含む。例えば、材料370および材料380を形成するのに適したチャンバのなかには、CVDチャンバ、ALDチャンバ、UHVCVDチャンバ、RTCVDチャンバ、RPCVDチャンバ、MBEチャンバ、「バッチ」UHV CVDチャンバ、コールド・ウォールUHV CVDチャンバ、大気圧(AP)CVDチャンバ、低圧(LP)CVDチャンバ、あるいは一以上のこれらチャンバあるいは反応器の機能を組み合わせたチャンバ反応器が含まれる。
【0035】
適した堆積技術には、シリコンウェハ上の水素化物あるいは塩素処理された水素化物の前駆ガスの熱分解が含まれる。堆積圧力は1E−4Torr〜1000Torrであってもよい(例えば、1E−3、1E−2、0.1、1.0、10、100、あるいは1000Torrのうちの一つの十進範囲内の圧力)。堆積はコールド・ウォールあるいはホット・ウォール反応器内で起こってもよい。詳しくは、材料370、380はシラン、ジシラン、ジクロロシラン、および/またはメチルシランガスの選択的堆積により接合領域270および280の表面にシリコン合金あるいはシリコン元素材料の厚みを化学結合してそこに接合を形成することで形成されてもよい。代替的実施形態においては、これはトリシランをシリコン前駆体として、および下記と同じ合金およびドーパント前駆ガスを使用することで行われてもよい。
【0036】
あるプロセスには、堆積が300mmエピタキシャルUHV CVDコールド・ウォール単一ウェハ反応器において行われるものがある。材料370、380を形成するのに適切な温度は、300E−3Torr〜7E−3Torr(例えば、3E−3、3.5E−3、4E−3、4.5E−3、5E−3、5.5E−3、6E−3、6.5E−3、7E−3)の圧力において、室温、摂氏500〜800度の温度が含まれる。幾らかの例においては、材料370および380は、一分につき7標準立方センチメータ(SCCM)〜20SCCMのジシランを導入、および10SCCM〜300SCCMのメチルシランを導入することで形成される。例えば、厚みT4および/またはT5は1000オングストローム〜1500オングストロームの厚みであってもよい(1050、1100、1150、1200オングストロームの厚みなど)。
【0037】
材料370および380は形成中にドープされても、および/または形成後にドープされてもよい。幾らかの実施形態においては、材料370および/または380は、シリコン前駆体の流れがゲルマン、メチルシラン、アセチレン、ジボラン、塩化ホウ素、ホスフィン、アルシン、および/またはスチビンにより追従される堆積中に、合金化されてもドープされてもよい。例えば、形成中あるいは形成後には、材料370および380は、ホウ素および/またはアルミニウムなどによりドープされ電気的に正の電荷を持つP型接合材料を形成してもよい。一実施形態においては、材料370および材料380はホウ素および/またはアルミニウムによりドープされたエピタキシャル結晶質シリコンゲルマニウム合金材料として接合領域270および280に形成され、その後追加的なホウ素および/またはアルミニウムによりドープされてもよい。
【0038】
あるいは、形成中および/または形成後に、材料370および380は、電気的に負の電荷を持つN型接合材料を形成するリン、ヒ素、および/またはアンチモンなどでドープされてもよい。一実施形態においては、材料370および380は、接合領域270および280に形成されるシリコンカーボン合金エピタキシャル結晶質材料であってよく、その後追加的なリン、ヒ素、および/またはアンチモンでドープされてもよい。
【0039】
故に、材料370および380は、p−MOSについては(SiX(Ge)1−X:(B,Al)、およびn−MOSについてはSiXC1−X:(P,As,Sb)であってもよい。材料370および380形成に続いて、装置300はアニーリングなどの熱処理にかけられてもよい。
【0040】
さらに、幾らかの実施形態によれば、接合領域270および280の形成、および、材料370および材料380の形成、堆積、あるいは成長は、同じチャンバ、同じ反応器で、同じ圧力、同じ温度下で、同じ設定で、および/または一チャンバあるいは反応器でそのチャンバあるいは反応器の封止あるいは真空状態を壊すことなく起こってもよい。プロセスは、最初にエッチングガスを流す一式のプロセスおよび、その後になされる堆積ガスを流す一式のプロセスを含む。故に、材料370および380の形成は、接合領域270および280の形成とともにイン・サイチューでなされてもよい。接合領域270および280を、材料370および380の堆積に利用されるのと同じチャンバ内で形成することにより、接合領域270および280、および材料370および380の表面の炭素、酸素、窒素を含む望ましくない不純物を除去することもできる。接合領域270および280の形成、および材料370および380の形成に適したチャンバには、上述の接合領域270および280の形成用チャンバが含まれる。
【0041】
例えば、接合領域270および280の形成、および材料370および380の形成を同一のチャンバでなすのに適したチャンバには、CVDチャンバ、ALDチャンバ、UHVCVDチャンバ、RTCVDチャンバ、RPCVDチャンバ、MBEチャンバ、「バッチ」UHV CVDチャンバ、コールド・ウォールUHV CVDチャンバ、大気圧(AP)CVDチャンバ、低圧(LP)CVDチャンバ、あるいは一以上のこれらチャンバあるいは反応器の機能を組み合わせたチャンバ反応器が含まれる。堆積方式は選択的でも非選択的でも構わない。さらに、接合領域270および280の形成および材料370および380の堆積は、同じ真空状態の同じチャンバ内でなすことができる(例えば、チャンバを開いたり、チャンバを開封したり、チャンバの内部をチャンバ外の空気に曝すことなしに)。例えば、接合領域270および280、および材料370および380は、1E−4Torr〜1000Torrの圧力(1E−3、1E−2、0.1、1.0、10、100、あるいは1000Torrの一つの十進範囲内(decimal range)の圧力)を持つチャンバ内で、チャンバを開いたり、チャンバを開封したり、チャンバの内部をチャンバ外の空気に曝すことなしに、形成されてもよい。
【0042】
一例においては、ソースドレイン材料の堆積(例えば、材料370および380の堆積)が直後に続く、イン・サイチューに窪んだソースドレインエッチング(例えば、接合領域270および280をなすこと)をなすプロセスは、UHV CVDチャンバ内でなされる(例えば、300mmエピタキシャルUHV CVDコールド・ウォール単一ウェハ反応器)。このプロセスは、エッチングガス一式および堆積ガス一式を利用することで切子面220および230を持つ接合領域を形成して、その後、シリコンあるいはシリコン合金材料を選択的に堆積することでこれら切子面に接合を形成する。さらに、エッチングおよび/または堆積プロセス中に水素(H2)および/または、窒素(N2)をキャリアガスとして利用してもよい。材料370および380の堆積は、領域270および280のエッチングの直後に、装置200の処理の次の操作において、チャンバの開封あるいは真空を破ることの前に、領域270および280の窪みの形成の30分間に、および/またはチャンバの「ポンプアウト」の後に、領域270および280の形成に利用されるエッチャントあるいはガスを除去すべく行われることが留意される。
【0043】
一例においては、10〜300分間(例えば30、40、50、60、70、80、90、100、120分間)、5〜10SCCMの流量の純粋な塩素ガスを利用したエッチングプロセスを利用して、領域270および280を形成する。純粋な塩素ガスのポンプアウトに続き、領域270および280へ材料370および380を形成すべく、同じチャンバで、チャンバ内を外気に曝すことなく、堆積プロセスが起こる。
【0044】
堆積プロセスは、10〜200秒間(例えば10、15、20、25、30、35、40、45、50、60、70、80、90秒間)7〜20SCCMの流量のジシランおよび10〜30SCCMの流量のメチルシランを含むことができ、ジシランおよびメチルシランはその後、5秒間ポンプアウトされ、このポンプアウト期間の後に純粋塩素ガスを5〜15SCCMの流量で10〜200秒間(例えば、10、15、20、25、30、35、40、45、50、60、70、80、90秒間)導入する工程が続く。塩素ガスはその後5秒間ポンプアウトされる。ジシラン、メチルシラン、およびその後の塩素エッチングは、50〜100回繰り返されて(例えば、70回、75回、80回、85回、あるいはその他の50〜100回の間の回数繰り返され)材料370および380が形成される。
【0045】
一例においては、窪んだソースドレインエッチングは、300ミリメータ(mm)ウェハUHV CVDコールド・ウォール単一ウェハ反応器内でソースドレイン材料の堆積とともにイン・サイチュー
になされる。先ず、反応器を摂氏650度に保ったまま、チャンバに純粋塩素を一分につき5標準立方センチメータ(SCCM)〜10SCCMの速度で一時間にわたり流して基板120の箇所を除去あるいはエッチングすることで、接合領域270および280を形成する。接合領域270および280は1000オングストロームの深さまで形成される。
【0046】
次に、材料370および380が、反応器を摂氏650度に保ったまま、標準MOS集積により、エッチングの「直後」に、領域270および280に形成される(他のいかなる処理も塩素エッチャントのポンプアウトと、材料370および380の堆積との間になされない、ということ)。例えば、7〜20SCCMの流量の純粋ジシランと、10〜30SCCMの流量のH2に10パーセントのメチルシランとを30秒間導入して、5秒間ポンプアウトすることで、材料370および380を形成あるいは堆積する。ポンプアウト期間の後に、5〜15SCCMの流量の純粋塩素ガスを30秒間導入して、5秒間ポンプアウトする。
【0047】
ジシランおよびメチルシランの導入、ポンプアウト、塩素の導入、ポンプアウト、というシーケンスは、75回繰り返され、Si−C合金からなり、一原子パーセントのCおよび1100オングストロームの厚みの材料370および380が形成される。さらに、反応器の封止あるいは真空は75回の繰り返しの間損ななくてよいことが理解されよう。同様に、チャンバの圧力および摂氏650度の温度が75回の繰り返しの間維持されてもよい。
【0048】
こうして、材料370および380は、Cの原子パーセントが炭素の0.1〜2パーセントであり(例えば1パーセント)、厚みが1100オングストロームのSi―C合金のエピタキシャル層として形成されてもよい。あるいは、材料370および380は、Geの原子パーセントが10〜40パーセント(例えば20パーセント)であり、厚みが1100オングストロームのSiGe合金として形成されてもよい。
【0049】
上述のプロセスで、および/または同じチャンバで、チャンバの真空状態あるいは封止を壊すことなく、接合領域270および280、および材料370および380を形成することにより、極めて高品質のエピタキシャルフィルム接合領域材料370および380が接合領域270および280に、界面汚染あるいはひずみをもつチャネルなしに電子あるいは正孔の移動性を増すよう形成され、且つ、少なくとも次の四つの観点において駆動電流が増す。
1.切子面220および230は、高い純度のせいで、接合位置においてエピタキシャル材料のよく定義された高品質界面となりうる。例えば、領域270および280の形成(切子面220および230を含む)および材料370および380の形成が上述のように単一のチャンバ内でなされることで、当初の基板のエピ層界面位置において(切子面220、230および材料370、380の間)不純物による汚染により(炭素、窒素、酸素の量が界面で減ることにより)界面抵抗が減ることがあり、これが、よりよい界面制御、より低いRexternalおよびより高い駆動電流に繋がることがある。同様に、このような形成により、材料370および380で界面不純物汚染が減り、材料370および380で、より高いドーパント汚染を起こすことがあり(例えば、ホウ素、アルミニウム、リン、ヒ素、および/またはアンチモン)、またソース/ドレイン領域自身内の抵抗が減ることがあり、故に、よりよい界面制御、より低いRexternalおよびより高い駆動電流に繋がることがある。
2.略54度の角度の切子面220および230を持つソース―ドレイン窪みの形状は、最適な電流波及を提供する。例えば、上述のように形成された切子面220および230の角度、配置、および平面特徴は、切子面および先端を通じて電流をより均等に容易に(より大きな総体規模および量で)波及させるのに(例えば、電流が材料370および380およびチャネル領域の間を流れること)最適な先端形状および配置を提供することがあり、チャネル領域および材料370、380間の領域の抵抗を低くし、より低いRexternalおよびより高い駆動電流に繋がる。
3.また略54度の角度の切子面220および230は、チャネル下で短絡、および短絡チャネル効果を引き起こしかねないドーパントのオーバーランに対して最大抵抗を提供する。窪みおよび先端領域376および486は、短絡チャネル効果あるいは短絡の惧れなく、チャネルのより近傍に配置することができる。
4.ミスフィット転位の形成によるひずみ緩和は、界面汚染が存在する場合に強化される。この発明は、緩和なしに堆積フィルムで、より高いひずみ利用ができる。例えば、領域270および280の形成(切子面220および230を含む)、および材料370および380の形成を上述のように単一のチャンバでなすことにより、材料370および380内でゲルマニウムあるいは炭素の濃度がより高くなり、チャネル内のひずみ量がより多くなり、トランジスタとして利用される間により高いキャリア移動性および駆動電流を生じる。
【0050】
さらに、接合領域270および280、および材料370および380を上述のプロセスで形成する際、接合/基板界面における生来の酸化物ビルドアップが減らされ(例えば、材料370、380および基板のウェル124の間の界面)、これら界面における炭素、酸素、および/または窒素汚染が減らされ、湿式洗浄(例えば、洗浄に必要な処理待ち時間制限)が不要となり、処理中に必要となるツール種類の数が減らされ、ネスト化した領域のローディング(loading)が減らされ、(1,1,1)切子面を持つ、平面化、平坦化され、および適切な配置の先端プロフィールが(先端376、386について)生成され、チャネルにおける電子および/または正孔移動性が、接合領域内でp−MOSについては(SiXGe1−X):B,Al、およびn−MOSについては(SiXC1−X):P,As,Sbであることにより改善され、RExternalが、許される範囲のドーパントの高い濃度により減らされる(例えば、p−MOSについては(SiXGe1−X):B,Al、およびn−MOSについては(SiXC1−X):P,As,Sbを形成するべく、エピタキシャル堆積中および/またはエピタキシャル堆積後に、リンあるいはホウ素を接合にドープする)。
【0051】
また、上述の構想は、スペーサ下には広がるが、ゲート電極下には広がらない接合領域(ソースドレイン領域)を持つトランジスタを形成するべく適用することもできる。このような場合、先端の注入(例えば、ドープされた基板材料)をゲート電極下の接合領域の隣に形成することができる。例えば図3Bは、接合を形成すべく先端注入を持つ接合領域に材料の厚みを形成した後の図2の基板を示す。図3Bはスペーサ112および114の下に広がるがゲート電極190の下には広がらない接合領域270および280(例えば、ソースドレイン領域)を示す。さらに示されているのは、先端注入354および364(例えばドープされた基板材料)がゲート電極下の接合領域の隣に形成されてもよいことである。先端注入354および364は、例えば基板120の形成中あるいはその後に、基板120をドープすることなどの、この業界では標準的なプロセスで形成されてもよい。詳しくは、ウェル124を形成するには、頂面125はホウ素および/またはアルミニウムでドープされることでp−MOSトランジスタのp型先端注入を形成してもよい。基板120の表面をドープすることで先端注入のp型材料を形成した後、p型材料の箇所を除去あるいはエッチングして、図2に関して上述したような接合領域270および280を形成する。従い、図3Bに示すように、切子面320および330は、ゲート誘電体の底面下に形成される堆積材料から製造される先端を持つと示されてもよい(例えば、先端注入)。
【0052】
図3A同様に、図3Bは、材料370が頂面125下の基板120の箇所に対して圧縮性のひずみ374を生じさせてもよく、材料380が基板120の同じ箇所に対して圧縮性のひずみ384を生じさせてもよいことを示している。故に、ひずみ374は圧縮性のひずみ392を生じさせてもよく、ひずみ384は基板120のチャネル中、先端注入354および364間に、圧縮性のひずみ394を生じさせてもよい。圧縮性のひずみ392および394は、材料370、材料380、および先端注入354、364の間のキャリア移動性(例えば、ウェル124のチャネルの正孔移動性)を増すのに足る、切子面220、230、および先端注入354、364の間のひずみであってもよいことが理解されよう。
【0053】
別の例においては、材料370および材料380は装置300のチャネル中に伸張性のひずみを生じさせてもよい(例えば、ひずみ374、384、392、394の方向を逆にする場合)。この場合、装置300がn−MOSデバイスである場合、装置300のチャネル内の伸張性のひずみは、材料370および材料380間のキャリア移動性(例えば、ウェル124のチャネル内の電子移動性)を増すのに足る切子面220、230、先端注入354、364間のひずみであってもよい。
【0054】
例えば、図4は代表的なCMOS構造を示す。図4は、図3Aおよび3Bについて上述したような装置300のp−MOS実施形態のような、n−MOSトランジスタデバイス478に典型的方法で接続されるp−MOSデバイスを持つCMOSデバイス400を示す。基板120は、CMOSデバイス400を形成すべくN型ウェル124に関するP型ウェル422を含み、P型ウェル422は、基板120の第2領域上に形成されるn−MOSトランジスタデバイス478の一部であり、N型ウェル124の隣の基板120の異なる第2内面425を定義している。詳しくは、例えば、ここで記載されるように材料130を電気絶縁することで、n−MOSデバイス478をp−MOS装置300から電気的に絶縁することで、n−MOSデバイス478がp−MOS装置300の隣に形成されてもよい。さらに、n−MOSデバイス478はゲート電極490の下であるゲート誘電体444の下、およびN型接合470および480の間にあるチャネルを含むこともできる。n−MOSデバイス478はさらにスペーサ412および414を持つとして示されている。n−MOSデバイス478は、図3AおよびBとの関連で上述した装置300のn−MOS実施形態であってもよい。故に、CMOSデバイス400はグランドGND、入力電圧Vin、出力電圧Vout、およびバイアス電圧VDDを持つ。
【0055】
幾らかの実施形態によると、図1−4の関連で上述した技術およびプロセスは、接合領域への結晶質材料のエピタキシャル厚みのブランケットあるいは非選択的堆積をなして、例えばトランジスタデバイスの形成中などに、ゲート電極上に接合およびアモルファス材料の等角的厚み(conformal thickness)を形成する。例えば、図1−4の関連で上述した技術およびプロセスは、図5−12の関連で以下に記載するプロセスおよびデバイスと組み合わせても組み合わせなくてもよい。
【0056】
図5はウェル、ゲート誘電体、ゲート電極、および先端領域を持つ接合領域を持つ基板の部分の概略断面図である。図5は、ウェル524の上方の基板505の上面525に形成されたゲート誘電体544を持つ基板505を含む装置500を示す。ゲート電極590はゲート誘電体544上に形成されていて、側面にスペーサ512および514が形成されている。エッチングマスク542はゲート電極590上に形成される。さらに電気絶縁材料510が、周囲領域528からウェル524を電気絶縁すると示されている。接合領域570および580がゲート電極590に隣接すると示されている。装置500、および上述されたその部材は、一以上のプロセスチャンバを伴う半導体トランジスタ製造プロセスなどでさらに加工されることでp−MOSあるいはn−MOSトランジスタのパーツとなってもよい(例えば、CMOSデバイスのパーツなど)。
【0057】
図5の特徴は、上述の図1の特徴と「対応」していてもいなくてもよい(「対応」とは、対応するあるいは類似する特徴、材料、ドーピング、幅、長さ、深さ、厚み、および機能がある、対応するあるいは類似するチャンバあるいは反応器に形成されている、および/または対応するあるいは類似するプロセスにより形成される、ということである)。例えば、図5においては、基板505は基板120に対応していてよく、エッチングマスク542はエッチングマスク142に対応していてよく、スペーサ512、514はスペーサ112、114に対応していてよく、幅W51は幅W1に対応していてよく、幅W52は幅W2に対応していてよく、頂面525は頂面125に対応していてもよい(上述の図1参照)。
【0058】
さらに図5においては、ウェル524は、図1のウェル124に関して上述したようなn−MOSトランジスタのP型ウェルに対応していてもよい。詳しくは、ウェル524を形成すべく、頂面525はホウ素および/またはアルミニウムにドーピングされることでn−MOSトランジスタのP型ウェルを形成してもよい(CMOSデバイスのn−MOSデバイス)。故に、ウェル524は、n−MOSトランジスタデバイスの「チャネル」を形成するのに適した材料であってもよい。例えば、トランジスタデバイスチャネルは、頂面525の下、および接合領域570と580との間にあるウェル524の材料の箇所、あるいはそこに形成される接合として規定されてもよい。
【0059】
また図5においては、材料510は材料130に対応していてよく、周囲領域528は周囲領域128に対応していてもよい(図1参照)。詳しくは、材料510は、n−MOSデバイスのP型ウェル(ウェル524がP型ウェルを持つところの)と基板505の他の領域の間に形成される浅い溝の分離(shallow trench isolation)(STI)であってよく、P型ウェルを他の領域から電気絶縁していてもよい(ここで、他の領域528の一つは、基板505のp−MOSデバイスのN型ウェルである)。
【0060】
次に、図5のゲート誘電体544は上述した図1のゲート誘電体144に対応していてもよい。例えば、ゲート誘電体144は装置500に対して適切なN型仕事関数を持っていてもよい(例えば装置500がn−MOSデバイスである場合)。
【0061】
さらに、図5においては、ゲート電極590は上述の図1のゲート電極190に対応していてもよい。故に、ゲート電極590はリン、ヒ素、および/またはアンチモンでドープされることで電気的に負の電荷を持つN型電極材料を形成してもよい(例えば、n−MOSデバイスについて、これはCMOSデバイスの一部であってもよい)。ゲート電極590は、例えば装置500がn−MOSデバイスである場合など、p−MOSあるいはn−MOSデバイスに適した厚みを持っていてもよい。ゲート電極590はn−MOSデバイスのゲート電極に対応する仕事関数を持っていてもよい(例えば装置500がn−MOSデバイスである場合)。
【0062】
図5は、ゲート電極590の隣の基板505の表面に形成される窪みおよびゲート誘電体544の底面下のソース―ドレイン窪みのような、接合領域570を示す。同様に、図5は、ゲート電極590の隣の基板505の表面に形成される窪みおよびゲート誘電体544の底面下のソース―ドレイン窪みのような、接合領域580を示す。
【0063】
図5の、ウェル524および基板505の箇所は、ゲート電極590の隣の基板505の接合領域570および580のような窪みを形成すべく除去されてもよい。例えば、ゲート電極590の隣の接合は、接合材料を接合領域570および580に形成あるいは堆積することで形成されてもよい。このような除去は、接合領域570および680がゲート誘電体544下に広がるように、図2の接合領域270および280の形成に関して上述した「ソース―ドレイン窪み」エッチングを含むことができる。
【0064】
接合領域570は、基板表面522(例えば、接合領域570のベース表面)、切子面520、および先端領域576を規定する。先端領域576は切子面520とゲート誘電体544の底面との間にある。同様に、接合領域580は、基板表面532、切子面530、および先端領域586を規定する。先端領域586は切子面530とゲート誘電体544の底面との間にある。
【0065】
実施形態によると、先端領域576、586はスペーサ512、スペーサ514、および/またはゲート電極590の下に延びることもできる。例えば、先端領域576および586は、0より大きい幅などの、幅W52と等しい幅から、幅W52より小さい幅までの、ゲート誘電体544の底面下に頂面525沿いに延びてもよい。故に、切子面520、530は、基板505の頂面525の隣のゲート誘電体544の底面に接触して、切子面520、530間の頂面525下のチャネルを形成していてよく(例えば、装置500に形成されるトランジスタのチャネル)、ここで切子面520、530は各々、ゼロと幅W2の半分の間の距離でゲート誘電体544の下に延びていてよい。従いスペーサ512、スペーサ514、および/またはゲート電極590の下のゲート誘電体544の底面に接するよう、ゲート誘電体544の底面に接触し、その下に延びる切子面520、530を形成するように基板505の箇所を除去してもよい。
【0066】
接合領域570および/または580は、「ソース/ドレイン領域」あるいは「拡散領域」と称することができる。また、適切な材料が接合領域570、580に形成、堆積、あるいは成長されるとき、生じる材料は「接合」「ソース」「ドレイン」「拡散領域」と称することができる。
【0067】
接合領域570、580をエッチングするのに適したチャンバは、ゲート誘電体144の形成に関して上述したものを含む。詳しくは、接合領域570および/または580をエッチングするのに適したチャンバには、CVDチャンバ、ALDチャンバ、UHVCVDチャンバ、RTCVDチャンバ、RPCVDチャンバ、MBEチャンバ、「バッチ」UHV CVDチャンバ、コールド・ウォールUHV CVDチャンバ、大気圧(AP)CVDチャンバ、低圧(LP)CVDチャンバ、エッチングチャンバ、高純度高流量水素(H2)パージ反応器、塩素(Cl2)エッチングチャンバ、トリシラン堆積反応器、ジシラン堆積反応器、あるいは一以上のこれらチャンバあるいは反応器の機能を組み合わせたチャンバ反応器が含まれる。
【0068】
その結果、図5において、接合領域570、580は接合領域270、280に対応していてもいなくてもよく、表面522、532は表面222、232に対応していてもいなくてもよく、切子面520、530は切子面220、230に対応していてもいなくてもよく、先端領域576、586は先端領域276、286に対応していてもいなくてもよい(上述の図2参照)。詳しくは、図5においては、接合領域570、580は塩素エッチングあるいは接合領域270、280に関して上述した他のエッチングにより形成されてもされなくてもよい。同様に、図5の接合領域570、580への材料の堆積は、接合領域570、580が形成あるいはエッチングされたチャンバと同じチャンバで起こっても起こらなくてもよい。次に、図5の切子面520、530は、図2に関して述べた角度A1、角度A2に類似した角度を表面522、532に対して形成してもしなくてもよい。
【0069】
図6は、接合領域に結晶質材料の厚み、ゲート電極上にアモルファス材料の厚みを形成した後の図5の概略基板である。図6は、エッチングマスク542、スペーサ512、514、ゲート電極590、およびゲート誘電体544の上に形成されたアモルファス材料の等角的厚み(conformal thickness)610を持つ装置600を示す。ここで、エッチングマスク542、スペーサ512、514、ゲート電極590、およびゲート誘電体544は「ゲート構造」と称されてもよい(例えば、装置500のゲート構造)。等角的厚み610は、エッチングマスク542の上にT610の厚み、スペーサ512の横にT612の厚み、スペーサ514の横にT613の厚みを持つと示されている。
【0070】
図6はまた、接合領域570に結晶質材料のエピタキシャル厚み620を示しており、これは厚みT620を持つ。同様に、エピタキシャル厚み630が接合領域580に形成されており、厚みT630を持つ。実施形態によると、厚み610(例えば、アモルファス層)およびエピタキシャル厚み620、630は、同じ期間に、装置600の厚み610、620、630を形成するべく、ブランケット堆積、および/または非選択的堆積により、これら材料を装置500に堆積させることなどにより、「同時に」形成されてもよい。さらに、同時形成中に、等角的厚み610の形成速度は、エピタキシャル厚み620、630の形成速度よりも速くてもよい。
【0071】
例えば、等角的厚み610およびエピタキシャル厚み620、630は、結晶質およびアモルファス材料の、非選択的あるいは「ブランケット」化学気相成長法(CVD)により形成されてもよい。エピタキシャル厚み620、630は、基板505の格子間隔と異なる格子間隔を持つシリコン合金あるいはシリコン元素材料であってもよいと考えられる。幾らかの実施形態においては、厚み620、630は、基板505に伸張性のひずみを生じさせる、寸法、厚み、および格子間隔を持つ結晶質リンおよび/またはシリコンカーボン合金材料のエピタキシャル厚みであってよい。厚み620、630は形成中あるいは形成後に、電気的に負の電荷を持つN型材料を形成する目的などから、リン、ヒ素、および/またはアンチモンなどでドープされてもよい。故に、厚み620および厚み630は、伸張性のひずみを装置600のチャネル(頂面525下であり、接合領域578、580の間である、基板505の領域など)に生じさせてもよい。
【0072】
等角的厚み610は、厚み620、630の形成に使用されるのと同じシリコン合金あるいはシリコン元素材料であるアモルファス材料であってもよい。詳しくは、エピタキシャル厚みである代わりに、等角的厚み610は厚み620、630を形成するのと同じ材料の等角的厚みであってもよい。このような次第で、等角的厚み610は、厚み620、630の原子および結晶質材料の非常に規則的な配列と比較して、原子の並びが明確でないアモルファス層であることができる。さらに、等角的厚み610は、材料エッチングマスク542、スペーサ512、514、ゲート電極590、および/またはゲート誘電体544(装置500のゲート構造)のものと異なる格子間隔を持つことができる。故に、等角的厚み610は、ゲート電極590および/または装置500のゲート構造のその他の構成品に対して伸張性のひずみを生じさせることができる。
【0073】
例えば、厚み610、620、630は、シリコンカーボン合金フィルムブランケットで形成されても、あるいはトランジスタ(装置500上に堆積される)の能動領域上に非選択的に堆積されてもよい(装置600がn−MOSトランジスタあるいはデバイスである、あるいはそうなる場合)。堆積は、トリシラン、メチルシラン、および水素(H2キャリアガス)を使用する化学気相成長法(CVD)で、堆積温度は摂氏550度未満であってよい(例えば、摂氏450、500、550度)。このような設定において、エピタキシャル厚み620、630は、露出シリコンあるいは接合領域570、580の表面においてエピタキシャルになる。詳しくは、エピタキシャル層は表面522、切子面520、表面532、および切子面530に形成される。または、このような設定において、アモルファス厚みは、エッチングマスク542、スペーサ512、514、ゲート電極590、およびゲート誘電体544の誘電体、酸化物、あるいは窒化物上に形成される(例えば、装置500のゲート構造)。厚み620、630として形成されるエピタキシャル結晶質材料は、N型の電気的に負の電荷の材料を形成するべく、堆積中あるいは堆積後にイン・サイチューにリンあるいはヒ素でドープされてもよい。
【0074】
実施形態によると、厚み610、620、630はトリシランを毎分25ミリグラム(mg/min)〜200mg/min導入して、モノメチルシランを15標準立方センチメータ(SCCM)〜45SCCM導入して、PH3(例えば、水素(H2)キャリアガスに1パーセントPH3を導入することで)を400SCCM〜800SCCM導入することで形成されてもよい。別の例においては、厚み610、620、630を形成することには、50〜100mg/minのトリシラン、30SCCMのモノメチルシラン、および600SCCMのPH3を導入することが含まれてもよい。
【0075】
一実施形態においては、単一水300mmRT CVD反応器において、20SCCMのトリシラン、30SCCMのモノメチルシラン、20SLMのH2の、摂氏550度で15Torr圧力で12分間のケミストリーにより、500ナノメータのシリコンカーボン合金フィルムが、エピタキシャル厚み620および630として3E20立方cmの完全置換型炭素濃度で生成される。アモルファス材料の等角的厚み610が、接合領域570、580の表面に接触しない領域で形成される(例えば、表面522、532あるいは切子面520、530と接触しない領域)。故に、等角的厚み610はエッチングマスク542、スペーサ512、514、ゲート電極590、および/またはゲート誘電体544上に形成することができる。表面522、532、および切子面520、530の結晶質材料の形成の一つの理由は、これら表面では、既存の格子をエピタキシャル拡張させることによりシリコンが成長し続けることにある。しかし、エッチングマスク542、スペーサ512、514、ゲート電極590、およびゲート誘電体544の表面上では成長を支えるシリコン格子が存在しないので、そこに形成される材料はアモルファスな性質を持つ。
【0076】
幾らかの実施形態においては、エピタキシャル厚み620、630は、0.13〜2.0パーセントの置換型炭素濃度を持つシリコン材料であってよい、またはそれを含んでよい。さらに、幾らかの実施形態においては、エピタキシャル厚み620、630は、1立方センチメータあたり5E13アトム(アトム/cm)〜5E20アトム/cm3のリン濃度を持つシリコン材料であってよい、またはそれを含んでよい。例えば、エピタキシャル厚み620、630は、0.13パーセント〜2.0パーセントの置換型炭素濃度を持ち、1立方センチメータあたり5E13アトム(アトム/cm)〜5E20アトム/cm3のリン濃度を持つ、シリコン合金あるいはシリコン元素材料であってもよい。
【0077】
しばしば、トランジスタの能動領域上のブランケットあるいは非選択的堆積(例えば、装置500上の堆積)が続くと、厚み610、620、および630は、厚み620、630がこれら位置に延びる前に、厚み610が先端領域内および/またはゲート電極の底面上に延びるように、形成されてもよい。詳しくは、もし図6に関して上述した堆積プロセスが続くと、厚みT612、T613が成長し続けて、厚み610のアモルファス材料が先端領域576、586内(図5参照)および/またはゲート誘電体544の底面B1あるいは底面B2上(図7参照)に延びることもあろう。厚み610のアモルファス材料を先端領域および/またはゲート電極の底面上に持つことで、トランジスタの性能が阻害される。さらには、厚み620、630が表面525より上の高さまで形成されてしまうと、厚み610のアモルファス材料を先端領域内および/またはゲート電極の底面上からエッチングにより取り除くことあるいは除去することにより、デバイスが適切に機能しないことになる。
【0078】
しかし、実施形態によると、エピタキシャル厚み610、620、630は、厚み610、620、630を延ばすべく材料を堆積する前にエッチングされてもよい。例えば、図7は結晶質材料の厚みとアモルファス材料の厚みとを除去した後の図5の基板を示す。図7は、等角的厚み610およびエピタキシャル厚み620、630の厚みが除去された後の装置600に対応する装置のような、装置700を示す。例えば、等角的厚み610のアモルファス材料およびエピタキシャル厚み620、630の結晶質材料は、図7に示すように等角的厚み710およびエピタキシャル厚み720、730を形成するエッチングプロセスのように、プロセス中で同時に除去されてもよい。等角的厚み710はエッチングマスク542上の厚みT710、スペーサ512の隣の厚みT712、スペーサ514の隣の厚みT713である。また、エピタキシャル厚み720は厚みT720を持ち、エピタキシャル厚み730は厚みT730を持つ。実施形態によると、エピタキシャル厚み720、730の除去あるいはエッチング速度は、等角的厚み710の除去あるいはエッチング速度よりも遅くてもよい。例えば、エッチングケミストリーは、厚み720、730の結晶質材料が、厚み710のアモルファス材料のエッチングよりも遅くエッチングされるように選択されてもよい。故に、厚み710、720、730の除去は、厚み710の残りの垂直厚みが厚み720、730の残りの厚みよりも小さくなるまで続けられてもよい。詳しくは、厚みT710は、厚みT720あるいは厚みT730よりも小さくてもよい。しかし、厚みT710は、厚みT720および/または厚みT730以上であってもよいと思われる。
【0079】
さらに、実施形態によると、厚み710の形成は、厚み710上への等角的材料の次の形成あるいは堆積がゲート誘電体544の底面B1あるいは底面B2の上あるいは下に延びないように、十分に厚み610の厚みを除去することを含んでよい。例えば、厚みT712および厚みT713は、厚み710への等角的厚みあるいはアモルファス材料の厚みの次の堆積が、底面B1およびB2の下あるいは上に伸びないように、十分薄くてもよい。
【0080】
厚みT720および/または厚みT730は、0.5ナノメータ(nm)〜2nmの結晶質材料の厚みであってもよい(0.8、0.9、0.95、1.0、1.05、1.1、1.15、1.2、1.3、1.4nmなど)。詳しくは、厚み610、620、630を形成して、その厚みを除去して厚み710、720、730を形成することの正味の影響は、エピタキシャル厚み720、730について毎秒略1.05オングストローム(例えば、毎分10nm)の形成速度を規定することであってもよい。類似する正味の影響あるいは厚み710が横方向で起こることもあり、垂直方向よりも少し高いこともある(例えば厚みT710の方向)。
【0081】
さらには、実施形態においては、厚み610、620、630の厚みの除去は、厚みT712、T713が厚みT720あるいは厚みT730よりも小さいように、ある速度、期間、あるいはエッチャントで起こる場合もある。
【0082】
例えば、厚み610、620、630の厚みの除去は、塩酸、塩素、あるいは他の適切なエッチャントあるいはガスによるエッチングを含むことがある。詳しくは、このようなエッチングは、塩酸ガスで、100SCCM〜200SCCMの流量(140、145、150、155、160SCCMの流量など)のエッチングを含むことがある。また、ドライレジストエッチング、塩素エッチング、CF4、プラズマ、スパッタリング、および/または、厚み610、620、630の厚みを除去できる他のエッチングケミストリーあるいはガスを利用することができると考えられる。
【0083】
さらに、実施形態によると、厚み710、720、730を形成すべく、厚み610、620、630の形成、およびその厚みの除去を行うことは同じチャンバあるいは反応器で、そのチャンバあるいは反応器の封止、真空、圧力、雰囲気を壊さずに、および/またはそのチャンバあるいは反応器の内部を外雰囲気あるいは外気に曝すことなく起こってもよい。故に、厚み710、720、730を形成すべく材料の厚みを除去することは、厚み610、620、630の形成とともにイン・サイチューに行ってもよい。詳しくは、厚みの形成および除去を同時になすことは、同じ圧力で、同じ温度で、同じ雰囲気(ambiance)中で、同じ大気中(atmosphere)で、および/またはチャンバあるいは反応器の同じ封止あるいは真空中で起こってもよい。例えば、厚み710、720、730を形成すべく同じチャンバ内で厚み610、620、630の形成、その厚みの除去を行うことは、CVDチャンバ、ALDチャンバ、UHVCVDチャンバ、RTCVDチャンバ、RPCVDチャンバ、MBEチャンバ、「バッチ」UHV CVDチャンバ、コールド・ウォールUHV CVDチャンバ、大気圧(AP)CVDチャンバ、低圧(LP)CVDチャンバ、エッチングチャンバ、高純度高流量水素(H2)パージ反応器、塩素(Cl2)エッチングチャンバ、トリシラン堆積反応器、ジシラン堆積反応器、あるいは一以上のこれらチャンバあるいは反応器の機能を組み合わせたチャンバ反応器が含まれる。さらに、適切なチャンバは、シリコン、シリコン合金、および/またはシリコン元素材料のエピタキシャル厚みの堆積をなすチャンバ、アモルファス材料の等角的厚みの堆積用のチャンバ、結晶質材料の堆積用チャンバ、ブランケットあるいは非選択的堆積形成用チャンバ、選択的堆積形成用チャンバ、ドープされた材料の堆積用チャンバ、シリコンゲルマニウム(SiGe)堆積用チャンバ、および/またはシリコンカーボン合金(Si1−xCx)材料堆積用チャンバを含む。
【0084】
幾らかの実施形態においては、厚み610、620、630の形成、およびその厚みの除去は、同じCVDチャンバ内で、摂氏500〜750度の温度で(例えば、摂氏500、550、600、650、700、750度の温度で)、および12〜18Torrの圧力で(例えば、12、13、14、15、16、17、18Torrの圧力で)起こってもよい。また、厚み610、620、630の形成、およびその厚みの除去は、同じCVDチャンバ内で、1E−4〜1000Torrの圧力で(例えば、1E−3、1E−2、0.1、1.0、10、100、1000Torrのうちの一つの十進範囲内の圧力で)起こってもよい。幾らかの場合においては、厚み610、620、630の形成、およびその厚みの除去は、同じCVDチャンバ内で、3E−3Torr〜7E−3Torrの圧力で(例えば、3E−3、3.5E−3、4E−3、4.5E−3、5E−3、5.5E−3、6E−3、6.5E−3、7E−3)の圧力で起こってもよい。さらに、形成および除去中、毎分10標準リッター(SLM)〜30SLMの水素(H2)雰囲気の流れがあってもよい。
【0085】
幾らかの実施形態においては、図6、7に関して上述した、厚み610、620、630の厚みの形成、堆積、あるいは成長、その後の厚み610、620、630の厚みの除去、あるいはエッチングは、一つの繰り返しのことであっても、あるいは多数の繰り返しプロセスの堆積/除去シーケンスのことであってもよい。故に、図6、7のこの繰り返し、あるいは堆積/除去シーケンスは反復してもよい。
【0086】
例えば、図8は、接合領域に結晶材料の次の厚み、およびゲート電極上に非結晶材料の次の厚みを形成した後の図7の基板を示す。図8は、厚み810を形成すべく厚み710に追加的なアモルファス材料の等角的厚みを再形成あるいは再堆積して、厚み820を形成すべく厚み720に追加的な結晶質材料のエピタキシャル厚みを再形成あるいは再堆積して、エピタキシャル厚み830を形成すべく厚み730に追加的な結晶質材料のエピタキシャル厚みを再形成あるいは再堆積した後の装置700のような、装置800を示す。故に、等角的厚み810の厚みT810は、厚みT610あるいはT710よりも厚くてもよい。同様に、厚みT812は厚みT712あるいはT612より厚くてもよい。同様に、厚みT813は厚みT713あるいはT613より厚くてもよい。
【0087】
同様に、エピタキシャル厚み820の厚みT820は、厚みT720あるいはT620より厚くてもよい。同様に、エピタキシャル厚み830の厚みT830は厚みT730あるいはT630より厚くてもよい。
【0088】
等角的厚み810は、等角的厚み610に関して上述したような、材料を含み、プロセスから形成され、機能を持ち、ひずみを生じさせてもよい。同様に、エピタキシャル厚み820、830は、エピタキシャル厚み620、630に関して上述したような、材料に対応し、プロセスから形成され、ひずみを生じさせ、機能を持ってもよい。
【0089】
装置800の形成に続いて、厚み810、820、830の厚みをエッチングなどにより除去してもよい。例えば、図9は、結晶質材料およびアモルファス材料の厚みを除去した後の図8の基板を示す。図9は、アモルファス材料の等角的厚み910、結晶質材料のエピタキシャル厚み920、および結晶質材料のエピタキシャル厚み930を形成すべく厚み810、820、830の厚みを除去した後の装置800などの、装置900を示す。故に、厚み910、920、930の材料、プロセス、機能、およびひずみは、厚み710、720、730に関して上述したものと対応していてもよい。また、厚み910、920、930の、厚み810、820、830と比べたときの関係は、厚み710、720、730の、厚み610、620、630と比べたときの関係に対応していてもよいと考えられる。詳しくは、装置700から装置800を形成して、その後に装置800から装置900を形成するプロセスは、装置500から装置600を形成して、その後に装置600から装置700を形成する前述のプロセスに対応していてもよい。
【0090】
さらに、実施形態によれば、装置600、700、800、900の形成プロセスは同じチャンバで、チャンバの封止あるいは真空を壊さずに、および/または装置600から装置700を形成することに関して上述したその他の設定あるいは条件下などで起こってもよい。故に、堆積/除去繰り返しのプロセスで、装置600、700の形成は、第1繰り返しとして規定され、装置800、900の形成は第2繰り返しとして規定されてもよい。これら繰り返しは、トランジスタデバイスの接合領域にエピタキシャル結晶質材料の望ましいあるいは選択された厚みが形成されるまで続けられてもよい。また、このような繰り返しは、トランジスタデバイスのゲート構造上に等角的アモルファス材料の望ましいあるいは選択された厚みが形成されるまで続けられてもよい。幾らかの場合においては、このような繰り返しは、5〜10回繰り返されてもよい(例えば、5回、6回、7回、8回、9回、10回などの繰り返し)。
【0091】
また、このような繰り返しは堆積/除去プロセスと共に終了してもよい(例えば、装置600あるいは装置700の形成に対応するプロセス)。同様に、繰り返しの堆積/除去部分は、5秒〜5分の期間起こってよく、ここで、各堆積および/または除去プロセスは、10秒、20秒、25秒、30秒、35秒、40秒、45秒、50秒、60秒、90秒などの期間起こるなどである。
【0092】
一例においては、厚み610、620、630の形成は、CVDチャンバ内で厚み710、720、730を形成目的の材料の厚みの除去と共にイン・サイチューになされてもよい。先ず、チャンバを摂氏600〜650度の温度に保ち、チャンバを15Torrの圧力にして、H2をチャンバへ20SLMの流れで導入しながら、50mg/min〜100mg/minのトリシラン導入、30SCCMのモノメチルシランの導入、および600SCCMのPH3の導入(H2に1パーセントのPH3)を30秒間行うことで、厚み610、620、630が形成あるいは堆積される。
【0093】
次に、厚み710、720、730が、厚み610、620、630の堆積の「直後に」形成される(例えば、厚み610、620、630の形成に利用される堆積ガスのポンプアウトと、および厚み710、720、730の形成目的の厚み610、620、630のエッチングとの間には何ら他の処理がなされないということである)。例えば、厚み710、720、730は、チャンバを摂氏600〜650度の温度に保ち、チャンバを15Torrの圧力にして、H2をチャンバへ20SLMの流れで導入しながら、150SCCMのHClをチャンバへ30秒間導入して、厚み610、620、630をエッチングすることで形成される。
【0094】
トリシラン、モノメチルシラン、およびPH3の導入、ポンプアウト、その後にHClを導入するシーケンスは、厚み720、730の結晶質材料が約1.05オングストローム/秒の厚み(堆積からエッチングを引き算する)になるまで、7回繰り返される。非結晶材料の厚み710の厚みは、横方向には略等しい(例えば、厚みT712、T714)が、垂直方向(例えば、厚みT710)には少し大きい。さらに、チャンバの封止あるいは真空は、7回の繰り返しの間損なわれなくてもよい。7回の繰り返しの間、H2がチャンバに20SLMの流れで導入され、チャンバが摂氏600〜650度の温度に保たれ、およびチャンバが15Torrの圧力であるという条件も、同様である。
【0095】
故に、エピタキシャル厚みの頂面が頂面525より優位になるまで、および/またはエピタキシャル厚みが選択されたひずみを基板505に生じさせるまで、等角的およびエピタキシャル厚みの形成/除去の繰り返しを繰り返すことができる。例えば、図10は、接合を形成すべく、接合領域に結晶質材料の厚みを形成した後、およびゲート電極上にアモルファス材料の厚みを形成した後の図9の基板を示す。図10は、ゲート構造上に非結晶材料の等角的厚み1010、および接合領域570、580中にエピタキシャル厚み1020、1030を持つ装置1000を示す。厚み1020は、頂面525より優位な頂面1022を持ち、厚み1030は、頂面525より優位な頂面1032を持つ。図10はまた、厚みT1020を持つ厚み1020、および厚みT1030を持つ厚み1030を示す。
【0096】
等角的厚み1010は、等角的厚み610に関して上述したような、プロセスによる材料から形成され、機能を持ち、ひずみを生じさせてもよい。同様に、エピタキシャル厚み1020、1030は、エピタキシャル厚み620、630に関して上述したような、材料から形成され、プロセスから形成され、機能を持ち、および/またはひずみを生じさせてもよい。例えば、厚み1020、1030は、基板505に、装置1000のチャネルのひずみのようなひずみを生じさせるべく(例えば、チャネルは、頂面525の下および厚み1020、1030の間の基板505の箇所で規定されてもよい)、基板505の新たな材料の格子間隔と異なる格子間隔を持つ十分な厚みあるいは寸法の結晶質材料であってもよい。さらに、厚み1020および1030は、基板505に伸張性のひずみを生じさせるのに足る、結晶質リンおよび/またはシリコンカーボン合金材料のエピタキシャル厚みであってもよい。
【0097】
特に、図10に示すように、厚み1020は、頂面525下の基板505の箇所から離れる伸張性のひずみ1074を生じさせてよく、厚み1030は、基板505の同じ箇所から離れる伸張性のひずみ1084を生じさせてもよい。故に、ひずみ1074は伸張性のひずみ1092を、および、ひずみ1084は伸張性のひずみ1094を、厚み1020および1030の間の基板505のチャネル内に生じさせてもよい(例えば、装置1000のチャネルの伸張性ひずみ、あるいは装置1000はn−MOSデバイスである)。実施形態によると、伸張性ひずみ1092、1094は、厚み1020、1030間のキャリア移動性(例えば、ウェル524のチャネルの電子の移動性)を増すのに足るひずみであってもよい。つまり、基板505のチャネルは、基板材料の格子間隔より大きい厚み1020および1030のリンおよび/またはシリコンカーボン合金材料の格子間隔が生じさせる伸張性ひずみの下にあってもよい。
【0098】
また、上述のように、等角的厚み610に関して、等角的厚み1010は装置1000のゲート構造に、ゲート電極590の伸張性ひずみのような、伸張性のひずみを生じさせてもよい。
【0099】
図10はまた、先端領域576を満たすエピタキシャル厚み1020、および先端領域586を満たすエピタキシャル厚み1030を示す。例えば、厚み1020は底部B1および切子面520に接触および/または原子的に結合されていてもよい。同様に、厚み1030もB2および/または切子面530に取付および/または原子的に結合されていてもよい。
【0100】
また、厚み1020および厚み1030は、電気的に負の電荷を持つN型材料を形成すべく、形成中あるいは形成後にリン、ヒ素、および/またはアンチモンでドープされてもよい。
【0101】
例えば、ひとたび、十分なあるいは選択された材料の厚みが厚み1020、1030として堆積あるいは形成されると(例えば、一回の繰り返し中、一堆積/エッチング部分の後に)、等角的厚み1010が除去されてもよい。故に、図10の等角的厚み1010は、選択的ウェットエッチングなどにより、装置1000のゲート構造から除去されてもよい。さらに、等角的アモルファス厚み(例えば、上述の厚み610、710、810、910、1010)もまた絶縁材料(例えば、材料510)上に残されてもよい。これら等角的アモルファス厚みもまた、選択的ウェットエッチングなどにより除去されてよく、これにより、電子移動性および駆動電流の増した伸張性のひずみをもつN−チャネルトランジスタが生じる。
【0102】
例えば、図11は、アモルファス材料の除去後の図10の基板を示す。図11は、装置1000のゲート構造から等角的厚み1010を除去あるいはエッチングにより取り除いた後の装置1000のような、装置1100を示す。例えば、等角的厚み1010は、厚み1120、1130のように、接合領域570、580のエピタキシャル材料の適切な厚みを残すエッチングケミストリーを利用して選択的あるいは非選択的にエッチングすることができる。幾らかの実施形態においては、ゲート構造から等角的厚み1010をエッチングすることには、厚み1020、1030の厚みの5パーセント〜35パーセントの厚みをエッチングすることが含まれる。故に、ゲート構造から等角的厚み1010をエッチングした後、厚み1120、1130は、図10について上述した厚み1020、1030の75、80、75、90パーセントほどの厚みであってもよい。同様に、頂面1122、1132は図10について上述した頂面1022、1032に対応してもよい。さらに、厚みT1120、T1130は、図10について上述した厚みT1020、T1030に対応してもよい。
【0103】
厚み1010の除去後、残りのトランジスタ(例えば、装置1100)は、図10のひずみ1074、1084、1092、1094の大きさ以上の大きさのひずみ1174、1184、1192、1194を持ってもよい。また、ひずみ1174、1184、1192、1194は、図10のひずみ1074、1084、1092、1094に対応する、あるいはそれと同様の方向を持ってもよいことが理解される。特に、ひずみ1174、1184、1192、1194は、図10のひずみ1074、1084、1092、1094に対応する、あるいはその三十パーセントの大きさの範囲、および10度の方向であってもよい。
【0104】
故に、ひずみ1174、1184、1192、1194は、電子移動性および駆動電流を増すべく、装置1100のチャネルに十分な伸張性ひずみを生じさせてもよい。さらに、ひずみ1192、1194は、エピタキシャル厚み1120、1130のリンおよび置換型炭素濃度の増加により生じる単軸伸張性ひずみであってもよい。また、エピタキシャル厚み1120、1130のリンのドーピング増加は、2E20立方cmより大きくてもよい。特に、装置1100は、キャリア移動性を増しRExternalを減らすべく、エピタキシャル厚み1120、1130に十分に増加したリンおよび置換型炭素濃度を持つn−MOSトランジスタであってもよい。概して、装置1100に類似したトランジスタは、キャリア移動性のゲインにより、およびエピタキシャル厚み1120、1130において減少したシート抵抗により、改善された飽和電流および改善されたデバイス速度を持ってもよい。
【0105】
故に、装置1100はCMOSデバイスのn−MOSデバイスであってもよい。例えば、図12は代表的なCMOS構造を示す。図12は、p−MOSデバイス1204に典型的様式で接続された、図11に関して上述した装置1100の実施形態のような、n−MOSデバイス1202を持つCMOSデバイス1200を示す。基板505は、CMOSデバイス1200を形成すべく、N型ウェル1224に関するP型ウェル524を含み、N型ウェル1224は基板505の第2領域に形成されるp−MOSトランジスタデバイス1204の一部であり、P型ウェル524の隣の基板505の第2の異なる界面表面1225を規定する。特に例えば、p−MOSデバイス1204は、ここに記載されたように材料510を電気絶縁することでp−MOSデバイス1204をn−MOSデバイス1202から電気絶縁させることで、n−MOSデバイス1202の隣に形成することができる。さらに、p−MOSデバイス1204は、ゲート電極1290下のゲート誘電体1244の下、およびP型接合1220、1230間のチャネルを含んでもよい。p−MOSデバイス1204もまた、スペーサ1212、1214とともに示される。
【0106】
図12も、圧縮性のひずみ1274、1284、1292、1294およびp−MOSデバイス1204を示す。例えば、接合1220および1230は、頂面1225下の基板505の箇所に向けて、圧縮性のひずみ1274、1284を生じさせてもよい。故に、ひずみ1274、1284はp−MOSデバイス1204のチャネルに圧縮性のひずみ1292、1294を生じさせてもよい。圧縮性のひずみ1292、1294は、接合1220、1230間のキャリア移動性(例えば、ウェル1224のチャネルの正孔の移動性)を増すのに足るものであってもよいことが理解されよう。特に、接合1220、1230は、基板505の格子間隔より大きい格子間隔を持つ材料から形成されてもよい(P型の電気的に正の電荷を持つ材料を形成すべく、ホウ素および/またはアルミニウムでドープされてもされなくてもよい、SiGeで形成されることにより)。最後に、CMOSデバイス1200はグランドGND、入力電圧Vin、出力電圧Vout、およびバイアス電圧VDDを持つ。
【0107】
上記明細書では特定の実施の形態を用いて説明している。しかしながら、それに対しては、請求項で述べるように実施形態の広義の精神および範囲から逸脱することなく様々な変更または修正を加えてもよい。よって明細書および図面は、限定的ではなく例示的に捉えられるべきである。
【図面の簡単な説明】
【0108】
【図1】ウェル、ゲート誘電体、およびゲート電極を持つ基板の部分の概略断面図である。
【0109】
【図2】先端領域を持つ接合領域を形成した後の図1の概略基板である。
【0110】
【図3A】接合を形成すべく接合領域に材料の厚みを形成した後の図2の基板を示す。
【0111】
【図3B】接合を形成すべく、先端注入を持つ接合領域に材料の厚みを形成した後の図2の基板を示す。
【0112】
【図4】代表的なCMOS構造を示す。
【0113】
【図5】ウェル、ゲート誘電体、ゲート電極、および先端領域を持つ接合領域を持つ基板の部分の概略断面図である。
【0114】
【図6】接合領域に結晶質材料の厚み、ゲート電極上にアモルファス材料の厚みを形成した後の図5の概略基板である。
【0115】
【図7】結晶質材料の厚みとアモルファス材料の厚みとを除去した後の図6の基板を示す。
【0116】
【図8】接合領域に結晶質材料の次の厚み、ゲート電極上にアモルファス材料の次の厚みを形成した後の図7の基板を示す。
【0117】
【図9】結晶質材料およびアモルファス材料の厚みを除去した後の図8の基板を示す。
【0118】
【図10】接合を形成すべく接合領域に結晶質材料の厚みを形成した後、およびゲート電極上にアモルファス材料の厚みを形成した後の、図9の基板を示す。
【0119】
【図11】アモルファス材料を除去した後の図10の基板を示す。
【0120】
【図12】代表的なCMOS構造を示す。
【特許請求の範囲】
【請求項1】
一の第1接合領域を形成すべく一のゲート電極の隣の一の基板の一の第1箇所と、前記基板に一の第2接合領域を形成すべく前記ゲート電極の隣の前記基板の一の異なる第2箇所とを除去する工程と、
前記第1接合領域と前記第2接合領域とに一の結晶質材料の一のエピタキシャル厚みを形成する工程とを含み、
前記除去する工程と前記形成する工程は同一のチャンバ内で前記チャンバの一の封止を破ることなく起こる、方法。
【請求項2】
前記除去する工程は、一の塩素ガス、一の塩酸ガス、一の水素ガス、および一の窒素ガスのうちの少なくともひとつでエッチングすることを含む、請求項1に記載の方法。
【請求項3】
前記除去する工程は、前記ゲート電極の隣の前記基板の一の第1側壁を前記第1接合領域内の前記基板の一の第1ベース表面に対して128度〜123度の間の一の角度で形成すべく、および、前記ゲート電極の隣の前記基板の一の第2側壁を前記第2接合領域内の前記基板の一の第2ベース表面に対して128度〜123度の間の一の角度で形成すべく、一の純粋塩素ガスで、エッチングすることを含む、請求項1に記載の方法。
【請求項4】
前記形成する工程は、前記第1側壁の表面および前記第2側壁の表面、および前記第1ベース表面および前記第2ベース表面に対して一のシリコン合金あるいはシリコン元素材料の一の厚みを化学結合すべく、一のシランガス、一のジシランガス、一のジクロロシランガス、一のゲルマンガス、および一のメチルシランガスのうちの少なくともひとつで選択的堆積を行うことを含む、請求項3に記載の方法。
【請求項5】
前記除去する工程および前記形成する工程は、一の化学気相成長法(CVD)チャンバ、一のバッチ高真空(UHV)CVDチャンバ、一のコールド・ウォールUHV CVDチャンバ、一の低圧(LP)CVDチャンバ、一の高速熱的(RT)CVDチャンバ、一の減圧(RP)CVDチャンバ、一の大気圧(AP)CVDチャンバのうちのひとつの中で、前記チャンバが摂氏500〜800度の間の一の温度を持つとき、および1E−4Torr〜1000Torrの間の一の圧力である一の期間内に起こる、請求項1に記載の方法。
【請求項6】
一の基板の一のゲート電極の隣の一の第1基板表面の一の第1先端領域を形成すべく、前記基板の一の第1箇所を除去する工程と、
前記基板の前記ゲート電極の隣の一の第2基板表面の一の第2先端領域を形成すべく、一の基板の一の異なる第2箇所を除去する工程とを含み、
前記第1先端領域は、前記ゲート電極の一の底面に対して略54.7度の一の角度を持つ一の第1切子面を規定し、前記第2先端領域は、前記底面に対して略54.7度の一の角度を持つ一の第2切子面を規定する、方法。
【請求項7】
前記第1切子面および第2切子面は、通例のミラー指数命名法(Miller index nomenclature)の面{1,1,1}を形成する、請求項6に記載の方法。
【請求項8】
前記除去する工程は、前記ゲート電極と前記基板の一の頂面との間に形成される一のゲート誘電体の一の底面の下にあり接触している前記第1切子面を形成することと、前記ゲート誘電体の前記底面の下にあり接触している前記第2切子面を形成することとを含む、請求項6に記載の方法。
【請求項9】
前記第1切子面は、前記ゲート電極と前記基板の一の頂面との間に形成される一のゲート誘電体の一の底面の下に形成される堆積材料から製造される一の第1先端を含み、前記第2切子面は、前記底面の下に形成される堆積材料から製造される一の第2先端を含む、請求項6に記載の方法。
【請求項10】
前記基板は、シリコン、多結晶シリコン、単結晶シリコンのうちひとつの一の材料を含み、
前記形成する工程は、基板材料の一の格子間隔よりも大きい一の格子間隔を持つホウ素でドープされたシリコンゲルマニウム、および、基板材料の前記格子間隔よりも小さい一の格子間隔を持つリンでドープされたシリコンカーボン合金のうちのひとつの一の厚みを形成することを含む、請求項6に記載の方法。
【請求項11】
前記形成する工程は、前記第1切子面と前記第2切子面との間の、前記基板の一のチャネルに一の圧縮性のひずみを生じさせるべく、ホウ素でドープされたシリコンゲルマニウムの一の十分な厚みを形成すること、および、前記第1切子面と前記第2切子面との間の、前記基板の一のチャネルに一の伸張性のひずみを生じさせるべく、リンでドープされたシリコンカーボン合金の一の十分な厚みを形成することのうちのひとつを含む、請求項10に記載の方法。
【請求項12】
一のプリント回路基板に、電気的および物理的に連結された一の半導体マイクロプロセッサを含むシステムであって、前記マイクロプロセッサは一のトランジスタを含み、前記トランジスタは、
一の基板と、
前記基板上の一のデバイスとを含み、前記デバイスは、
一のゲート電極の隣の一の単結晶シリコン基板内の一の第1接合領域と、
前記ゲート電極の隣の前記基板中の一の異なる第2接合領域と、
前記第1接合領域と前記第2接合領域との間の前記シリコン基板の一の頂面の上の一のゲート誘電体層とを含み、
前記ゲート電極の隣の前記第1接合領域の一の第1切子面は、前記ゲート誘電体の一の底面に対して52度〜57度の間の一の角度を規定し、前記ゲート電極の隣の前記第2接合領域の一の第2切子面は、前記底面に対して52度〜57度の間の一の角度を規定する、システム。
【請求項13】
前記第1接合領域および前記第2接合領域は、前記頂面の下に一の深さを規定し、
前記システムは、前記第1接合領域および前記第2接合領域内に配置される一の材料をさらに含み、前記材料は前記深さの10〜50パーセントの間の一の距離で、前記頂面より優位である一の表面を持つ、請求項12に記載のシステム。
【請求項14】
一の基板内の一の第1接合領域内に一の結晶質材料の一の第1エピタキシャル厚みと、前記基板内の一の異なる第2接合領域内に一の結晶質材料の一の第2エピタキシャル厚みと、一のゲート電極の隣の前記第1接合領域および第2接合領域と、前記ゲート電極の上の一のアモルファス材料の一の等角的厚みとを同時に形成する工程と、
次に、前記アモルファス材料の一の厚みと、前記結晶質材料の一の厚みとを同時に除去する工程とを含む、方法。
【請求項15】
一のアモルファス材料の前記等角的厚みを形成する一の速度は、結晶質材料の前記第1エピタキシャル厚みおよび第2エピタキシャル厚みを形成する一の速度よりも速く、結晶質材料の前記厚みを除去する一の速度は一のアモルファス材料の前記厚みを除去する一の速度より遅い、請求項14に記載の方法。
【請求項16】
前記同時に除去する工程は、前記アモルファス材料の一の残りの水平方向の厚みが前記結晶質材料の一の残りの垂直方向の厚みより薄くなるまで、前記アモルファス材料の一の厚みを除去することを含む、請求項14に記載の方法。
【請求項17】
前記同時に除去する工程は、前記アモルファス材料の一の残りの垂直方向の厚みが前記結晶質材料の一の残りの垂直方向の厚みより薄くなるまで、前記アモルファス材料の一の厚みを除去することを含む、請求項14に記載の方法。
【請求項18】
前記アモルファス材料の前記残りの厚みを除去する工程をさらに含む、請求項17に記載の方法。
【請求項19】
前記基板の一の表面は、前記基板の一の頂面を規定し、前記方法は、前記第1接合領域の一の表面と前記第2接合領域の一の表面が前記頂面よりも優位になるまで、前記同時に形成する工程と前記同時に除去する工程とを繰り返す工程をさらに含む、請求項14に記載の方法。
【請求項20】
0.8ナノメータ〜1.4ナノメータの結晶質材料の一の厚みを形成すべく、前記同時に形成する工程と前記同時に除去する工程とを5〜10回繰り返す工程をさらに含む、請求項14に記載の方法。
【請求項21】
前記同時に形成する工程と前記同時に除去する工程とは、一の化学気相成長法(CVD)チャンバ、一の超高真空(UHV)CVDチャンバ、一の高速熱的(RT)CVDチャンバ、一の低圧(RP)CVDチャンバのうちのひとつの中で、前記チャンバの封止を破ることなく起こる、請求項14に記載の方法。
【請求項22】
前記同時に形成する工程と前記同時に除去する工程とは、同一の化学気相成長法チャンバ内で、摂氏500〜750度の間の一の温度で、且つ12〜18Torrの間の一の圧力で起こる、請求項14に記載の方法。
【請求項23】
前記同時に除去する工程は一の塩酸ガスでエッチングをすることを含み、
前記同時に形成する工程は、トリシランの導入、モノメチルシランの導入による、前記結晶質およびアモルファス材料の非選択的化学気相成長法を含む、請求項14に記載の方法。
【請求項24】
前記同時に形成する工程は、基板材料に一のひずみを生じさせる目的上十分な、基板材料の一の格子間隔とは異なる一の格子間隔を持つ一の結晶質材料の一のエピタキシャル厚みを堆積することを含む、請求項14に記載の方法。
【請求項25】
前記同時に形成する工程は、基板材料に一の伸張性ひずみを生じさせる目的上十分な、一の結晶質でリンによりドープされたシリコンカーボン合金材料の一のエピタキシャル厚みを堆積することを含む、請求項14に記載の方法。
【請求項26】
一の結晶質材料の前記エピタキシャル厚みは、0.13パーセント〜2.0パーセントの間の一の置換型炭素濃度と、1立方センチメータにつき5E13アトム(atoms/cm3)〜5E20atoms/cm3の一のリン濃度とを持つ一のシリコン材料とを持つ、請求項14に記載の方法。
【請求項27】
前記同時に除去する工程は、前記第1接合領域の近傍の前記基板の一の第1側壁表面と、前記第2接合領域の近傍の前記基板の一の第2側壁表面とから、一のアモルファス材料の前記等角的厚みを除去することを含み、
前記同時に形成する工程は、前記第1側壁表面の直近の一の第1先端領域と、前記第2側壁表面の直近の一の第2先端領域とを満たす目的上十分な、一の結晶質のリンを含むシリコンカーボン合金材料の一のエピタキシャル厚みを堆積することを含む、請求項14に記載の方法。
【請求項1】
一の第1接合領域を形成すべく一のゲート電極の隣の一の基板の一の第1箇所と、前記基板に一の第2接合領域を形成すべく前記ゲート電極の隣の前記基板の一の異なる第2箇所とを除去する工程と、
前記第1接合領域と前記第2接合領域とに一の結晶質材料の一のエピタキシャル厚みを形成する工程とを含み、
前記除去する工程と前記形成する工程は同一のチャンバ内で前記チャンバの一の封止を破ることなく起こる、方法。
【請求項2】
前記除去する工程は、一の塩素ガス、一の塩酸ガス、一の水素ガス、および一の窒素ガスのうちの少なくともひとつでエッチングすることを含む、請求項1に記載の方法。
【請求項3】
前記除去する工程は、前記ゲート電極の隣の前記基板の一の第1側壁を前記第1接合領域内の前記基板の一の第1ベース表面に対して128度〜123度の間の一の角度で形成すべく、および、前記ゲート電極の隣の前記基板の一の第2側壁を前記第2接合領域内の前記基板の一の第2ベース表面に対して128度〜123度の間の一の角度で形成すべく、一の純粋塩素ガスで、エッチングすることを含む、請求項1に記載の方法。
【請求項4】
前記形成する工程は、前記第1側壁の表面および前記第2側壁の表面、および前記第1ベース表面および前記第2ベース表面に対して一のシリコン合金あるいはシリコン元素材料の一の厚みを化学結合すべく、一のシランガス、一のジシランガス、一のジクロロシランガス、一のゲルマンガス、および一のメチルシランガスのうちの少なくともひとつで選択的堆積を行うことを含む、請求項3に記載の方法。
【請求項5】
前記除去する工程および前記形成する工程は、一の化学気相成長法(CVD)チャンバ、一のバッチ高真空(UHV)CVDチャンバ、一のコールド・ウォールUHV CVDチャンバ、一の低圧(LP)CVDチャンバ、一の高速熱的(RT)CVDチャンバ、一の減圧(RP)CVDチャンバ、一の大気圧(AP)CVDチャンバのうちのひとつの中で、前記チャンバが摂氏500〜800度の間の一の温度を持つとき、および1E−4Torr〜1000Torrの間の一の圧力である一の期間内に起こる、請求項1に記載の方法。
【請求項6】
一の基板の一のゲート電極の隣の一の第1基板表面の一の第1先端領域を形成すべく、前記基板の一の第1箇所を除去する工程と、
前記基板の前記ゲート電極の隣の一の第2基板表面の一の第2先端領域を形成すべく、一の基板の一の異なる第2箇所を除去する工程とを含み、
前記第1先端領域は、前記ゲート電極の一の底面に対して略54.7度の一の角度を持つ一の第1切子面を規定し、前記第2先端領域は、前記底面に対して略54.7度の一の角度を持つ一の第2切子面を規定する、方法。
【請求項7】
前記第1切子面および第2切子面は、通例のミラー指数命名法(Miller index nomenclature)の面{1,1,1}を形成する、請求項6に記載の方法。
【請求項8】
前記除去する工程は、前記ゲート電極と前記基板の一の頂面との間に形成される一のゲート誘電体の一の底面の下にあり接触している前記第1切子面を形成することと、前記ゲート誘電体の前記底面の下にあり接触している前記第2切子面を形成することとを含む、請求項6に記載の方法。
【請求項9】
前記第1切子面は、前記ゲート電極と前記基板の一の頂面との間に形成される一のゲート誘電体の一の底面の下に形成される堆積材料から製造される一の第1先端を含み、前記第2切子面は、前記底面の下に形成される堆積材料から製造される一の第2先端を含む、請求項6に記載の方法。
【請求項10】
前記基板は、シリコン、多結晶シリコン、単結晶シリコンのうちひとつの一の材料を含み、
前記形成する工程は、基板材料の一の格子間隔よりも大きい一の格子間隔を持つホウ素でドープされたシリコンゲルマニウム、および、基板材料の前記格子間隔よりも小さい一の格子間隔を持つリンでドープされたシリコンカーボン合金のうちのひとつの一の厚みを形成することを含む、請求項6に記載の方法。
【請求項11】
前記形成する工程は、前記第1切子面と前記第2切子面との間の、前記基板の一のチャネルに一の圧縮性のひずみを生じさせるべく、ホウ素でドープされたシリコンゲルマニウムの一の十分な厚みを形成すること、および、前記第1切子面と前記第2切子面との間の、前記基板の一のチャネルに一の伸張性のひずみを生じさせるべく、リンでドープされたシリコンカーボン合金の一の十分な厚みを形成することのうちのひとつを含む、請求項10に記載の方法。
【請求項12】
一のプリント回路基板に、電気的および物理的に連結された一の半導体マイクロプロセッサを含むシステムであって、前記マイクロプロセッサは一のトランジスタを含み、前記トランジスタは、
一の基板と、
前記基板上の一のデバイスとを含み、前記デバイスは、
一のゲート電極の隣の一の単結晶シリコン基板内の一の第1接合領域と、
前記ゲート電極の隣の前記基板中の一の異なる第2接合領域と、
前記第1接合領域と前記第2接合領域との間の前記シリコン基板の一の頂面の上の一のゲート誘電体層とを含み、
前記ゲート電極の隣の前記第1接合領域の一の第1切子面は、前記ゲート誘電体の一の底面に対して52度〜57度の間の一の角度を規定し、前記ゲート電極の隣の前記第2接合領域の一の第2切子面は、前記底面に対して52度〜57度の間の一の角度を規定する、システム。
【請求項13】
前記第1接合領域および前記第2接合領域は、前記頂面の下に一の深さを規定し、
前記システムは、前記第1接合領域および前記第2接合領域内に配置される一の材料をさらに含み、前記材料は前記深さの10〜50パーセントの間の一の距離で、前記頂面より優位である一の表面を持つ、請求項12に記載のシステム。
【請求項14】
一の基板内の一の第1接合領域内に一の結晶質材料の一の第1エピタキシャル厚みと、前記基板内の一の異なる第2接合領域内に一の結晶質材料の一の第2エピタキシャル厚みと、一のゲート電極の隣の前記第1接合領域および第2接合領域と、前記ゲート電極の上の一のアモルファス材料の一の等角的厚みとを同時に形成する工程と、
次に、前記アモルファス材料の一の厚みと、前記結晶質材料の一の厚みとを同時に除去する工程とを含む、方法。
【請求項15】
一のアモルファス材料の前記等角的厚みを形成する一の速度は、結晶質材料の前記第1エピタキシャル厚みおよび第2エピタキシャル厚みを形成する一の速度よりも速く、結晶質材料の前記厚みを除去する一の速度は一のアモルファス材料の前記厚みを除去する一の速度より遅い、請求項14に記載の方法。
【請求項16】
前記同時に除去する工程は、前記アモルファス材料の一の残りの水平方向の厚みが前記結晶質材料の一の残りの垂直方向の厚みより薄くなるまで、前記アモルファス材料の一の厚みを除去することを含む、請求項14に記載の方法。
【請求項17】
前記同時に除去する工程は、前記アモルファス材料の一の残りの垂直方向の厚みが前記結晶質材料の一の残りの垂直方向の厚みより薄くなるまで、前記アモルファス材料の一の厚みを除去することを含む、請求項14に記載の方法。
【請求項18】
前記アモルファス材料の前記残りの厚みを除去する工程をさらに含む、請求項17に記載の方法。
【請求項19】
前記基板の一の表面は、前記基板の一の頂面を規定し、前記方法は、前記第1接合領域の一の表面と前記第2接合領域の一の表面が前記頂面よりも優位になるまで、前記同時に形成する工程と前記同時に除去する工程とを繰り返す工程をさらに含む、請求項14に記載の方法。
【請求項20】
0.8ナノメータ〜1.4ナノメータの結晶質材料の一の厚みを形成すべく、前記同時に形成する工程と前記同時に除去する工程とを5〜10回繰り返す工程をさらに含む、請求項14に記載の方法。
【請求項21】
前記同時に形成する工程と前記同時に除去する工程とは、一の化学気相成長法(CVD)チャンバ、一の超高真空(UHV)CVDチャンバ、一の高速熱的(RT)CVDチャンバ、一の低圧(RP)CVDチャンバのうちのひとつの中で、前記チャンバの封止を破ることなく起こる、請求項14に記載の方法。
【請求項22】
前記同時に形成する工程と前記同時に除去する工程とは、同一の化学気相成長法チャンバ内で、摂氏500〜750度の間の一の温度で、且つ12〜18Torrの間の一の圧力で起こる、請求項14に記載の方法。
【請求項23】
前記同時に除去する工程は一の塩酸ガスでエッチングをすることを含み、
前記同時に形成する工程は、トリシランの導入、モノメチルシランの導入による、前記結晶質およびアモルファス材料の非選択的化学気相成長法を含む、請求項14に記載の方法。
【請求項24】
前記同時に形成する工程は、基板材料に一のひずみを生じさせる目的上十分な、基板材料の一の格子間隔とは異なる一の格子間隔を持つ一の結晶質材料の一のエピタキシャル厚みを堆積することを含む、請求項14に記載の方法。
【請求項25】
前記同時に形成する工程は、基板材料に一の伸張性ひずみを生じさせる目的上十分な、一の結晶質でリンによりドープされたシリコンカーボン合金材料の一のエピタキシャル厚みを堆積することを含む、請求項14に記載の方法。
【請求項26】
一の結晶質材料の前記エピタキシャル厚みは、0.13パーセント〜2.0パーセントの間の一の置換型炭素濃度と、1立方センチメータにつき5E13アトム(atoms/cm3)〜5E20atoms/cm3の一のリン濃度とを持つ一のシリコン材料とを持つ、請求項14に記載の方法。
【請求項27】
前記同時に除去する工程は、前記第1接合領域の近傍の前記基板の一の第1側壁表面と、前記第2接合領域の近傍の前記基板の一の第2側壁表面とから、一のアモルファス材料の前記等角的厚みを除去することを含み、
前記同時に形成する工程は、前記第1側壁表面の直近の一の第1先端領域と、前記第2側壁表面の直近の一の第2先端領域とを満たす目的上十分な、一の結晶質のリンを含むシリコンカーボン合金材料の一のエピタキシャル厚みを堆積することを含む、請求項14に記載の方法。
【図1】
【図2】
【図3A】
【図3B】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図2】
【図3A】
【図3B】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【公開番号】特開2012−199557(P2012−199557A)
【公開日】平成24年10月18日(2012.10.18)
【国際特許分類】
【外国語出願】
【出願番号】特願2012−102383(P2012−102383)
【出願日】平成24年4月27日(2012.4.27)
【分割の表示】特願2007−549723(P2007−549723)の分割
【原出願日】平成18年1月4日(2006.1.4)
【出願人】(591003943)インテル・コーポレーション (1,101)
【Fターム(参考)】
【公開日】平成24年10月18日(2012.10.18)
【国際特許分類】
【出願番号】特願2012−102383(P2012−102383)
【出願日】平成24年4月27日(2012.4.27)
【分割の表示】特願2007−549723(P2007−549723)の分割
【原出願日】平成18年1月4日(2006.1.4)
【出願人】(591003943)インテル・コーポレーション (1,101)
【Fターム(参考)】
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