【課題】ｎ型ＭＩＳトランジスタとｐ型ＭＩＳトランジスタとで異なる閾値電圧制御用金属が高誘電率ゲート絶縁膜に添加されたトランジスタ構造において、トランジスタ特性の変動を防止できるようにする。
【解決手段】第１の活性領域１ａ上から素子分離領域２上を経て第２の活性領域１ｂ上まで、ゲート絶縁膜となる高誘電率膜６が形成されている。第１の活性領域１ａに隣接する部分の素子分離領域２の上部には第１の切り欠き部２ａが形成されている。第２の活性領域１ｂに隣接する部分の素子分離領域２の上部には第２の切り欠き部２ｂが形成されている。第２の切り欠き部２ｂは第１の切り欠き部２ａよりも浅く形成されている。 （もっと読む）

【課題】特性の良い光電変換素子を有する半導体装置を提供することを目的の一とする。または、簡単な工程で、特性の良い光センサ光電変換装置を有する半導体装置を提供することを目的の一とする。
【解決手段】光透過性を有する基板と、光透過性を有する基板上の絶縁層と、絶縁層上の、光電変換を奏する半導体領域、第１の導電型を示す半導体領域、および、第２の導電型を示す半導体領域を有する単結晶半導体層と、第１の導電型を示す半導体領域と電気的に接続された第１の電極と、第２の導電型を示す半導体領域と電気的に接続された第２の電極とを有する光電変換素子とを備える半導体装置を提供する。 （もっと読む）

【課題】良好な平坦性を有する半導体基板の再生に適した方法を提供することを課題の一つとし、良好な平坦性を有する半導体基板の再生に適した方法を用いて再生半導体基板を作製することを課題の一つとし、当該再生半導体基板を用いてＳＯＩ基板を作製することを課題の一つとする。
【解決手段】イオンの照射等により損傷した半導体領域を選択的に除去することが可能な方法を用いて半導体基板の凸部を除去し、さらに、ＣＭＰ法をはじめとする研磨処理によって、半導体基板の平坦化を行う際に、半導体基板表面に酸化膜を形成することにより、半導体基板の研磨レートを均一にして、一様に研磨処理を行う。または、上記方法を用いて再生半導体基板を作製し、当該再生半導体基板を用いてＳＯＩ基板を作製する。 （もっと読む）

【課題】基準電圧を調整する回路を構成する抵抗素子を有するフラッシュ記憶素子である半導体装置及びその製造方法を提供する。
【解決手段】フラッシュ記憶素子である半導体装置の製造方法は、半導体基板上にトレンチを定義する鋳型パターンＭＬＤＰを形成し、鋳型パターンＭＬＤＰ上にトレンチを横切る抵抗パターンＲＰを形成し、抵抗パターンＲＰ上に互いに離隔された第１及び第２導電パターン２１０、２２０を形成し、第１及び第２導電パターン２１０、２２０に各々接続する第１及び第２配線ＵＬ１，ＵＬ２を形成する段階を有し、第１及び第２導電パターンＵＬ１，ＵＬ２は鋳型パターンＭＬＤＰの上部に各々形成される。 （もっと読む）

【課題】画素部の開口率を高くしながら、駆動回路部の特性を向上させた半導体装置を提供することを課題とする。または、消費電力の低い半導体装置を提供することを課題とする。または、しきい値電圧を制御できる半導体装置を提供することを課題とする。
【解決手段】絶縁面を有する基板と、基板上に設けられた画素部と、画素部を駆動する駆動回路の少なくとも一部を有し、画素部を構成するトランジスタおよび駆動回路を構成するトランジスタは、トップゲートボトムコンタクト型のトランジスタであって、画素部においては、電極および半導体層が透光性を有し、駆動回路における電極は、画素部のトランジスタが有するいずれの電極よりも低抵抗である半導体装置である。 （もっと読む）

【課題】動作速度を高速化できる ＳｉＣ ＭＩＳＦＥＴで構成された論理ゲート回路デバイスを得る。
【解決手段】ｎチャネルエンハンスメント型ＳｉＣ ＭＩＳＦＥＴ(２２)と、ｎチャネルデプリーション型ＳｉＣ ＭＩＳＦＥＴ(２２、２２ｂ)とでインバータ、ＮＡＮＤ/ＮＯＲ論理ゲート回路を構成する。 （もっと読む）

【課題】高性能な半導体装置を提供する。
【解決手段】絶縁表面上に設けられるゲート電極層と、ゲート電極層上に設けられるゲート絶縁層と、ゲート絶縁層上に設けられる第１の酸化物半導体層と、第１の酸化物半導体層上に接して設けられる第２の酸化物半導体層と、第１の酸化物半導体層の第１の領域及び第２の酸化物半導体層の第１の領域と重なり、且つ第２の酸化物半導体層に接して設けられる酸化物絶縁層と、酸化物絶縁層上、第１の酸化物半導体層の第２の領域上、及び第２の酸化物半導体層の第２の領域と重なり、且つ第２の酸化物半導体層に接して設けられるソース電極層及びドレイン電極層と、を有し、第１の酸化物半導体層の第１の領域及び第２の酸化物半導体層の第１の領域は、ゲート電極層と重なる領域、並びに第１の酸化物半導体層及び第２の酸化物半導体層の周縁及び側面、に設けられる領域である。 （もっと読む）

【課題】配線間の寄生容量を十分に低減できる構成を備えた半導体装置を提供することを課題の一とする。
【解決手段】金属薄膜の一部または全部を酸化させた第１の層と酸化物半導体層の積層を用いるボトムゲート構造の薄膜トランジスタにおいて、ゲート電極層と重なる酸化物半導体層の一部上に接するチャネル保護層となる酸化物絶縁層を形成し、その絶縁層の形成時に酸化物半導体層の積層の周縁部（側面を含む）を覆う酸化物絶縁層を形成する。 （もっと読む）

【課題】ＣＭＰ工程でその表面が研削され、平坦化された層間絶縁膜ＩＬ中にドライエッチングによりコンタクトホール２０ａ等を形成する時、素子分離絶縁膜８ａ上に形成された最上層がシリサイド層１２ｂ、下層がポリシリコン層１２ａからなる配線層１２の、該シリサイド層１２ｂがオーバーエッチングにより消失することを防止する。
【解決手段】Ｎ＋型埋め込み層２形成時に生じたシリコン段差に起因してＮ型エピタキシャル層４の表面にも段差が生じる。係る段差の高い部分に形成されたＰ型分離層５の上に素子分離絶縁膜８ａを形成する。該素子分離絶縁膜８ａ上に上層がシリサイド層１２ｂ、下層がポリシリコン層１２ａからなる配線層１２を形成するが、配線層１２を形成する前に該素子分離絶縁膜８ａの薄膜化を行い、配線層１２最上層のシリサイド層１２ｂ表面とＮ＋型ソース層１５等の表面間の段差を、該素子分離絶縁膜８ａの薄膜化する前に比べ小さくする。 （もっと読む）

【課題】半導体装置内の電界集中を緩和し、高耐圧化を図る。
【解決手段】ｎ^-層１１０の一側にはＭＯＳＦＥＴのチャネル領域となるｐウェル１１１が、他側にはｎ⁺ドレイン領域１１８が形成される。ｎ^-層１１０の上方には、第１絶縁膜ＬＡおよび第２絶縁膜ＬＢを介して複数の第２フローティングフィールドプレートＦＢが形成される。その上には第３絶縁膜ＬＣを介して、複数の第３フローティングフィールドプレートＦＣが形成される。ｎ⁺ドレイン領域１１８の上に接続したドレイン電極１１９は、第１絶縁膜ＬＡ上に延びる第１ドレイン電極部ＤＡを有する。 （もっと読む）

【課題】 本発明では剥離技術を用いることにより様々な基板上に薄膜素子を形成し、従
来の技術では不可能であると考えられていた部分に薄膜素子を形成することにより、省ス
ペース化を図ると共に耐衝撃性やフレキシビリティに優れた半導体装置を提供する。
【解決手段】 本発明では、剥離技術を用いて一旦基板から剥離させた膜厚５０μｍ以下
の素子形成層を基板上に固着することにより、様々な基板上に薄膜素子を形成することを
特徴とする。例えば、可撓性基板上に固着された薄膜素子をパネルの裏面に貼り付けたり
、直接パネルの裏面に固着したり、さらには、パネルに貼り付けられたＦＰＣ上に薄膜素
子を固着することにより、省スペース化を図ることができる。 （もっと読む）

【課題】画素ＴＦＴを作製する工程数を削減して製造コストの低減および歩留まりの向上を実現し、信頼性と生産性を向上させる技術を提供することを課題とする。
【解決手段】画素領域に形成する画素ＴＦＴをチャネルエッチ型の逆スタガ型ＴＦＴで基板上に形成し、ソース領域及びドレイン領域のパターニングと画素電極のパターニングを同じフォトマスクで行う。また、ソース配線を画素電極と同じ材料である導電膜で覆い、基板全体を外部の静電気等から保護する構造とする。このような構成とすることで、製造工程において製造装置と絶縁体基板との摩擦による静電気の発生を防止することができる。特に、製造工程で行われる液晶配向処理のラビング時に発生する静電気からＴＦＴ等を保護することができる。 （もっと読む）

【課題】同一半導体チップ内に形成されたＮチャネルパワーＴＤＭＯＳトランジスタとＰチャネルパワーＴＤＭＯＳトランジスタの双方のオン電流に対するオン抵抗の低減を図る。
【解決手段】ＮチャネルパワーＴＤＭＯＳトランジスタ用トレンチ４の長辺側とＰチャネルＴＤＭＯＳトランジスタ用トレンチ４の長辺側を４５°傾けて形成する。これによりＮチャネル側のトレンチ４の長辺側の側壁を（１００）面とし、Ｐチャネル側のトレンチ４の長辺側の側壁を（１１０）面として、Ｎチャネル側の電流担体である電子及びＰチャネル側の電流担体である正孔の移動度を高くする。移動度を高くすることによりチャネル部分の導電率を高める。 （もっと読む）

【課題】トランジスタを構成する各部材の抵抗を小さくし、トランジスタのオン電流の向上を図り、集積回路の高性能化を図ることを課題の一とする。
【解決手段】単結晶半導体基板上に絶縁層を介して設けられ、素子分離絶縁層によって素子分離されたｎ型ＦＥＴ及びｐ型ＦＥＴを有する半導体装置であって、それぞれのＦＥＴは、半導体材料を含むチャネル形成領域と、チャネル形成領域に接し、半導体材料を含む導電性領域と、導電性領域に接する金属領域と、チャネル形成領域に接するゲート絶縁層と、ゲート絶縁層に接するゲート電極と、金属領域を一部に含むソース電極またはドレイン電極と、を有する。 （もっと読む）

【課題】微細なトレンチを採用するトレンチＤＭＯＳＦＥＴにおいて、ドレイン−ソース間の絶縁破壊電圧を高くするため、低濃度のドリフト層の形成領域を如何に確保するかが課題となる。
【解決手段】ＴＮＤＭＯＳ形成のためのトレンチＴ１の底部のＮ型ウエル層２の表面から内部に延在し、Ｐ型ボディ層３と接続するＮ型埋め込みドリフト層５を形成する。次にトレンチＴ１の両側壁にゲート電極７ａ、スペーサー８ａを重畳して形成する。次に、ゲート電極７ａ及びスペーサー８ａをマスクとしてリン等をイオン注入しＮ型埋め込みドリフト層５内にＮ＋型ドレイン層１１を形成する。これによりＮ＋型ドリフト層１１からＰ型ボディ層３底部まで延在する低濃度のＮ型埋め込みドリフト層５を確保する。なお、Ｎ＋型ドレイン層１１を形成しないで、トレンチＴ１の両側壁に、Ｎ型埋め込みドリフト層５を共通のドレイン層とする２つのＴＤＭＯＳを形成しても良い。 （もっと読む）

【課題】高誘電率ゲート絶縁膜およびメタルゲート電極を備えたＣＭＩＳＦＥＴの性能を向上させる。
【解決手段】高誘電率ゲート絶縁膜として機能するＨｆ含有絶縁膜４ａ，４ｂ上にメタルゲート電極であるゲート電極ＧＥ１，ＧＥ２が形成され、ゲート電極ＧＥ１，ＧＥ２は、金属膜７ａ，７ｂ，７ｃの積層膜からなる金属膜７とその上のシリコン膜８との積層構造を有している。金属膜７の最下層の金属膜７ａは、窒化チタン膜、窒化タンタル膜、窒化タングステン膜、炭化チタン膜、炭化タンタル膜または窒化タングステン膜からなり、金属膜７ｂは、ハフニウム膜、ジルコニウム膜またはアルミニウム膜からなり、金属膜７ｃは、金属膜７ａと同種の材料からなる膜である。 （もっと読む）

【課題】高電圧が印加される金属電極による耐圧低下を緩和する半導体装置を提供する。
【解決手段】高電位島領域１０１内のｎ^-半導体層３とｐ^-半導体基板１との界面にはｎ⁺埋め込み不純物領域２が形成されている。ｎ⁺埋め込み不純物領域２の上方ではｎ^-半導体層３表面にｐチャネルＭＯＳＦＥＴ１３０が形成されている。ｐ⁺不純物領域６及びｎ⁺不純物領域４５を有するダイオード１０２が、領域１０５内のｎ^-半導体層３表面に形成されている。ｎ⁺不純物領域４５に接続された金属電極１４は、ｐ⁺不純物領域６及びｐ⁺不純物領域４の上方を通ってｐチャネルＭＯＳＦＥＴ１３０に接続される。ｐ⁺不純物領域６に接続されたｐ^-不純物領域６１は金属電極１４の下方に位置している。ｐ^-半導体基板１及びｐ⁺不純物領域４は、ｐ⁺不純物領域６及びｎ⁺不純物領域４５よりも低い電位が与えられる。 （もっと読む）

【課題】単結晶シリコン基板よりも大面積な基板に、均一な質を有する複数の単結晶半導体層を貼り付けたＳＯＩ基板の作製方法を提供することを課題とする。
【解決手段】熱処理において、ベース基板支持及び単結晶半導体基板保持のトレイとして、凹部の底が深く、ベース基板に貼り付けられた単結晶半導体基板と接触しないトレイを用いて、単結晶半導体基板の熱分布の均一化を図る。また、該トレイの各々の凹部の間にベース基板支持部を設けることによって、該トレイとベース基板との接触面積を低減する。以上より、単結晶半導体基板から単結晶半導体層を分離する熱処理の際、単結晶半導体基板及びベース基板の熱分布が均一になるようにする。 （もっと読む）

【課題】酸化物半導体層を用いた薄膜トランジスタにおいて、酸化物半導体層とソース電極層又はドレイン電極層との間のコンタクト抵抗を低減し、電気特性を安定させた薄膜トランジスタを提供する。また、該薄膜トランジスタの作製方法を提供する。
【解決手段】酸化物半導体層を用いた薄膜トランジスタにおいて、酸化物半導体層の上に、酸化物半導体層より導電率の高いバッファ層を形成し、該バッファ層の上にソース電極層及びドレイン電極層を形成し、酸化物半導体層とソース電極層又はドレイン電極層とがバッファ層を介して電気的に接続されるように薄膜トランジスタを形成する。また、バッファ層に逆スパッタ処理及び窒素雰囲気下での熱処理を行うことにより、酸化物半導体層より導電率の高いバッファ層を形成する。 （もっと読む）

【課題】所望の耐圧の半導体装置を容易に得ることが可能な技術を提供する。
【解決手段】ｐ^-半導体基板１上にはエピタキシャル層であるｎ^-半導体層２が設けられている。ｎ^-半導体層の内部には、ｎ^-半導体層２の上面からｐ^-半導体基板１との界面にかけて、ｎＭＯＳ領域２０２を区分するｐ不純物領域３が設けられている。ｎＭＯＳ領２０２のｎ^-半導体層２に形成されたＭＯＳトランジスタ１０２は、ｎＭＯＳ領域２０２内のｎ^-半導体層２の上面内に設けられたｎ⁺不純物領域１２と、ｎ⁺不純物領域１２に電気的に接続されたドレイン電極２４とを有している。ｎ^-半導体層２のうち少なくとｐ不純物領域３とｎ⁺不純物領域１２との間のｎ^-半導体層２の上面内にはｎ拡散領域７０が設けられている。 （もっと読む）