【課題】高周波デバイスを形成する複数の素子を一つのチップに形成できる技術を提供する。
【解決手段】基板１上にて抵抗素子および容量素子の下部電極を同一の多結晶シリコン膜から形成し、前記多結晶シリコン膜とは異なる同一の多結晶シリコン膜およびＷＳｉ膜からパワーＭＩＳＦＥＴのゲート電極、容量素子の上部電極、ｎチャネル型ＭＩＳＦＥＴのゲート電極およびｐチャネル型ＭＩＳＦＥＴのゲート電極を形成し、領域ＭＩＭにおいては基板１上に堆積された酸化シリコン膜３０上に形成された配線を下部電極とし酸化シリコン膜３４上に形成された配線を上部電極とする容量素子ＭＩＭＣを形成し、酸化シリコン膜３４上に堆積された酸化シリコン膜３７上に堆積された同一のアルミニウム合金膜を用い領域ＩＮＤにて配線３９Ａからなるスパイラルコイルを形成し、領域ＰＡＤでは配線３９Ｂからなるボンディングパッドを形成する。 （もっと読む）

【課題】新たな工程を追加することなく信頼性の高い半導体装置およびその製造方法を提供すること。
【解決手段】半導体素子を表面側に有する基板１１と、半導体素子を覆うように基板１１に積層された第１絶縁膜１２と、第１絶縁膜１２を厚さ方向に貫通する貫通孔の内面に積層されたバリア導電層１３を介して貫通孔内に埋め込まれたコンタクトプラグ１４と、第１絶縁膜１２の表面に形成されてコンタクトプラグ１４を介して半導体素子と電気的に接続された１種類以上の機能層とを備え、前記機能層は、バリア導電層１３の材料と同じ材料からなり第１絶縁膜１２の表面の所定領域に積層された第１バリア導電層１３と、第１バリア導電層１３上に、直接積層されるか、または第２絶縁膜１５を介して積層されるか、またはそれらの両方の形態で積層された第２バリア導電層１６と、第２バリア導電層１６に積層された導電層１７とを有してなることを特徴とする半導体装置。 （もっと読む）

【課題】分離層と配線を分離させ、半導体素子全体を基板から分離させることを課題とする。
【解決手段】第１の基板上に互いに密着性の弱い第１の層と第２の層を形成し、第２の層上に第１の半導体素子層及び第１の絶縁層を形成し、第１の絶縁層中に第１の層に達するスルーホールを形成し、スルーホール底部に露出した第１の層を酸化させ、第１の絶縁層上及びスルーホール内部に第１の半導体素子層と電気的に接続される配線を形成し、第１の層と第２の層を分離することにより第１の基板から第１の半導体素子層及び配線を分離して配線を露出させる半導体装置の作製方法と、さらに、同様の作製工程により、分離された第２の半導体素子層と配線との間に、異方性導電接着材を設け、第１の半導体素子層と第２の半導体素子層は、異方性導電接着材及び配線によって電気的に接続されている半導体装置の作製方法に関する。 （もっと読む）

【課題】半導体基板に素子と貫通電極とが形成された半導体装置の製造方法において、貫通電極からの銅による素子の汚染を防止できる方法を提供する。
【解決手段】半導体基板１０と、それに形成された素子ＺＤと、半導体基板１０を貫通するスルーホールＴＨと、半導体基板１０の両面側及びスルーホールＴＨの内面に形成されて、素子ＺＤを被覆する絶縁層１２とを備えた構造体を用意する工程と、スルーホールＴＨ内に貫通電極２０を形成する工程と、貫通電極２０を被覆する第１バリア金属層３０ａを形成する工程と、素子ＺＤの接続部に到達するコンタクトホールＣＨ１を形成する工程と、コンタクトホールＣＨ１内の素子ＺＤの接続部の自然酸化膜を除去する工程と、第１バリア金属層３０ａを利用して、貫通電極２０に接続される第１配線層４０と、コンタクトホールＣＨ１を通して素子ＺＤの接続部に接続される第２配線層４０ａとを形成する工程とを含む。 （もっと読む）

【課題】ともに高抵抗性の基板上に形成される主横型高電圧電界効果トランジスタ（ＨＶＦＥＴ）と、隣接して配置された横型センスＦＥＴとを備えるパワー集積回路デバイスを提供する。
【解決手段】センス抵抗器は、基板のうちＨＶＦＥＴとセンスＦＥＴとの間の区域に配置されたウェル領域に形成される。寄生基板抵抗器は、ＨＶＦＥＴのソース領域とセンスＦＥＴのソース領域との間においてセンス抵抗器と平行に電気接続されて形成される。これらのトランジスタデバイスはともに、共通のドレイン電極およびゲート電極を共有している。主横型ＨＶＦＥＴおよびセンスＦＥＴがオン状態である場合、横型ＨＶＦＥＴを通って流れる第１の電流に比例する電圧電位が第２のソース金属層において生成される。 （もっと読む）

【課題】抵抗素子の小型化と電界効果トランジスタのラッチアップ耐性の向上とを両立させた半導体装置及びその製造方法を提供する。
【解決手段】シリコン基板１１のＮウェル抵抗素子形成領域にＳＴＩ１２を形成する。次に、Ｐ型ＭＯＳトランジスタ形成領域に対してドナーを注入して、ドナー拡散領域２１を形成する。次に、Ｎウェル抵抗素子形成領域及びＰ型ＭＯＳトランジスタ形成領域に対してドナーを注入して、Ｎウェル抵抗素子形成領域におけるＳＴＩ１２の直下域にＮ型ウェル１４を形成すると共に、Ｐ型ＭＯＳトランジスタ形成領域にドナー拡散領域２０を形成する。ドナー拡散領域２１及び２０は重ね合わせられて、Ｐ型ＭＯＳトランジスタ７のチャネル領域を構成するＮ型ウェル１９が形成される。このとき、Ｎ型ウェル１４及びドナー拡散領域２０を形成するための不純物注入量を、ドナー拡散領域２１を形成するための不純物注入量よりも少なくする。 （もっと読む）

【課題】素子分離構造の面積を増大させることなく、素子分離構造の表面の後退量を低減させる。
【解決手段】半導体基板１１の表面よりも低い位置に埋め込み絶縁層１２を埋め込み、埋め込み絶縁層１２と材料の異なるキャップ絶縁層１３を半導体基板１１と埋め込み絶縁層１２と間の段差１２ａの肩の部分にかからないようにして埋め込み絶縁層１２上に形成する。 （もっと読む）

【課題】ハーフピッチサイズが３２ｎｍ以下のＣＭＩＳデバイスを有する半導体装置において、ｎチャネル型電界効果トランジスタおよびｐチャネル型電界効果トランジスタのそれぞれの閾値電圧を適切に設定することのできる技術を提供する。
【解決手段】ｐＭＩＳ形成領域に、主としてＡｌが拡散した高誘電体膜５ｈ（例えばＨｆＯ_２膜）により構成されるゲート絶縁膜５ならびに下層メタルゲート電極６Ｄと上層メタルゲート電極６Ｕとの積層膜からなるメタルゲート電極６を有するｐＭＩＳ１００ｐを形成し、ｎＭＩＳ形成領域に、主としてＬａ（ランタン）が拡散した高誘電体膜５ｈ（例えばＨｆＯ_２膜）により構成されるゲート絶縁膜１１ならびに上層メタルゲート電極６Ｕからなるメタルゲート電極１２を有するｎＭＩＳ１００ｎを形成する。 （もっと読む）

【課題】変調度の小さい搬送波であっても、安定して動作させる復調信号生成回路を有する半導体装置を提供する。
【解決手段】半導体装置は、アンテナ回路に接続された第１の復調回路と、アンテナ回路に接続された、第１の復調回路とは逆の極性の電気信号を復調する第２の復調回路と、第１の復調回路の出力部に接続された入力部を有する第１のバイアス回路と、第２の復調回路の出力部に接続された入力部を有する第２のバイアス回路と、第１の入力部と第２の入力部を有するコンパレータと、コンパレータの出力部に接続されたアナログバッファ回路と、アナログバッファ回路の出力部に接続されたパルス検出回路を有し、第１のバイアス回路の出力部は第１の入力部に接続され、第２のバイアス回路の出力部は第２の入力部に接続され、パルス検出回路は第１のバイアス回路及び第２のバイアス回路に接続されている復調信号生成回路を有する。 （もっと読む）

【課題】酸化物半導体を用いた好適な構造のｎチャネル型トランジスタおよびｐチャネル型トランジスタを提供することを目的の一とする。
【解決手段】第１の酸化物半導体層と電気的に接続し、第１の材料を含む第１の導電層と第２の材料を含む第２の導電層の積層構造でなる第１のソース電極またはドレイン電極と、第２の酸化物半導体層と電気的に接続し、第１の材料を含む第３の導電層と第２の材料を含む第４の導電層の積層構造でなる第２のソース電極またはドレイン電極と、を有し、第１の酸化物半導体層には、第１のソース電極またはドレイン電極の第１の導電層が接触し、第２の酸化物半導体層には、第２のソース電極またはドレイン電極の第３の導電層および第４の導電層が接触する。 （もっと読む）

【課題】パワーデバイス駆動回路において、高電位側基準電位（仮想接地電位ＶＳ）に発生する負電圧のアンダーシュートによる高電位側電源電圧の低下を確実に抑制する。
【解決手段】共通接地ノード（ＣＯＭ）と仮想接地ノード（ＶＳ）の間に高耐圧ダイオードＤ３を高電圧制御回路（ＨＶＩＣ）内部に共通の基板領域を利用して設ける。 （もっと読む）

【課題】複数の同種の製造装置を用いて半導体装置を製造する場合に、製品間での寸法のばらつきの発生を抑制できる技術を提供する。
【解決手段】制御機器ＣＤをそれぞれの露光機に対して個別に配置する。露光処理が完了した各ロットは、どの露光機で露光処理がなされたかによって分類され、露光機毎に、露光機を調整するためのパラメータが製品情報収集部ＣＤ１に収集され、最適製造条件計算部ＣＤ２にて処理条件が計算され、計算された処理条件が設定される。すべてのロットは、露光処理を行う露光機が予め割り当てられ、露光処理が済んでいないロットは、分類機ＣＭによって割り当てられた露光機へ振り分けられ、制御機器ＣＤによって求められた処理条件で露光処理が行われる。 （もっと読む）

【課題】マスク数の少ない薄膜トランジスタの作製方法を提供する。
【解決手段】第１の導電膜１０２と、絶縁膜１０４と、半導体膜１０６と、不純物半導体膜１０８と、第２の導電膜１１０とを積層し、この上に多階調マスクを用いて凹部を有するレジストマスク１１２を形成し、第１のエッチングを行って薄膜積層体を形成し、第１の導電膜１０２がエッチングされた膜１１３に対してサイドエッチングを伴う第２のエッチングを行ってゲート電極層１１６Ａを形成し、その後ソース電極及びドレイン電極等を形成することで、薄膜トランジスタを作製する。半導体膜としては結晶性半導体膜１０６を用いる。 （もっと読む）

【課題】結晶性に優れた結晶質半導体層を有するＳＯＩ基板を提供する。
【解決手段】支持基板上に、バッファ層を介して単結晶半導体基板から分離させた単結晶半導体を部分的に形成する。単結晶半導体基板は、加速されたイオンの照射とそれに伴う脆化層の形成、及び熱処理により、単結晶半導体を分離する。単結晶半導体上に非単結晶半導体層を形成し、レーザビームを照射することにより、非単結晶半導体層を結晶化させて、ＳＯＩ基板を作製する。 （もっと読む）

【課題】半導体装置が有する集積回路の多機能化を図ること、又は、炭化シリコン基板を用いて集積回路を形成する場合であっても集積回路の大面積化を図ることを目的とする。
【解決手段】基板上に第１の絶縁層を介して設けられた島状の炭化シリコン層と、炭化シリコン層上に設けられた第１のゲート絶縁層と、第１のゲート絶縁層上に設けられ且つ炭化シリコン層と重畳する第１の導電層とを有する第１のトランジスタと、基板上に第２の絶縁層を介して設けられた島状の単結晶シリコン層と、単結晶シリコン層上に設けられた第２のゲート絶縁層と、第２のゲート絶縁層上に設けられ且つ単結晶シリコン層と重畳する第２の導電層とを有する第２のトランジスタを設ける。 （もっと読む）

【課題】炭化シリコンを含む半導体基板の新たな作製方法を提供することを目的の一とする。
【解決手段】シリコン基板表面に炭化処理を施して炭化シリコン層を形成し、シリコン基板にイオンを添加することにより、シリコン基板中に脆化領域を形成し、シリコン基板とベース基板とを絶縁層を介して貼り合わせ、シリコン基板を加熱して、脆化領域においてシリコン基板を分離することにより、ベース基板上に絶縁層を介して炭化シリコン層とシリコン層の積層構造を形成し、シリコン層を除去して炭化シリコン層の表面を露出させることにより半導体基板を作製する。 （もっと読む）

【課題】抵抗特性のばらつきが少ない抵抗素子を低コストで形成することを可能とした半導体装置の製造方法及び半導体装置を提供する。
【解決手段】ＳＯＩ領域のＳｉ基板１上にＳｉＧｅ層を形成する工程と、ＳｉＧｅ層上にＳｉ層１３を形成する工程と、Ｓｉ層１３及びＳｉＧｅ層を平面視で抵抗素子の形状に形成する工程と、Ｓｉ層１３及びＳｉＧｅ層の各側面にサイドウォール１７を形成する工程と、ＳｉＧｅ層を露出する溝部１９を形成する工程と、サイドウォール１７によりＳｉ層１３の側面が支えられた状態で、溝部１９を介してＳｉＧｅ層をエッチングすることにより、Ｓｉ層１３とＳｉ基板１との間に空洞部２１を形成する工程と、を含む。 （もっと読む）

【課題】チップサイズが小さくなるように、半導体集積回路を設計できるレイアウト設計装置を提供する。
【解決手段】ネットリスト及び遅延情報に基づいて、タイミング解析を行うタイミング解析部１０３と、タイミング解析にタイミングエラーが生じる場合、タイミングエラーに関連している調整対象セルを抽出する調整対象抽出部１０４と、第１セル枠は調整対象セルの境界線であり、第２セル枠の外側に第１拡散領域を有する複数の補強フィルセルを格納する補強フィルセルライブラリ１０５と、第２セル枠は複数の補強フィルセルの各々の境界線であり、調整対象セルに隣接する通常フィルセルと同じ大きさの第１補強フィルセルを、複数の補強フィルセルから抽出し、第１セル枠と第２セル枠とが隣接配置するように通常フィルセルを第１補強フィルセルに置き換え、トランジスタと第１拡散領域とを接続するセル置換部１０６とを具備する。 （もっと読む）

【課題】トランジスタ本来の特性を出すことが可能な配線パターンの第１配線層を有する半導体装置を提供する。
【解決手段】半導体基板１０の表面に延在し、所定間隔を有して交互に配置されたソース領域２０及びドレイン領域３０と、該ソース領域２０又は該ドレイン領域３０とコンタクトホール６０、６０ａを介して接続されたフィンガー状の配線７５、７５ａ、７５ｂを複数含む第１配線層７０、７０ａと、該第１配線層７０、７０ａとスルーホール８０、８０ａを介して接続された第２配線層９０とを有する半導体装置であって、前記第１配線層７０、７０ａは、前記スルーホール８０、８０ａが形成されないスルーホール非形成領域７４、７４ａ、７４ｂの配線幅が、前記スルーホール８０、８０ａが形成されるスルーホール形成領域７３、７３ａ、７３ｂの配線幅よりも広い前記フィンガー状の配線７５、７５ａ、７５ｂを含む。 （もっと読む）

【課題】安価なＳｉ基板に化合物半導体の結晶薄膜を形成する。
【解決手段】ベース基板と、絶縁層と、Ｓｉ結晶層とをこの順に有する半導体基板であって、Ｓｉ結晶層上に設けられてアニールされたシード結晶と、シード結晶に格子整合または擬格子整合している化合物半導体とを備える半導体基板を提供する。また、サブストレートと、サブストレート上に設けられた絶縁層と、絶縁層上に設けられたＳｉ結晶層と、Ｓｉ結晶層上に設けられてアニールされたシード結晶と、シード結晶に格子整合または擬格子整合している化合物半導体と、化合物半導体を用いて形成された半導体デバイスとを備える電子デバイスを提供する。 （もっと読む）