ＳＯＩ基板の作製方法
【課題】結晶性に優れた結晶質半導体層を有するＳＯＩ基板を提供する。
【解決手段】支持基板上に、バッファ層を介して単結晶半導体基板から分離させた単結晶半導体を部分的に形成する。単結晶半導体基板は、加速されたイオンの照射とそれに伴う脆化層の形成、及び熱処理により、単結晶半導体を分離する。単結晶半導体上に非単結晶半導体層を形成し、レーザビームを照射することにより、非単結晶半導体層を結晶化させて、ＳＯＩ基板を作製する。
【解決手段】支持基板上に、バッファ層を介して単結晶半導体基板から分離させた単結晶半導体を部分的に形成する。単結晶半導体基板は、加速されたイオンの照射とそれに伴う脆化層の形成、及び熱処理により、単結晶半導体を分離する。単結晶半導体上に非単結晶半導体層を形成し、レーザビームを照射することにより、非単結晶半導体層を結晶化させて、ＳＯＩ基板を作製する。
【発明の詳細な説明】
【技術分野】
【０００１】
絶縁表面上に結晶質半導体層が設けられたシリコン・オン・インシュレーター（ＳＯＩ；Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板の作製方法および半導体装置の作製方法に関する。
【０００２】
なお、本明細書における半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。例えば、電気光学装置（液晶表示装置、ＥＬ表示装置を含む）、半導体回路および電子機器は全て範疇に含む。
【背景技術】
【０００３】
液晶表示装置やプラズマ表示装置など薄型表示装置が適用された薄型テレビジョン装置が普及している。最近では、エレクトロルミネッセンス（以下、ＥＬともいう）表示装置を適用したＥＬテレビジョン装置なども開発されている。その主要技術の一つに、薄膜トランジスタがある。薄膜トランジスタの性能を向上させ、また製造コストの削減を図ることで、優れた表示性能を有する薄型表示装置を安価に提供することができる。各社がせめぎ合う薄型表示装置（フラットパネルディスプレイ）の市場において、性能向上、低価格化は、優位に立つため必要不可欠である。
【０００４】
薄型表示装置に必要な薄膜トランジスタは、ガラス基板上など安価で大判な基板上に形成する必要がある。一般に、非晶質シリコン層を用いた薄膜トランジスタ、多結晶シリコン層を用いた薄膜トランジスタが形成されている。トランジスタの性能という点では単結晶シリコンが最適だが、ガラス基板を用いる場合、プロセス上の制限、特に熱処理温度の制限が厳しい。
【０００５】
上記のような状況を踏まえて、薄膜トランジスタの性能向上を図るために、半導体層の結晶性を向上させる方法が研究開発されている。一例としては、レーザビームを照射して非晶質シリコンを多結晶化する技術が挙げられる。例えば、特許文献１では、半導体層の結晶面の角度に整合させたレーザビームの走査を行うことで、高品質な多結晶による高性能な薄膜トランジスタとする技術が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００３−１２４２３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
非単結晶半導体層にレーザビームを照射して結晶化する方法では、ランダムに結晶核が発生して結晶方位などが揃わない問題がある。結晶そのものの特性は優れても、結晶が集合した多結晶半導体層では、結晶方位や結晶粒界などの原因により、単結晶半導体ほどの特性を達成することが難しい。そのため、上記特許文献１などのように、レーザビームの走査方法などを工夫することにより、半導体層の結晶性向上および薄膜トランジスタの性能向上が図られている。
【０００８】
本発明の一態様は、結晶性に優れた半導体層を有するＳＯＩ基板を提供することを課題の一とする。または、本発明の一態様は、安価なＳＯＩ基板を提供することを課題の一とする。または、本発明の一態様は、結晶性に優れた半導体層を有するＳＯＩ基板により、高性能な半導体装置を提供することを課題の一とする。
【課題を解決するための手段】
【０００９】
本発明の一態様は、単結晶半導体基板から分離した単結晶半導体を用い、非単結晶半導体層を結晶化させ、結晶質半導体層を有するＳＯＩ基板を作製する。非単結晶半導体層は、レーザビームを照射することで、単結晶半導体を種結晶（結晶核）として結晶化させる。
【００１０】
また、本発明の一態様は、加速されたイオンの照射とそれに伴う脆化層の形成により、単結晶半導体基板から単結晶半導体を分離し、分離した単結晶半導体を種結晶として非単結晶半導体層を結晶化させることが好ましい。
【００１１】
本発明の一態様は、支持基板上に、バッファ層を介して単結晶半導体基板から分離させた単結晶半導体を部分的に形成し、単結晶半導体上に非単結晶半導体層を形成し、レーザビームを照射することにより、単結晶半導体を種結晶として非単結晶半導体層を結晶化させる。
【００１２】
上記構成において、単結晶半導体基板に加速されたイオンを照射することで、単結晶半導体基板に脆化層を形成し、単結晶半導体基板と支持基板とを、バッファ層を介して貼りあわせる。熱処理を行うことにより、脆化層を境として単結晶半導体基板の一部を分離させ、バッファ層上に単結晶半導体を部分的に形成することが好ましい。
【００１３】
本発明の一態様は、支持基板上に、バッファ層を介して非単結晶半導体層を形成し、非単結晶半導体層上に、単結晶半導体基板から分離させた単結晶半導体を部分的に形成し、レーザビームを照射することにより、単結晶半導体を種結晶として非単結晶半導体層を結晶化させる。
【００１４】
上記構成において、単結晶半導体基板に加速されたイオンを照射することで、単結晶半導体基板に脆化層を形成し、単結晶半導体基板と支持基板とを、バッファ層及び非単結晶半導体層を介して貼りあわせる。熱処理を行うことにより、脆化層を境として単結晶半導体基板の一部を分離させ、非単結晶半導体層上に単結晶半導体を部分的に形成することが好ましい。
【００１５】
また、本発明の一態様は、部分的に形成される単結晶半導体の結晶方位が揃っていることが好ましい。
【００１６】
また、本発明の一態様は、脆化層を境として単結晶半導体基板の一部を分離させ単結晶半導体の連続層を形成した後、単結晶半導体の連続層を選択的にエッチングして単結晶半導体を部分的に形成してもよい。
【００１７】
また、本発明の一態様は、部分的に形成される単結晶半導体を、ドット状、線状に形成することができる。
【００１８】
また、本発明の一態様は、単結晶半導体基板の一部を分離させ、クラスター状の単結晶半導体を形成してもよい。
【００１９】
また、本発明の一態様は、非単結晶半導体層または単結晶半導体に加熱された不活性ガスを吹き付けながらレーザビームを照射することができる。さらに、支持基板を加熱しながらレーザビームを照射することができる。
【００２０】
なお、本明細書において、「単結晶」とは、結晶面、結晶軸が揃っている結晶であり、それを構成している原子または分子が空間的に規則正しい配列になっているものをいう。もっとも、単結晶は原子が規則正しく配列することによって構成されるものであるが、一部にこの配列の乱れがある格子欠陥を含むもの、意図的または非意図的に格子歪みを有するものも含むものとする。
【００２１】
また、本明細書における「脆化層」とは、分割工程で、単結晶半導体基板が分割される領域およびその近傍のことを示す。「脆化層」を形成する手段によって「脆化層」の状態は異なるが、例えば、「脆化層」は、局所的に結晶構造が乱され、脆弱化された領域である。なお、場合によっては単結晶半導体基板の表面側から「脆化層」までの領域も多少脆弱化される場合があるが、本明細書の「脆化層」は後に分割される領域およびその近傍を指すものとする。
【００２２】
また、本明細書において「第１」、「第２」、または「第３」等の数詞の付く用語は、要素を区別するために便宜的に付与しているものであり、数的に限定するものではなく、また配置および段階の順序を限定するものでもない。
【発明の効果】
【００２３】
本発明の一態様によれば、結晶性に優れた半導体層を有するＳＯＩ基板を提供することができる。または、安価なＳＯＩ基板を提供することができる。または、結晶性に優れた半導体層を有するＳＯＩ基板により、高性能な半導体装置を提供することができる。
【図面の簡単な説明】
【００２４】
【図１】本発明の一態様に係るＳＯＩ基板の作製方法を説明する図。
【図２】本発明の一態様に係るＳＯＩ基板の作製方法を説明する図。
【図３】本発明の一態様に係るＳＯＩ基板の作製方法を説明する図。
【図４】本発明の一態様に係るＳＯＩ基板の作製方法を説明する図。
【図５】本発明の一態様に係るＳＯＩ基板の作製方法を説明する図。
【図６】本発明の一態様に係るＳＯＩ基板の作製方法を説明する図。
【図７】本発明の一態様に係るＳＯＩ基板の作製方法を説明する図。
【図８】本発明の一態様に係るＳＯＩ基板の作製方法を説明する図。
【図９】本発明の一態様に係るＳＯＩ基板の作製方法を説明する図。
【図１０】本発明の一態様に係るＳＯＩ基板の作製方法を説明する図。
【図１１】本発明の一態様に係るＳＯＩ基板の作製方法を説明する図。
【図１２】本発明の一態様に係る半導体装置の作製方法を説明する図。
【図１３】本発明の一態様に係る半導体装置の作製方法を説明する図。
【図１４】本発明の一態様に係る半導体装置の作製方法を説明する図。
【図１５】マイクロプロセッサの構成の一例を示すブロック図。
【図１６】ＲＦＣＰＵの構成の一例を示すブロック図。
【図１７】液晶表示装置の画素の平面図および断面図。
【図１８】ＥＬ表示装置の画素の平面図および断面図。
【図１９】電子機器の例を示す外観図。
【図２０】本発明の一態様に係る半導体装置を説明する図。
【発明を実施するための形態】
【００２５】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更しうることは、当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００２６】
（実施の形態１）
本実施の形態では、結晶質半導体層の作製方法および結晶質半導体層を有するＳＯＩ基板の作製方法について説明する。
【００２７】
図１および図２は、本発明の一態様に係る結晶化について説明する模式図である。図１は平面図であり、図２は図１の線分ＯＰにおける断面図である。
【００２８】
支持基板１１１上にバッファ層１０５が形成され、バッファ層１０５上に部分的に単結晶半導体１３３が形成されている（図１（Ａ）、図２（Ａ））。
【００２９】
単結晶半導体１３３は、単結晶半導体基板から分離させ、支持基板１１１に貼りあわせて形成する。ここでは、島状に複数の単結晶半導体１３３を形成する例を図示している。単結晶半導体１３３は、バッファ層１０５上の全面でなく部分的に形成されるならば、形状など特に限定されるものではない。例えば、平面からみて、ドット状またはストライプ状などに単結晶半導体１３３が形成される。また、複数の単結晶半導体１３３において、個々の単結晶半導体は、短冊形状、円形状、多角形状など各種形状を取ることができる。図１では、円形状の単結晶半導体がドット状に点在して形成されている例を示している。また、単結晶半導体１３３は、単結晶半導体１３３の平均膜厚に対して表面粗さが大きく、部分的に欠損するものであってもよい。
【００３０】
また、島状の複数の単結晶半導体１３３において、隣接する単結晶半導体同士の間隔は、それぞれの単結晶半導体を種結晶とした場合の横成長幅を考慮した間隔とすることが好ましい。また、バッファ層の面積に対する単結晶半導体の密度や個々の単結晶半導体の面積なども、単結晶半導体を種結晶とした場合の横成長幅を考慮して調整することが好ましい。例えば、隣接する単結晶半導体同士間の距離は、それぞれの単結晶半導体が横成長可能な距離の和程度とすることが好ましい。
【００３１】
次に、単結晶半導体１３３上に非単結晶半導体層１４１を形成する（図１（Ｂ）、図２（Ｂ））。非単結晶半導体層１４１は、バッファ層１０５上の全面に形成される。
【００３２】
非単結晶半導体層１４１としては、非晶質半導体層または微結晶半導体層を形成する。具体的には、非晶質シリコン層、微結晶シリコン層、非晶質シリコンゲルマニウム層、非晶質ゲルマニウム層などが挙げられる。非単結晶半導体層１４１は、化学気相成長（ＣＶＤ；Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法やスパッタリング法などを用いて形成する。
【００３３】
例えば、プラズマＣＶＤ法により、非単結晶半導体層１４１を形成する。プラズマＣＶＤ装置の反応室に、半導体材料ガスまたは半導体材料ガスに適宜希釈ガスを加えた反応ガスを導入し、プラズマを生成して、被膜（非単結晶半導体層１４１）を成膜する。半導体材料ガスとしては、シラン、ジシランに代表される水素化シリコン、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４などの塩化シリコン、またはＳｉＦ４などのフッ化シリコンが挙げられる。希釈ガスとしては、水素または希ガス（ヘリウム、アルゴン、クリプトンまたはネオン）などが挙げられる。プラズマＣＶＤ装置は、例えば３ＭＨｚ以上３００ＭＨｚ以下（代表的には１３．５６ＭＨｚ、２７．１２ＭＨｚ、６０ＭＨｚなど）までの高周波電力（ＶＨＦ帯を含む）、１ＧＨｚ以上５ＧＨｚ以下（代表的には２．４５ＧＨｚ）のマイクロ波電力を印加してプラズマを生成することができる。また、被処理体（ここではバッファ層１０５、単結晶半導体１３３が形成された支持基板１１１）は、１００℃以上３００℃以下、好ましくは１２０℃以上２００℃以下に加熱し、被膜を成膜する。
【００３４】
また、非単結晶半導体層１４１を形成した後、熱処理を行うことが好ましい。具体的には、非単結晶半導体層１４１中又は単結晶半導体１３３中の水素を脱離させることを目的とした熱処理を行うことが好ましい。半導体中の水素を脱離させておくことで、レーザビームの照射により半導体層がアブレーションしてしまうことを防ぐことができる。
【００３５】
熱処理の温度は、水素が非単結晶半導体層１４１中又は単結晶半導体１３３中から放出される温度以上であって、支持基板１１１の歪み点近傍の温度までの範囲で設定する。熱処理に用いる装置としては、拡散炉、抵抗加熱炉などの加熱炉、ＲＴＡ（瞬間熱アニール、Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、マイクロ波加熱装置などが挙げられる。ＲＴＡ装置によって熱処理を行う場合には、基板の歪み点近傍又はそれよりも若干高い温度で加熱することもできる。
【００３６】
次に、レーザビーム１７１を照射して非単結晶半導体層１４１を結晶化させ（図２（Ｂ））、結晶質半導体層１６３を形成する（図１（Ｄ）、図２（Ｃ））。支持基板１１１上にバッファ層１０５を介して結晶質半導体層１６３が形成されることとなり、ＳＯＩ基板を作製することができる。
【００３７】
非単結晶半導体層１４１にレーザビーム１７１を照射することで、非単結晶半導体層１４１を溶融させる。非単結晶半導体層１４１にレーザビームが照射されるならば、非単結晶半導体層１４１側からレーザビームを照射しても、支持基板１１１側からレーザビームを照射してもよい。ただし、単結晶半導体１３３は種結晶（結晶核）とさせるため、単結晶半導体１３３を完全に溶融させてしまわないようにレーザビーム１７１を照射することが好ましい。単結晶半導体１３３は、単結晶半導体基板から分離させたものであり、同一の単結晶半導体基板から分離させたものであれば結晶方位をほぼ揃えることができる。
【００３８】
レーザビーム１７１の照射により非単結晶半導体層１４１を溶融させ、単結晶半導体１３３を種結晶として結晶化させることで、単結晶半導体１３３の結晶方位に基づいて結晶化させることができる。その結果、従来のポリシリコン作製のように、非晶質半導体層にレーザビームを照射して結晶化を行う場合と比較して、結晶方位を揃えて結晶化を行うことができる。したがって、結晶性に優れた結晶質半導体層１６３、さらには単結晶半導体層と同程度に結晶性が優れた結晶質半導体層１６３を得ることができる。また、本形態に係る一態様は、種結晶が存在するため、特許文献１と比較してレーザビームを複雑に制御して照射する必要がないため工程が容易であり生産性が良好である。
【００３９】
図１（Ｃ）は、図１（Ｂ）に示す点在している単結晶半導体１３３が種結晶となり、結晶成長が進行している様子を模式的に示している。図１（Ｃ）中の矢印１６１に示すように、単結晶半導体１３３から同心円状に結晶成長を進行させることができる。
【００４０】
レーザビーム１７１を射出するレーザの種類は、非単結晶半導体層１４１を溶融させるレーザビームが射出できれば特に限定されない。例えば、パルス発振レーザや連続発振レーザ（ＣＷレーザ）が挙げられる。
【００４１】
パルス発振レーザの具体例としては、Ａｒレーザ、エキシマ（ＡｒＦ、ＫｒＦ、ＸｅＣｌ）レーザ、ＣＯ２レーザ、ＹＡＧレーザ、ＹＶＯ４レーザ、ＹＬＦレーザ、ＹＡｌＯ３レーザ、ＧｄＶＯ４レーザ、Ｙ２Ｏ３レーザ、ルビーレーザ、アレキサンドライトレーザ、Ｔｉ：サファイアレーザ、銅蒸気レーザなどが挙げられる。連続発振レーザの具体例としては、Ａｒレーザ、Ｋｒレーザ、ＣＯ２レーザ、ＹＡＧレーザ、ＹＶＯ４レーザ、ＹＬＦレーザ、ＹＡｌＯ３レーザ、ＧｄＶＯ４レーザ、Ｙ２Ｏ３レーザ、ルビーレーザ、アレキサンドライトレーザ、Ｔｉ：サファイアレーザ、ヘリウムカドミウムレーザなどが挙げられる。
【００４２】
レーザビーム１７１の波長は、非単結晶半導体層１４１に吸収される波長とする。具体的な波長は、レーザビーム１７１の侵入長などを考慮して決定すればよい。また、レーザビーム１７１のエネルギー密度は、レーザビーム１７１の波長、非単結晶半導体層１４１の材料および膜厚などを考慮して決定すればよい。
【００４３】
また、レーザビーム１７１は、酸素を含む雰囲気下（例えば、大気雰囲気下）、または窒素を含む雰囲気若しくは希ガスを含む雰囲気などの不活性雰囲気下で照射してもよい。レーザビーム１７１の照射を行う雰囲気を制御するには、雰囲気を制御した気密性のあるチャンバー内でレーザビーム１７１の照射を行えばよい。また、チャンバーを用いない場合、レーザビーム１７１の被照射面に窒素ガスなど不活性ガスを吹き付けることで、不活性雰囲気とすることもできる。また、真空中でレーザビーム１７１を照射してもよい。
【００４４】
また、レーザビーム１７１は、非単結晶半導体層１４１を加熱しながら照射してもよい。例えば、非単結晶半導体層１４１が形成された支持基板１１１を載置するステージに加熱手段を設け、ステージの加熱により非単結晶半導体層１４１を加熱しながらレーザビーム１７１の照射を行う。また、非単結晶半導体層１４１に加熱された不活性ガス（例えば窒素ガス）を吹き付けながらレーザビーム１７１の照射を行うことができる。また、ステージを加熱し、且つ加熱された不活性ガスを吹き付けながらレーザビーム１７１の照射を行ってもよい。
【００４５】
また、レーザビーム１７１の断面形状は、線状、矩形状（正方形または長方形を含む）とすることができる。レーザビーム１７１の断面形状は、光学系により適宜調節することができる。
【００４６】
以上のように作製されたＳＯＩ基板は、結晶性に優れた結晶質半導体層を有している。そして、結晶性に優れた結晶質半導体層を有するＳＯＩ基板を用いて、高性能な半導体装置を作製することができる。
【００４７】
なお、単結晶半導体１３３上に非単結晶半導体層１４１を積層することで生じる段差は、非単結晶半導体層１４１を結晶化する際のレーザビーム１７１の照射により、平坦化することができる。平坦化が十分でない場合は、必要に応じて、エッチング（ドライエッチング又はウェットエッチング）、レーザビームの照射、またはＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理などを適宜行えばよい。また、段差を残したままとし、同一基板上に用途の異なる素子を形成することもできる。
【００４８】
次に、図１（Ａ）および図２（Ａ）に示すように、バッファ層上に単結晶半導体１３３を部分的に形成する方法について説明する。
【００４９】
単結晶半導体１３３の形成には、イオン（代表的には水素のイオン）の照射とそれに伴う脆化領域の形成による単結晶半導体基板の分離を利用することが好ましい。このような方法を用いることで、単結晶半導体基板の使用量を低減させることができる。また、単結晶半導体を分離して残った単結晶半導体基板は再利用することができる。その結果、省資源化および低コスト化を図ることができ、安価なＳＯＩ基板を提供することも可能となる。
【００５０】
バッファ層上に単結晶半導体１３３を部分的に形成する方法の例として、（１）バッファ層上に単結晶半導体層を形成した後、単結晶半導体層を選択的にエッチングすることで部分的に単結晶半導体を形成する、（２）単結晶半導体基板に部分的に脆化層を形成することで部分的に単結晶半導体を形成する、（３）単結晶半導体基板を選択的にエッチングして複数の凸部を設け脆化層を形成した後、支持基板に貼り合わせることで、部分的に単結晶半導体を形成する、（４）単結晶半導体基板に脆化層を形成した後、単結晶半導体基板を選択的にエッチングして複数の凸部を設けて支持基板に貼り合わせることで、部分的に単結晶半導体を形成する、などが挙げられる。以下、（１）〜（４）の例について説明する。
【００５１】
図３に、（１）バッファ層上に単結晶半導体層を形成した後、単結晶半導体層を選択的にエッチングすることで部分的に単結晶半導体を形成する一例を示す。
【００５２】
単結晶半導体基板１０１を準備する（図３（Ａ−１））。また、支持基板１１１を準備する（図３（Ｂ））。
【００５３】
単結晶半導体基板１０１としては、単結晶シリコン基板、単結晶ゲルマニウム基板、単結晶シリコンゲルマニウム基板など、周期表第１４族元素でなる単結晶半導体基板が挙げられる。その他、ガリウムヒ素やインジウムリンなどの化合物半導体基板が挙げられる。
【００５４】
支持基板１１１としては、ガラス基板、石英基板、セラミック基板、またはサファイア基板などを用いる。安価で大判なＳＯＩ基板およびＳＯＩ基板を用いた半導体装置を提供するためには、支持基板１１１にガラス基板を用いることが好ましい。ガラス基板としては、例えばアルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われる基板が挙げられる。
【００５５】
単結晶半導体基板１０１および支持基板１１１の表面は、汚染除去の点から、硫酸過水（ＳＰＭ）、アンモニア過水（ＡＰＭ）、塩酸過水（ＨＰＭ）、希フッ酸（ＤＨＦ）などを用いて適宜洗浄することが好ましい。また、希フッ酸とオゾン水を交互に吐出して、単結晶半導体基板１０１または支持基板１１１の表面を洗浄してもよい。
【００５６】
単結晶半導体基板１０１上にバッファ層１０５を形成する。また、単結晶半導体基板１０１の内部に脆化層１０３を形成する（図３（Ａ−２））。
【００５７】
単結晶半導体基板１０１の表面から所定の深さの領域に、結晶構造が損傷された脆化層１０３を形成する。脆化層１０３は、運動エネルギーを有する水素等のイオンを単結晶半導体基板１０１に照射することで形成できる。
【００５８】
具体的には、加速され運動エネルギーを持ったイオンを単結晶半導体基板１０１に照射することで、単結晶半導体基板１０１の表面から所定の深さの領域に、照射されたイオンを構成する元素が添加されて脆化層１０３が形成される。運動エネルギーを有するイオンとは、ソースガスを励起してソースガスのプラズマを生成し、該プラズマに含まれるイオンを電界の作用によりプラズマから引き出して加速したイオンである。
【００５９】
脆化層１０３が形成される領域の深さは、イオンの運動エネルギー、質量と電荷、イオンの照射角によって調節することができる。また、バッファ層などが形成された側から、単結晶半導体基板にイオンを照射して脆化層を形成する場合、バッファ層の厚さによっても、脆化層１０３の位置を調節することができる。また、イオンの運動エネルギーは、加速電圧、ドーズ量などにより調節できる。
【００６０】
また、脆化層１０３の形成は、イオンドーピング法またはイオン注入法により行うことができる。イオンドーピング法に適用されるイオンドーピング装置の代表例は、プロセスガスをプラズマ励起して生成された全ての種類のイオンをチャンバー内に配置された被処理体に照射する非質量分離型の装置である。非質量分離型の装置は、プラズマ中のイオンを質量分離しないで、全ての種類のイオンを被処理体に照射する。イオン注入法に適用されるイオン注入装置は質量分離型の装置である。イオン注入装置は、プラズマ中のイオンを質量分離し、ある特定の質量のイオンを被処理体に照射する装置である。
【００６１】
ここで、脆化層１０３は、単結晶半導体基板１０１の表面から、可能な限り浅く形成することが好ましい。単結晶半導体基板１０１の浅い領域に脆化層１０３を形成するためには、単結晶半導体基板上に絶縁層などを厚く形成して絶縁層側からイオンを照射する、またはイオンの加速のために印加する加速電圧を低くするなどの方法が挙げられる。脆化層１０３を浅く形成することで、単結晶半導体基板１０１から分離される単結晶半導体の量が少なくなり、繰り返し利用できる量も増えるため、製造コスト低減および省資源化が可能となる。また、加速電圧を低下させることによりイオンのドーズ量を減らすことが可能となり、律速となるイオン照射工程の時間を短くすることができる。そのため、タクトタイムを向上させ、生産性を向上させることができる。
【００６２】
バッファ層１０５は、酸化シリコン層、酸化窒化シリコン層、窒化シリコン層、または窒化酸化シリコン層などの絶縁層を用いて、単層構造または２層以上の積層構造で形成する。バッファ層１０５を形成する絶縁層は、ＣＶＤ法、スパッタリング法、原子層エピタキシ（ＡＬＥ）法、又は熱酸化法などにより形成する。
【００６３】
ここで、本明細書における酸化窒化シリコン層とは、組成として窒素よりも酸素の含有量が多く、好ましくはラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）及び水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合に、組成範囲として酸素が５０ａｔｏｍｓ％乃至７０ａｔｏｍｓ％、窒素が０．５ａｔｏｍｓ％乃至１５ａｔｏｍｓ％、シリコンが２５ａｔｏｍｓ％乃至３５ａｔｏｍｓ％、水素が０．１ａｔｏｍｓ％乃至１０ａｔｏｍｓ％の範囲で含まれるものをいう。また、窒化酸化シリコン層とは、組成として酸素よりも窒素の含有量が多く、ＲＢＳ及びＨＦＳを用いて測定した場合に、酸素が５ａｔｏｍｓ％乃至３０ａｔｏｍｓ％、窒素が２０ａｔｏｍｓ％乃至５５ａｔｏｍｓ％、シリコンが２５ａｔｏｍｓ％乃至３５ａｔｏｍｓ％、水素が１０ａｔｏｍｓ％乃至３０ａｔｏｍｓ％の範囲で含まれるものをいう。
【００６４】
バッファ層１０５は、単結晶半導体基板１０１および支持基板１１１のうち、いずれか一方の基板の表面上、または、両方の基板上に設ければよい。単結晶半導体基板１０１に、脆化層１０３を形成する前、脆化層１０３を形成した後、または、脆化層１０３を形成する前および脆化層１０３を形成した後に、バッファ層を形成する。また、支持基板１１１側にのみバッファ層を形成してもよく、単結晶半導体基板１０１側および支持基板１１１側にバッファ層を形成してもよい。形成されるそれぞれのバッファ層は、単層膜でも２層以上の積層膜でもよい。
【００６５】
バッファ層１０５を間に介して、単結晶半導体基板１０１と支持基板１１１とを貼り合わせる（図３（Ｃ））。
【００６６】
単結晶半導体基板１０１上のみにバッファ層を形成した場合は、バッファ層の表面と支持基板１１１の表面とを接合させる。支持基板１１１上のみにバッファ層を形成した場合は、バッファ層の表面と単結晶半導体基板１０１の表面とを接合させる。単結晶半導体基板１０１の表面上にバッファ層を形成し、且つ、支持基板１１１の表面上にバッファ層を形成した場合は、単結晶半導体基板１０１側バッファ層の表面と支持基板１１１側バッファ層の表面とを接合させる。
【００６７】
例えば、単結晶半導体基板１０１と支持基板１１１とを対向させ、単結晶半導体基板１０１上のバッファ層１０５と支持基板１１１の表面とを密着させた後、単結晶半導体基板１０１の一箇所に０．１Ｎ／ｃｍ２以上５０Ｎ／ｃｍ２以下、好ましくは０．１Ｎ／ｃｍ２以上２０Ｎ／ｃｍ２以下、例えば１Ｎ／ｃｍ２程度の圧力を加える。圧力を加えた部分からバッファ層１０５と支持基板１１１とが接合しはじめ、自発的に接合され全面におよぶ。接合は、ファンデルワールス力や水素結合が作用しており、熱処理を伴わず、常温で行うことができる。そのため、支持基板１１１に、ガラス基板のように耐熱温度が低い基板を用いることができる。
【００６８】
なお、単結晶半導体基板１０１側接合面、および支持基板１１１側接合面に対し、表面処理を行ってから貼り合わせを行ってもよい。表面処理としては、プラズマ処理、オゾン処理、メガソニック洗浄、２流体洗浄（純水や水素添加水等の機能水を窒素等のキャリアガスとともに吹き付ける方法）又はこれらの方法の組み合わせが挙げられる。接合面にプラズマ処理を行った後、オゾン処理、メガソニック洗浄、２流体洗浄等を行うことによって、接合面に付着する有機物等のゴミを除去し、表面を親水化することができる。その結果、単結晶半導体基板１０１と支持基板１１１の接合界面での接合強度を向上させることができる。
【００６９】
また、バッファ層１０５の表面と支持基板１１１の表面とを密着させ、接合させた後、熱処理を行うことで接合界面の接合強度を高めることが好ましい。熱処理の温度は、脆化層１０３に亀裂を発生させない温度とし、例えば、室温以上４１０℃未満の温度範囲で処理する。また、室温以上４１０℃未満の温度範囲で加熱した雰囲気下で、バッファ層１０５の表面と支持基板１１１の表面とを密着させ接合させてもよい。熱処理に用いる装置としては、拡散炉、抵抗加熱炉などの加熱炉、ＲＴＡ装置、マイクロ波加熱装置などが挙げられる。接合強度を高めるための熱処理は、貼り合わせを行った装置或いは場所で、そのまま連続して行うことが好ましい。また、接合強度を高めるための熱処理からそのまま連続して、脆化層１０３を境とした単結晶半導体基板１０１を分割する熱処理を行ってもよい。
【００７０】
単結晶半導体基板１０１の内部に形成された脆化層１０３を境として、単結晶半導体基板１０１を分割することで、支持基板１１１上にバッファ層１０５を間に介して単結晶半導体層１３１が形成される（図３（Ｄ））。ここでは、単結晶半導体の連続層である単結晶半導体層１３１が形成される例を図示している。
【００７１】
例えば、熱処理を行うことにより、脆化層１０３に沿って単結晶半導体基板１０１を分割することができる。これは、熱処理による温度上昇によって、脆化層１０３に形成されている微小な空洞の体積変化が起こり、脆化層１０３に亀裂が生じるためである。なお、熱処理の温度は、脆化層１０３に亀裂が生じる温度以上であって、支持基板１１１の歪み点近傍の温度までの範囲で設定する。熱処理に用いる装置は、上記接合強度を高める熱処理と同様に、加熱炉、ＲＴＡ装置、マイクロ波加熱装置などが挙げられる。例えば、ＲＴＡ装置を用いる場合、加熱温度５５０℃以上７３０℃以下、処理時間０．５分以上６０分以内として、単結晶半導体基板１０１の分割を行うことができる。
【００７２】
単結晶半導体層１３１を選択的に除去して、バッファ層１０５上に部分的に単結晶半導体１３３を形成する（図３（Ｆ））。
【００７３】
単結晶半導体層１３１の選択的な除去は、例えば、フォトリソグラフィ技術およびエッチング技術により行う。図３（Ｅ）に示すように、単結晶半導体層１３１上にマスク１８１を部分的に形成する。マスク１８１としては、例えばレジストマスクを形成する。また、マスク１８１の形状を反映して単結晶半導体１３３が形成されるため、例えば、平面からみて、ドット状やストライプ状などのマスク１８１を形成する。そして、マスク１８１を用いて単結晶半導体層１３１をエッチングすることで、単結晶半導体１３３を形成する。このようにすることで、連続層であった単結晶半導体を選択的にエッチングして、単結晶半導体の非連続層が形成される。なお、不要となったマスク１８１は、適宜除去すればよい。
【００７４】
以上により、バッファ層１０５上に部分的に単結晶半導体１３３を形成することができる。
【００７５】
次に、図４に、（２）単結晶半導体基板に部分的に脆化層を形成することで部分的に単結晶半導体を形成する一例を示す。なお、図３と同一又は同様の箇所は、説明を省略又は簡略化する。
【００７６】
バッファ層１０５が形成された単結晶半導体基板１０１上に、部分的にマスク２８１を形成する（図４（Ａ−１））。
【００７７】
マスク２８１は、イオンを照射する際のマスクとなる。そのため、マスク２８１の形状を反映して、マスク２８１が形成されていない領域に脆化層が形成されることとなる。例えば、マスク２８１が形成されていない領域が、平面からみて、ドット状やストライプ状などになるよう形成する。
【００７８】
なお、マスク２８１としては、イオンの照射に耐えるものを用いる。具体的には、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、または窒化酸化シリコン層などの絶縁層をハードマスクとして形成することが好ましい。
【００７９】
また、マスク２８１が開口している領域（マスク２８１の開口部）に、１０ｎｍ以下の薄い絶縁層（酸化シリコン層、窒化シリコン層など）を形成してもよい。絶縁層を設けておくことで、脆化層を形成するためのイオンの照射により、バッファ層１０５がエッチングされるのを防ぐことができる。例えば、ラジカル処理（酸素ラジカル処理や窒素ラジカル処理など）またはプラズマ処理（酸素プラズマ処理や窒素プラズマ処理など）等により、１０ｎｍ以下の薄い絶縁層を形成することが好ましい。また、酸化性の薬剤により形成されるケミカルオキサイドを用いてもよい。
【００８０】
単結晶半導体基板の内部に、部分的に脆化層２０３を形成する（図４（Ａ−２））。
【００８１】
マスク２８１によりイオンの照射を遮るため、マスク２８１が形成されていない領域に脆化層２０３が形成される。なお、脆化層２０３は、単結晶半導体基板１０１の表面から、可能な限り浅く形成する。不要となったマスク２８１はエッチングなどにより除去すればよい。
【００８２】
支持基板１１１を準備する（図４（Ｂ））。なお、ここでは図示していないが、支持基板１１１側にもバッファ層１０５と同様のバッファ層（絶縁層など）を形成することが好ましい。
【００８３】
バッファ層１０５を間に介して、単結晶半導体基板１０１と支持基板１１１とを貼り合わせる（図４（Ｃ））。
【００８４】
単結晶半導体基板１０１の内部に形成された脆化層２０３を境として、単結晶半導体基板１０１を分割する。支持基板１１１上に、バッファ層１０５を間に介して、部分的に単結晶半導体１３３が形成される（図４（Ｄ））。
【００８５】
脆化層２０３は、単結晶半導体基板１０１に部分的に形成されている。そのため、熱処理などによる単結晶半導体基板１０１の分割工程で、脆化層２０３が形成されている領域及びその近傍を選択的にバッファ層１０５に接合させることができる。
【００８６】
以上により、バッファ層上に部分的に単結晶半導体１３３を形成することができる。
【００８７】
次に、図５に、（３）単結晶半導体基板を選択的にエッチングして複数の凸部を設け脆化層を形成した後、支持基板に貼り合わせることで、部分的に単結晶半導体を形成する一例を示す。なお、図３、図４と同一又は同様の箇所は、説明を省略又は簡略化する。
【００８８】
単結晶半導体基板１０１を選択的にエッチングして溝（以下、凹部１０４ともいう）を形成し、複数の凸状に残存する部分（以下、凸部１０２ともいう）を得る（図５（Ａ−１））。
【００８９】
単結晶半導体１３３を凸部１０２に基づき形成するため、例えば平面からみて、ドット状やストライプ状となるように凸部１０２を形成する。例えば、フォトリソグラフィ技術及びエッチング技術により、単結晶半導体基板１０１上に、レジストによりマスク２８３を形成し、単結晶半導体基板１０１を選択的にエッチングして溝を形成することで、複数の凸部１０２を形成する。なお、溝（凹部１０４）の深さを凸部１０２に形成される脆化層よりも深くなるようにすると、凸部１０２のみを容易に分離させることができる。不要となったマスク２８３は適宜除去すればよい。
【００９０】
また、マスク２８３を除去した後、単結晶半導体基板１０１の凹部１０４を設けた側の表面に１０ｎｍ以下の薄い絶縁層（酸化シリコン層、窒化シリコン層など）を形成することが好ましい。絶縁層を設けておくことで、脆化層を形成するイオンの照射により、単結晶半導体基板１０１がエッチングされることを防ぐことができる。例えば、ラジカル処理（酸素ラジカル処理や窒素ラジカル処理など）またはプラズマ処理（酸素プラズマ処理や窒素プラズマ処理など）等により、１０ｎｍ以下の薄い絶縁層を形成することが好ましい。また、酸化性の薬剤により形成されるケミカルオキサイドを用いてもよい。
【００９１】
単結晶半導体基板１０１の内部に脆化層２２３を形成する（図５（Ａ−２））。脆化層２２３は、単結晶半導体基板１０１に形成された凸部１０２及び凹部１０４により、段違いに形成される。なお、単結晶半導体基板１０１にイオンを照射する際、保護層となる絶縁層を形成してもよい。
【００９２】
また、支持基板１１１を準備し、支持基板１１１上にバッファ層２２５を形成する（図５（Ｂ））。バッファ層２２５は、バッファ層１０５と同様の材料及び方法で形成すればよい。
【００９３】
バッファ層２２５を間に介して、単結晶半導体基板１０１と支持基板１１１とを貼り合わせる（図５（Ｃ））。単結晶半導体基板１０１には複数の凸部１０２が設けられており、凸部１０２の表面がバッファ層２２５表面に接合される。
【００９４】
単結晶半導体基板１０１の内部に形成された脆化層２２３を境として、単結晶半導体基板１０１を分割する。支持基板１１１上に、バッファ層２２５を間に介して、部分的に単結晶半導体１３３が形成される（図５（Ｄ））。
【００９５】
単結晶半導体基板１０１において、凸部１０２がバッファ層２２５に接合されている。そのため、熱処理などによる単結晶半導体基板１０１の分割工程で、凸部１０２を選択的にバッファ層２２５上に残存させることができる。
【００９６】
以上により、バッファ層上に部分的に単結晶半導体１３３を形成することができる。
【００９７】
次に、図６に、（４）単結晶半導体基板に脆化層を形成した後、単結晶半導体基板を選択的にエッチングして複数の凸部を設けて支持基板に貼り合わせることで、部分的に単結晶半導体を形成する一例を示す。なお、図３〜図５と同一又は同様の箇所は、説明を省略又は簡略化する。
【００９８】
単結晶半導体基板１０１の内部に脆化層１０３を形成する（図６（Ａ−１））。
【００９９】
脆化層１０３を形成する際、単結晶半導体基板１０１に保護層となる絶縁層を形成し、イオンを照射することが好ましい。例えば、ケミカルオキサイド、またはラジカル処理若しくはプラズマ処理などにより得られる１０ｎｍ以下の薄い絶縁層を保護層として形成する。保護層を形成しておくことで、イオンの照射により単結晶半導体基板１０１がエッチングされるのを防ぐことができる。
【０１００】
単結晶半導体基板１０１を選択的にエッチングして溝（凹部２４６）を形成し、複数の凸状に残存する部分（以下、凸部２４４ともいう）を得る（図６（Ａ−２））。
【０１０１】
上述した図５と同様、凸部２４４に基づき単結晶半導体１３３を形成する。所望の形状にマスク２８５を形成し、単結晶半導体基板１０１を選択的にエッチングして溝（凹部２４６）を形成することで、複数の凸部２４４を形成する。ここで、溝（凹部２４６）の深さは凸部２４４に脆化層１０３が形成された深さよりも深くすることで、凸部２４４のみに脆化層１０３が形成された状態となる。不要となったマスク２８５は適宜除去する。
【０１０２】
支持基板１１１を準備し、支持基板１１１上にバッファ層２２５を形成する（図６（Ｂ））。
【０１０３】
バッファ層２２５を間に介して、単結晶半導体基板１０１と支持基板１１１とを貼り合わせる（図６（Ｃ））単結晶半導体基板１０１には複数の凸部２４４が設けられており、凸部２４４の表面がバッファ層２２５表面に接合される。
【０１０４】
単結晶半導体基板１０１の内部に形成された脆化層１０３、ここでは凸部２４４に形成された脆化層１０３を境として、単結晶半導体基板１０１を分割する。支持基板１１１上に、バッファ層２２５を間に介して、部分的に単結晶半導体１３３が形成される（図６（Ｄ））。
【０１０５】
単結晶半導体基板１０１において、凸部２４４がバッファ層２２５に接合されている。そのため、熱処理などによる単結晶半導体基板１０１の分割工程で、凸部２４４を選択的にバッファ層２２５上に残存させることができる。
【０１０６】
以上により、バッファ層上に部分的に単結晶半導体１３３を形成することができる。
【０１０７】
なお、図３〜図６で説明した、バッファ層上に部分的に単結晶半導体１３３を形成する方法において、単結晶半導体１３３が分離された単結晶半導体基板１２１は、繰り返し利用することができる。単結晶半導体基板１２１には、適宜再生処理を行う。再生処理としては、エッチングによる損傷領域の除去やレーザビーム照射による結晶性向上などがあげられる。単結晶半導体基板１２１は、本形態の単結晶半導体基板１０１として用いてもよいし、その他の用途へ流用してもよい。
【０１０８】
本形態のように作製されるＳＯＩ基板は、スマートカット法などの貼り合わせＳＯＩ法により得られるＳＯＩ基板よりも単結晶半導体の使用量を少なくすることができ、省資源化および低コスト化を図ることができる。
【０１０９】
なお、イオンの照射とそれに伴う脆化領域の形成により単結晶半導体基板を分離する場合、イオンの加速のために印加する加速電圧を低下させる、又はイオンを照射して該イオンを構成する元素を通過させる絶縁層（バッファ層、保護層など）を厚く形成することで、単結晶半導体基板の浅い領域に脆化層を形成できる。そして、分離する単結晶半導体層を薄くすることができる。しかし、単結晶半導体基板の浅い領域に厚さの均一な脆化層を形成するのは難しく、分離する単結晶半導体層を薄くしようとすると、局所的に分離できない半導体が存在して分離後の単結晶半導体層に孔が形成されるなど、欠陥や欠損が増加しやすい。例えば、単結晶半導体層が１００ｎｍ以下、５０ｎｍ以下、さらに３０ｎｍ以下と薄くなっていくほど欠陥や欠損が生じやすい。
単結晶半導体層に孔が存在すると、表示装置を作製した場合、孔により不良のあるトランジスタが形成され、画素が動かないなどの致命的な欠陥となりうる。本形態のように、分離した単結晶半導体上に非晶質半導体層を形成し、非晶質半導体層を結晶化させることで、孔などの欠陥がなく、結晶性に優れた半導体層を形成することができる。また、イオンのドーズ量を少なくできるため、生産性向上を図ることもできる。
【０１１０】
なお、本実施の形態で示した構成は、本明細書の他の実施の形態で示す構成と適宜組み合わせることができる。
【０１１１】
（実施の形態２）
本形態では、上記実施の形態と異なるＳＯＩ基板の作製方法について説明する。以下、図７を用いて説明する。
【０１１２】
支持基板１１１上にバッファ層１０５が形成され、バッファ層１０５上に非単結晶半導体層３４１が形成されている。そして、非単結晶半導体層３４１上に部分的に単結晶半導体１３３が形成されている（図７（Ａ））。
【０１１３】
次に、レーザビーム３７１を照射して非単結晶半導体層３４１を結晶化させ（図７（Ｂ））、結晶質半導体層３６３を形成する（図７（Ｃ））。支持基板１１１上にバッファ層１０５を介して結晶質半導体層３６３が形成されることとなり、ＳＯＩ基板を作製することができる。
【０１１４】
本形態における図７と上述した実施の形態１における図２との違いは、非単結晶半導体層３４１上に単結晶半導体１３３が形成されることである。図７（Ａ）に示す構成を得るためには、図３（Ａ−１）、図４（Ａ−１）において単結晶半導体基板１０１上に非単結晶半導体層３４１を形成した後にバッファ層１０５を形成する、図５（Ｂ）、図６（Ｂ）において支持基板１１１上にバッファ層２２５を形成し、バッファ層２２５上に非単結晶半導体層３４１を形成する、などが挙げられる。非単結晶半導体層３４１は、図２における非単結晶半導体層１４１と同様に形成すればよい。
【０１１５】
なお、非単結晶半導体層３４１と単結晶半導体１３３を貼り合わせる（接合させる）場合は、貼り合わせを行う面の一方または両方に活性化処理を行うことが好ましい。具体的には、アルゴンガス（Ａｒガス）を用いたプラズマ照射、ラジカル照射、原子ビーム照射、またはイオンビーム照射などの活性化処理を行うことが好ましい。
【０１１６】
図７（Ｂ）では、支持基板１１１側からレーザビーム３７１を照射する例を示している。非単結晶半導体層３４１にレーザビームが照射されるならば照射される方向は限定されないが、単結晶半導体１３３を完全に溶融させてしまわないことが好ましい。本形態では、単結晶半導体１３３の下層に非単結晶半導体層３４１が位置するため、支持基板１１１側からレーザビームを照射することで、効率良く非単結晶半導体層３４１を結晶化させることができる。単結晶半導体１３３が種結晶となり、結晶方位をほぼ揃えて非単結晶半導体層３４１を結晶化させることができる。
【０１１７】
なお、非単結晶半導体層３４１上に単結晶半導体１３３を形成することで生じる段差は、非単結晶半導体層３４１を結晶化する際のレーザビーム３７１の照射により、平坦化することができる。平坦化が十分でない場合は、必要に応じて、エッチング、レーザビームの照射、またはＣＭＰ処理などを適宜行えばよい。また、段差を残したままとし、厚さの違いを用途の異なる素子作製に用いてもよい。膜厚の違いは、同一基板上に用途の異なる素子を形成する際に利用することができる。
【０１１８】
なお、本実施の形態で示した構成は、本明細書の他の実施の形態で示す構成と適宜組み合わせることができる。
【０１１９】
（実施の形態３）
本形態では、上記実施の形態と異なるＳＯＩ基板の作製方法について説明する。以下、図８を用いて説明する。
【０１２０】
単結晶半導体基板１０１を準備し（図８（Ａ−１））、単結晶半導体基板１０１上にバッファ層１０５を形成し、単結晶半導体基板１０１内部に脆化層４０３を形成する（図８（Ａ−２））。また、支持基板１１１を準備する（図８（Ｂ））。
【０１２１】
バッファ層１０５を間に介して、単結晶半導体基板１０１と支持基板１１１とを貼り合わせる（図８（Ｃ））。
【０１２２】
脆化層４０３を境として単結晶半導体基板１０１を分割し、支持基板１１１上に、バッファ層１０５を間に介して、クラスター状の単結晶半導体４３３を形成する（図８（Ｄ））。
【０１２３】
ここで、「クラスター」とは、複数の原子又は分子が集まってできる構造単位を示す。例えば、単結晶半導体基板１０１としてシリコン基板を用いて、バッファ層１０５上にクラスター状シリコンを形成する。
【０１２４】
クラスター状の単結晶半導体４３３は、例えば単結晶半導体基板１０１表面から極浅い領域に脆化層４０３を形成し、熱処理などにより単結晶半導体基板１０１を分割することで形成する。なお、単結晶半導体４３３は、クラスター状でなく、１００ｎｍ以下、５０ｎｍ以下、３０ｎｍ以下、又は極薄（例えば一原子層）の連続層であってもよい。脆化層４０３を極浅い領域に形成する方法としては、厚い絶縁層（バッファ層、保護層など）を介して単結晶半導体基板１０１にイオンを照射する、またはイオンのドーズ量を減少させるなどが挙げられる。
【０１２５】
クラスター状の単結晶半導体４３３上に非単結晶半導体層４４１を形成し、非単結晶半導体層４４１にレーザビーム４７１を照射して結晶化させ（図８（Ｅ）参照）、結晶質半導体層４６３を形成する（図８（Ｆ））。以上により、支持基板１１１上に結晶質半導体層４６３が形成されてＳＯＩ基板を作製することができる。
【０１２６】
非単結晶半導体層４４１は、図２における非単結晶半導体層１４１と同様に形成すればよい。また、上記実施の形態２のように、バッファ層上に非単結晶半導体層を形成した後、非単結晶半導体層上にクラスター状の単結晶半導体を形成してもよい。レーザビーム４７１の照射についても、レーザビーム１７１と同様である。
【０１２７】
なお、単結晶半導体４３３上に非単結晶半導体層４４１を積層することで生じる段差は、非単結晶半導体層４４１を結晶化する際のレーザビーム４７１の照射により、平坦化することができる。平坦化が十分でない場合は、必要に応じて、エッチング、レーザビームの照射、またはＣＭＰ処理などを適宜行えばよい。
【０１２８】
本形態のようにクラスター状の単結晶半導体を用いることで、一回の工程で単結晶半導体基板から分離する単結晶半導体の量が少なくなるので、省資源化及び低コスト化を図ることができる。残る単結晶半導体基板も多くなるので、繰り返し利用出来る回数も増えることになる。その結果、安価なＳＯＩ基板の提供を可能とすることができる。
【０１２９】
また、脆化層４０３を極浅く形成することでクラスター状の単結晶半導体を形成すれば、フォトリソグラフィ技術やエッチング技術を用いたパターニングは不要であり、工程が容易になり生産性が向上する。
【０１３０】
さらに、クラスター状の単結晶半導体は、連続層よりも厚みを薄くでき、上層に非単結晶半導体層を形成し結晶化して得られる結晶質半導体層の平坦性も良好にできる。
【０１３１】
なお、本実施の形態で示した構成は、本明細書の他の実施の形態で示す構成と適宜組み合わせることができる。
【０１３２】
（実施の形態４）
本形態では、上記実施の形態と異なるＳＯＩ基板の作製方法について説明する。
【０１３３】
本形態では、１枚の単結晶半導体基板から、種結晶となる単結晶半導体を効率良く分離して、ＳＯＩ基板を作製する例について説明する。ここでは、１枚の単結晶半導体基板から矩形状（短冊状）である単結晶半導体を複数分離させることで、種結晶となる単結晶半導体を１枚の基板から効率良く分離する例を説明する。１枚の単結晶半導体基板から分離させる矩形状である複数の単結晶半導体は、複数の支持基板上にそれぞれ形成することが好ましい。
【０１３４】
なお、本形態では、矩形状（短冊状）である単結晶半導体を分離させる例を示すが、無駄なく単結晶半導体基板を使用できる形状であれば特に限定されない。複数の単結晶半導体が分離され、残った単結晶半導体基板表面（分離面）の平坦性を良好にできる形状であることが好ましい。残った単結晶半導体基板表面の平坦性が良好であれば、繰り返し又はその他の用途に用いる際にも使いやすく、再利用するための処理も容易で無駄となる部分を少なくできる。矩形状（短冊状）の単結晶半導体を分離させれば、容易に、無駄なく、平坦な表面を有する単結晶半導体基板を残すことができる。
【０１３５】
本形態に係る一態様は、支持基板と単結晶半導体基板を準備し、支持基板上に、バッファ層を介して、単結晶半導体基板から分離させた矩形状の単結晶半導体を形成する工程Ａと、矩形状の単結晶半導体が形成されたバッファ層上に非単結晶半導体層を形成し、レーザビームを照射することにより、矩形状の単結晶半導体を種結晶として非単結晶半導体層を結晶化させる工程Ｂとを行うことでＳＯＩ基板を作製する。
【０１３６】
工程Ａおよび工程Ｂをセットとして、当該工程Ａ工程Ｂを複数並行又は繰り返し行うことで、複数のＳＯＩ基板を作製する。複数の工程Ａにおいて、１枚の単結晶半導体基板から、複数の支持基板へ向けて、それぞれ矩形状の単結晶半導体を分離させ、それぞれバッファ層を介して、それぞれの支持基板上にそれぞれの矩形状の単結晶半導体を形成する。このとき、支持基板は複数枚であるのに対して、単結晶半導体基板は１枚又は支持基板の枚数より少なくできる。
【０１３７】
また、上記複数の工程Ａにおいて、１枚の単結晶半導体基板から複数の矩形状の単結晶半導体を分離させ、残った単結晶半導体基板の表面（分離面）を平坦（略平坦）にすることが好ましい。
【０１３８】
以下、図面を用いて具体的に説明する。まず、図９を用いて上記工程Ａの一例を説明する。
【０１３９】
図９（Ａ−１）に示すように、単結晶半導体基板５５１を準備し、単結晶半導体基板５５１の内部に部分的に脆化層５５３ａを形成する。なお、図９（Ａ−１）の上図は断面模式図であり、下図は平面図である。
【０１４０】
ここでは、部分的に脆化層５５３ａを形成するため、マスク５８１ａを形成する。マスク５８１ａにより、脆化層を形成するためのイオンの照射を遮り、部分的に脆化層５５３ａを形成することができる。また、図９（Ａ−１）では、単結晶半導体基板５５１端部が矩形状（図示するのは短冊状）に露出するように、マスク５８１ａを形成する例を示している。なお、脆化層５５３ａを形成するためのイオンの照射や、単結晶半導体基板５５１の材料などについては、それぞれ、上述した脆化層１０３、単結晶半導体基板１０１の説明と同じである。なお、ここでは図示していないが、単結晶半導体基板５５１上（単結晶半導体基板５５１とマスク５８１ａとの間）にバッファ層（絶縁層など）を形成してもよい。
【０１４１】
マスク５８１ａとしては、イオンの照射に耐えるものを用いる。具体的には、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、または窒化酸化シリコン層などの絶縁層をハードマスクとして形成することが好ましい。
【０１４２】
また、ここではイオンを通過させたい領域はイオンの照射を遮るものを設けない（イオンを通過させたい領域は露出させている）マスク５８１ａの例を図示しているが、異なる厚さ（段差）を有するマスクを用いることもできる。例えば、イオンを通過させたい領域とイオンを遮りたい領域で段差のあるマスクを用いる。マスクにおいて、イオンを通過させたい領域はイオンが通過できる程度に厚さを薄くし、イオンを遮りたい領域はイオンを通過させない程度に厚さを厚くする。脆化層を形成する領域を、マスクを通過させてイオンを照射する構成とすることで、単結晶半導体基板５５１の浅い領域に、容易に脆化層５５３ａを形成することができる。
【０１４３】
脆化層５５３ａを形成した後、不要となったマスク５８１ａはエッチングなどにより適宜除去すればよい。また、マスク５８１ａを除去した後、凹部が設けられた側の単結晶半導体基板表面に、ケミカルオキサイド、またはラジカル処理若しくはプラズマ処理などにより得られる絶縁層を形成してもよい。
【０１４４】
図９（Ｂ−１）に示すように、バッファ層５０５ａが形成された支持基板５１１ａ上に単結晶半導体５０１ａを接合させる。
【０１４５】
単結晶半導体５０１ａの形成は、上記実施の形態１などで説明した単結晶半導体１３３の形成と同様に行えばよい。バッファ層５０５ａ、支持基板５１１ａについても、上述したバッファ層１０５、支持基板１１１の説明と同じである。バッファ層を間に介して、支持基板５１１ａと単結晶半導体基板５５１とを貼り合わせる。単結晶半導体基板５５１内部に部分的に形成された脆化層５５３ａを境として、単結晶半導体基板５５１から単結晶半導体５０１ａ（ここでは短冊状の単結晶半導体５０１ａ）を分離させ、バッファ層５０５ａ上に単結晶半導体５０１ａを接合させる。
【０１４６】
なお、単結晶半導体基板５５１において、支持基板５１１ａに貼り合わせない領域（バッファ層５０５ａ上に接合させない領域）は、支持基板５１１ａに貼り合わされないように、予め処理しておくことが好ましい。例えば、単結晶半導体基板５５１の接合させない領域（単結晶半導体５０１ａとして分離される領域以外）の表面は疎水性にし、脆化層が形成された領域（単結晶半導体５０１ａとして分離される領域）の表面は親水性にすることで、所望の領域を支持基板５１１ａに貼り合わせることができる。または、単結晶半導体基板５５１の接合させない領域は凹部となり、脆化層が形成された領域（単結晶半導体５０１ａとなる領域）は凸部となるように、単結晶半導体基板５５１に段差をつけることで、貼り合わせる領域を制御してもよい。または、単結晶半導体基板５５１の接合させない領域の表面粗さを大きくすることで、貼り合わせる領域を制御してもよい。
【０１４７】
また、図９（Ｂ−１）に示すように、単結晶半導体基板５５１から単結晶半導体５０１ａが分離され、残った単結晶半導体基板５５１ａが得られる。
【０１４８】
次に、図９（Ｂ−１）で残った単結晶半導体基板５５１ａを用い、図９（Ａ−２）に示すように、単結晶半導体基板５５１ａ内部に部分的に脆化層５５３ｂを形成する。脆化層５５３ｂは、例えば図９（Ａ−１）で脆化層５５３ａを形成した領域の隣に形成する。マスク５８１ｂは、図９（Ａ−１）で露出させた隣の領域が露出するよう形成する。ここで、図９（Ａ−２）のようにマスク５８１ｂの側面と、単結晶半導体基板５５１ａの段差部の側面と、を揃えて形成する（面一で形成する）ことが難しい場合は、マスク５８１ｂが単結晶半導体基板５５１ａの段差部を乗り越えるよう形成されていてもよい。
【０１４９】
図９（Ｂ−２）に示すように、バッファ層５０５ｂが形成された支持基板５１１ｂ上に単結晶半導体５０１ｂを接合させる。単結晶半導体基板５５１ａから単結晶半導体５０１ｂが分離され、残った単結晶半導体基板５５１ｂが得られる。
【０１５０】
さらに、単結晶半導体基板５５１ｂを用い、図９（Ａ−３）に示すように、単結晶半導体基板５５１ｂ内部に部分的に脆化層５５３ｃを形成する。脆化層５５３ｃは、例えば図９（Ａ−２）で脆化層５５３ｂを形成した領域の隣（脆化層５５３ａが形成された領域と逆側）に形成する。マスク５８１ｃは、図９（Ａ−３）の平面図で示すように形成すればよい。ここで、図９（Ａ−３）のようにマスク５８１ｃの側面と、単結晶半導体基板５５１ｂの段差部の側面と、を揃えて形成する（面一で形成する）ことが難しい場合は、マスク５８１ｃが単結晶半導体基板５５１ｂの段差部を乗り越えるよう形成されていてもよい。
【０１５１】
図９（Ｂ−３）に示すように、バッファ層５０５ｃが形成された支持基板５１１ｃ上に単結晶半導体５０１ｃを接合させる。単結晶半導体基板５５１ｂから単結晶半導体５０１ｃが分離され、残った単結晶半導体基板５５１ｃが得られる。
【０１５２】
さらに、単結晶半導体基板５５１ｃを用い、図９（Ａ−４）に示すように、単結晶半導体基板５５１ｃ内部に部分的に脆化層５５３ｄを形成する。脆化層５５３ｄは、例えば図９（Ａ−３）で脆化層５５３ｃを形成した領域の隣（脆化層５５３ｂが形成された領域と逆側）に形成する。マスク５８１ｄは、図９（Ａ−４）の平面図で示すように形成すればよい。ここで、図９（Ａ−４）のようにマスク５８１ｄの側面と、単結晶半導体基板５５１ｃの段差部の側面と、を揃えて形成する（面一で形成する）ことが難しい場合は、マスク５８１ｄが単結晶半導体基板５５１ｃの段差部を乗り越えるよう形成されていてもよい。
【０１５３】
図９（Ｂ−４）に示すように、バッファ層５０５ｄが形成された支持基板５１１ｄ上に単結晶半導体５０１ｄを接合させる。単結晶半導体基板５５１ｃから単結晶半導体５０１ｄが分離され、残った単結晶半導体基板５５１ｄが得られる。
【０１５４】
なお、マスク５８１ｂ、マスク５８１ｃ、マスク５８１ｄは、マスク５８１ａの説明と同じである。また、イオンを通過させたい領域はイオンの照射を遮るものを設けないマスクに代えて、段差のあるマスクを用いることができる。イオンを通過させたい領域（脆化層を形成したい領域）の厚さを薄くしたマスクを用いて脆化層の形成を行うことで、単結晶半導体基板の浅い領域に、容易に脆化層を形成することができる。
【０１５５】
以上のように単結晶半導体基板５５１から単結晶半導体を分離させていくことで、無駄なく単結晶半導体基板を用いることができる。具体的には、図９（Ｂ−４）に示された単結晶半導体基板５５１ｄの表面（分離面）はほぼ平坦になっている。また、図９（Ａ−１）〜図９（Ｂ−４）までで、４枚分のＳＯＩ基板の種結晶を形成できている。
【０１５６】
なお、図９では、短冊状の単結晶半導体を分離しバッファ層上に接合させる例を示したが、単結晶半導体基板から分離させる単結晶半導体の形状は、無駄なく単結晶半導体基板を使用できる形状であれば特に限定されない。
【０１５７】
また、図９では、４枚分のＳＯＩ基板作製用の種結晶を形成する例を示したが、１枚の単結晶半導体基板から分離させる単結晶半導体の個数は特に限定されない。例えば、２つ、３つ、または５つ以上の単結晶半導体を分離させることで、残る単結晶半導体基板の表面（分離面）が平坦になるようにしてもよい。
【０１５８】
次に、図１０を用いて工程Ｂの一例を説明する。図１０（Ａ）に示すように、単結晶半導体５０１が形成されたバッファ層５０５上全面に非単結晶半導体層５４１を形成する。なお、単結晶半導体５０１、バッファ層５０５、支持基板５１１は、それぞれ、図９に示した単結晶半導体５０１ａ〜単結晶半導体５０１ｄ、バッファ層５０５ａ〜バッファ層５０５ｄ、支持基板５１１ａ〜支持基板５１１ｄに相当する。
【０１５９】
図１０（Ｂ）に示すように、非単結晶半導体層５４１にレーザビーム５７１を照射して結晶化させ、図１０（Ｃ）に示すように結晶質半導体層５６３を形成する。
【０１６０】
非単結晶半導体層５４１は、上述の非単結晶半導体層１４１などと同様に形成すればよい。また、上記実施の形態２のように、バッファ層上に非単結晶半導体層を形成した後、非単結晶半導体層上に短冊状などの単結晶半導体５０１ａを形成してもよい。
【０１６１】
レーザビーム５７１の照射については、上述のレーザビーム１７１、レーザビーム３７１などの照射と同様に行えばよいが、図９では種結晶として短冊状（面積をもつ線状とも言える）の単結晶半導体５０１ａを形成するため、線状の照射領域を有するレーザビームを照射することが好ましい。図１０（Ｂ）では線状のレーザビーム５７１を照射する例を示しており、レーザビーム５７１は図示した白抜きの矢印の方向に走査する例を示している。線状の照射領域を有するレーザビーム５７１と、短冊状の単結晶半導体５０１との長軸方向を揃え、短軸方向側に走査していくことで、効率よく結晶化させることができる。また、結晶方位も揃いやすく、結晶性の良い結晶質半導体層５６３を形成することができる。
【０１６２】
以上により、支持基板５１１上に結晶質半導体層５６３が形成されたＳＯＩ基板を作製することができる。
【０１６３】
なお、単結晶半導体５０１上に非単結晶半導体層５４１を形成することで生じる段差は、非単結晶半導体層５４１を結晶化する際のレーザビーム５７１の照射により、平坦化することができる。平坦化が十分でない場合は、必要に応じて、エッチング、レーザビームの照射、またはＣＭＰ処理などを適宜行えばよい。また、段差を残したままとし、厚さの違いを用途の異なる素子作製に用いてもよい。膜厚の違いは、同一基板上に用途の異なる素子を形成する際に利用することができる。
【０１６４】
本形態のように、無駄の無いように単結晶半導体基板から単結晶半導体を分離することで、単結晶半導体基板の使用量を少なくでき、省資源化及び低コスト化を図ることができる。また、図９、図１０に示すように、短冊状の単結晶半導体を分離し、線状のレーザビームを利用して短冊状の単結晶半導体上に形成された非単結晶半導体層を結晶化させることで、結晶方位を揃えて結晶化させやすくなり、結晶性の優れた結晶質半導体層を形成することができる。
【０１６５】
なお、本実施の形態で示した構成は、本明細書の他の実施の形態で示す構成と適宜組み合わせることができる。
【０１６６】
（実施の形態５）
本形態では、上記実施の形態と異なるＳＯＩ基板の作製方法について説明する。本形態では、１枚の大面積な支持基板上に結晶質半導体層を形成して、ＳＯＩ基板を作製する例について説明する。
【０１６７】
１枚の支持基板に対して複数枚の単結晶半導体基板から単結晶半導体を分離させ貼り合わせる、または、１枚の支持基板に対して１枚の単結晶半導体基板から単結晶半導体を繰り返し分離させ貼り合わせることで、１枚の大面積な支持基板上に結晶質半導体層を形成することができる。本形態において、分離させる単結晶半導体等には、他の実施の形態のいずれかを組み合わせてもよい。以下、図１１を用いて具体的に説明する。
【０１６８】
図１１（Ａ）は、１枚の支持基板６１１上に、単結晶半導体群６３１ａ、単結晶半導体群６３１ｂ、単結晶半導体群６３１ｃ、単結晶半導体群６３１ｄ、単結晶半導体群６３１ｅ、単結晶半導体群６３１ｆを形成した状態を示している。単結晶半導体群６３１ａ〜単結晶半導体群６３１ｆは、それぞれ１枚の単結晶半導体基板から分離され、支持基板６１１上のバッファ層６０５に接合されたものである。１枚の支持基板６１１上に、複数の単結晶半導体基板から分離した単結晶半導体６３３が形成されている。
【０１６９】
支持基板６１１は、大面積基板を用いることができる。例えば、支持基板６１１として、液晶パネルの製造用に開発されたマザーガラス基板を用いることが好ましい。マザーガラス基板としては、例えば、第３世代（５５０ｍｍ×６５０ｍｍ）、第３．５世代（６００ｍｍ×７２０ｍｍ）、第４世代（６８０ｍｍ×８８０ｍｍ、または７３０ｍｍ×９２０ｍｍ）、第５世代（１１００ｍｍ×１３００ｍｍ）、第６世代（１５００ｍｍ×１８５０ｍｍ）、第７世代（１８７０ｍｍ×２２００ｍｍ）、第８世代（２２００ｍｍ×２４００ｍｍ）等のサイズの基板が知られている。支持基板６１１としてこのような大面積基板を用いることで、ＳＯＩ基板の大面積化が実現できる。
【０１７０】
支持基板６１１上に、バッファ層６０５を間に介して、複数の単結晶半導体６３３を形成する。図１１では、上記実施の形態１で示したように、バッファ層上に、ドット状に単結晶半導体６３３を形成する例を示しているが、上記実施の形態２で示したように、バッファ層上に非単結晶半導体層を形成した後、非単結晶半導体層上に単結晶半導体６３３を形成してもよい。また、上記実施の形態３で示したように、クラスター状の単結晶半導体を形成してもよい。また、上記実施の形態４で示したように、短冊状の単結晶半導体を形成するものとし、１枚の大面積な支持基板上に、１枚の単結晶半導体基板から分離される複数の短冊状の単結晶半導体を図１１の単結晶半導体群６３１ａ〜単結晶半導体群６３１ｄのように順に配置させ、単結晶半導体基板を無駄なく使用するようにしてもよい。
【０１７１】
図１１（Ｂ）は、複数の単結晶半導体６３３（単結晶半導体群６３１ａ〜単結晶半導体群６３１ｄ）が形成されたバッファ層６０５上全面に非単結晶半導体層６４１が形成された状態を示している。非単結晶半導体層６４１にレーザビームを照射して結晶化させることで、図１１（Ｃ）に示すように、大面積な結晶質半導体層６６３を形成することができる。以上により、大面積なＳＯＩ基板を作製することができる。
【０１７２】
本形態のように、大面積基板である支持基板を用いる場合も、単結晶半導体を種結晶として、単結晶半導体の上層又は下層に設けた非単結晶半導体層を結晶化させる構成とすることで、結晶性が良く、さらに孔などの欠陥の低減した結晶質半導体層を有する大面積なＳＯＩ基板を作製することができる。また、大面積なＳＯＩ基板を容易に作製することができるため、ＳＯＩ基板を安価に提供することも可能となる。
【０１７３】
なお、本実施の形態で示した構成は、本明細書の他の実施の形態で示す構成と適宜組み合わせることができる。
【０１７４】
（実施の形態６）
本形態では、ＳＯＩ基板を用いて半導体素子を作製する例について説明する。ここでは、半導体素子として、ｎチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタを作製する例について、図１２〜図１４の断面図を用いて説明する。
【０１７５】
まず、上記実施の形態などにより作製されたＳＯＩ基板を準備する。例えば、上記実施の形態１で得られたＳＯＩ基板を用いるものとし、支持基板１１１上に、バッファ層１０５を間に介在させて結晶質半導体層１６３が形成されたＳＯＩ基板を準備する。
【０１７６】
結晶質半導体層１６３には、ｎチャネル型電界効果トランジスタ及びｐチャネル型電界効果トランジスタの形成領域に合わせて、硼素、アルミニウム、ガリウムなどのｐ型不純物元素、若しくはリン、砒素などのｎ型不純物元素を添加することが好ましい。例えば、ｎチャネル型電界効果トランジスタの形成領域に対応してｐ型不純物元素を添加し、ｐチャネル型電界効果トランジスタの形成領域に対応してｎ型不純物元素を添加して、所謂ウェル領域を形成する。不純物イオンのドーズ量は１×１０１２ｉｏｎｓ／ｃｍ２乃至１×１０１４ｉｏｎｓ／ｃｍ２程度で行えばよい。さらに、電界効果トランジスタのしきい値電圧を制御する場合には、これらのウェル領域にｎ型不純物元素若しくはｐ型不純物元素を添加すればよい。
【０１７７】
次に、図１２（Ｂ）に示すように、結晶質半導体層１６３をエッチングして、素子の配置に合わせて島状に分離した結晶質半導体層１６３ｃ、結晶質半導体層１６３ｄを形成する。本実施形態では、結晶質半導体層１６３ｃからｎチャネル型電界効果トランジスタを作製し、結晶質半導体層１６３ｄからｐチャネル型電界効果トランジスタを作製する。
【０１７８】
次に、図１２（Ｃ）に示すように、結晶質半導体層１６３ｃ、結晶質半導体層１６３ｄ上に、ゲート絶縁層７１０、ゲート電極を形成する導電層７１２、及び導電層７１４を順に形成する。
【０１７９】
ゲート絶縁層７１０は、ＣＶＤ法、スパッタリング法、又はＡＬＥ法等により、酸化シリコン層、酸化窒化シリコン層、窒化シリコン層、又は窒化酸化シリコン層等の絶縁層を用いて、単層構造又は積層構造で形成する。
【０１８０】
また、ゲート絶縁層７１０は、結晶質半導体層１６３ｃ、結晶質半導体層１６３ｄに対してプラズマ処理を行うことにより、表面を酸化又は窒化することで形成してもよい。この場合のプラズマ処理はマイクロ波（代表的な周波数は２．４５ＧＨｚ）を用いて励起したプラズマによるプラズマ処理も含むものとする。例えばマイクロ波で励起され、電子密度が１×１０１１／ｃｍ３以上１×１０１３／ｃｍ３以下、且つ電子温度が０．５ｅＶ以上１．５ｅＶ以下のプラズマを用いた処理も含むものとする。このようなプラズマ処理を適用して半導体層表面の酸化処理又は窒化処理を行うことにより、薄くて緻密な膜を形成することが可能である。また、半導体層表面を直接酸化するため、界面特性の良好な膜を得ることができる。また、ゲート絶縁層７１０は、ＣＶＤ法、スパッタリング法、又はＡＬＥ法により形成した膜に対してマイクロ波を用いたプラズマ処理を行うことで形成してもよい。
【０１８１】
なお、ゲート絶縁層７１０は半導体層との界面を形成するため、酸化シリコン層若しくは酸化窒化シリコン層が界面となるように形成することが好ましい。これは、窒化シリコン層又は窒化酸化シリコン層のように酸素よりも窒素の含有量が多い膜を形成すると、トラップ準位が形成され界面特性が問題となる恐れがあるからである。
【０１８２】
ゲート電極を形成する導電層は、タングステン、タンタル、チタン、モリブデン、アルミニウム、銅、クロム、或いはニオブ等から選択された元素、前述の元素を含む合金材料、又は前述の元素を含む化合物材料などの導電材料を用いて、スパッタリング法やＣＶＤ法により、単層構造又は積層構造で形成する。その他、ゲート電極を形成する導電層としては、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体材料を用いることもできる。ゲート電極を積層構造とする場合は、異なる導電材料を用いて形成することもできるし、同一の導電材料を用いて形成することもできる。本形態では、ゲート電極を形成する導電層を、導電層７１２及び導電層７１４の２層構造で形成する例を示す。
【０１８３】
本形態のように、導電層７１２及び導電層７１４の２層の積層構造でゲート電極を形成する場合は、例えば、窒化タンタル層とタングステン層、窒化チタン層とタングステン層、窒化モリブデン層とモリブデン層などの積層構造を形成することができる。窒化タンタル層とタングステン層との積層構造を形成すると、両者のエッチングレートに差がつけやすく、エッチングの選択比を高くできるため好ましい。なお、例示した２層の積層構造において、先に記載した層（例えば窒化タンタル層）をゲート絶縁層７１０上に接して形成することが好ましい。例えば、導電層７１２を２０ｎｍ乃至１００ｎｍの厚さで形成し、導電層７１４を１００ｎｍ乃至４００ｎｍの厚さで形成する。もちろん、ゲート電極は、導電層を３層以上積層した構造とすることもできる。
【０１８４】
次に、導電層７１４上にレジストマスク７２０ｃ、レジストマスク７２０ｄを選択的に形成する。そして、レジストマスク７２０ｃ、レジストマスク７２０ｄを用いて第１のエッチング処理及び第２のエッチング処理を行う。
【０１８５】
まず、レジストマスク７２０ｃを用いた第１のエッチング処理により導電層７１２及び導電層７１４を選択的にエッチングして、結晶質半導体層１６３ｃ上に導電層７１６ｃおよび導電層７１８ｃを形成する。同時に、レジストマスク７２０ｄを用いた第１のエッチング処理により導電層７１２および導電層７１４を選択的にエッチングして、結晶質半導体層１６３ｄ上に導電層７１６ｄ及び導電層７１８ｄを形成する（図１２（Ｄ）参照）。
【０１８６】
次に、レジストマスク７２０ｃを用いた第２のエッチング処理により導電層７１８ｃの端部をエッチングして、導電層７２２ｃを形成する。同時に、レジストマスク７２０ｄを用いた第２のエッチング処理により導電層７１８ｄの端部をエッチングして、導電層７２２ｄを形成する（図１２（Ｅ）参照）。なお、導電層７２２ｃは導電層７１６ｃよりも幅（キャリアがチャネル形成領域を流れる方向（ソース領域とドレイン領域を結ぶ方向）に平行な方向の長さ）が小さくなるように形成する。同様に、導電層７２２ｄは、導電層７１６ｄよりも幅が小さくなるように形成する。このようにして、導電層７１６ｃ及び導電層７２２ｃからなる２層構造のゲート電極７２４ｃ、並びに導電層７１６ｄ及び導電層７２２ｄからなる２層構造のゲート電極７２４ｄを形成する。
【０１８７】
第１のエッチング処理及び第２のエッチング処理に適用するエッチング法は適宜選択すればよいが、ＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）方式やＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合プラズマ）方式などの高密度プラズマ源を用いたドライエッチング装置を用いるとエッチング速度を向上できるため好ましい。第１のエッチング処理および第２のエッチング処理のエッチング条件（コイル型の電極や平行平板型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）を適宜調節することで、導電層７１６ｃ、７１６ｄ、及び導電層７２２ｃ、７２２ｄの側面を所望のテーパー形状とすることができる。所望のゲート電極７２４ｃ、７２４ｄを形成した後、レジストマスク７２０ｃ、７２０ｄは除去すればよい。
【０１８８】
次に、結晶質半導体層１６３ｃを覆うようにレジストマスク７８１を選択的に形成する。そして、レジストマスク７８１をマスクとして、結晶質半導体層１６３ｄに不純物元素７８０を添加する。結晶質半導体層１６３ｄは、上方に形成された導電層７１６ｄおよび導電層７２２ｄがマスクとなって、自己整合的に一対の第１不純物領域７２８ｄと、一対の第２不純物領域７３０ｄと、チャネル形成領域７２６ｄが形成される（図１３（Ａ）参照）。
【０１８９】
不純物元素７８０としては、硼素、アルミニウム、ガリウムなどのｐ型不純物元素、若しくはリン、砒素などのｎ型不純物元素を添加する。ここでは、ｐチャネル型電界効果トランジスタを形成するため、不純物元素７８０としてｐ型不純物元素であるボロンを添加する。また、第１不純物領域７２８ｄに、１×１０２０ａｔｏｍｓ／ｃｍ３乃至５×１０２１ａｔｏｍｓ／ｃｍ３程度の濃度で硼素が含まれるようにする。第１不純物領域７２８ｄは、ソース領域又はドレイン領域として機能する。
【０１９０】
結晶質半導体層１６３ｄにおいて、導電層７１６ｄと重ならない領域に第１不純物領域７２８ｄが形成され、導電層７１６ｄと重なり導電層７２２ｄと重ならない領域に第２不純物領域７３０ｄが形成され、導電層７２２ｄと重なる領域にチャネル形成領域７２６ｄが形成される。第２不純物領域７３０ｄは、第１不純物領域７２８ｄよりも低不純物濃度となる。
【０１９１】
レジストマスク７８１を除去した後、結晶質半導体層１６３ｄを覆うようにレジストマスク７８２を選択的に形成する。そして、レジストマスク７８２をマスクとして、結晶質半導体層１６３ｃに不純物元素７８４を添加する。結晶質半導体層１６３ｃは、上方に形成された導電層７１６ｃおよび導電層７２２ｃがマスクとなって、自己整合的に一対の第３不純物領域７２８ｃと、一対の第４不純物領域７３０ｃと、チャネル形成領域７２６ｃが形成される（図１３（Ｂ）参照）。
【０１９２】
ここでは、ｎチャネル型電界効果トランジスタを形成するため、不純物元素７８４としてｎ型不純物元素を添加する。例えば不純物元素７８４としてリンを添加し、第３不純物領域７２８ｃに５×１０１９ａｔｏｍｓ／ｃｍ３乃至５×１０２０ａｔｏｍｓ／ｃｍ３程度の濃度でリンが含まれるようにする。第３不純物領域７２８ｃは、ソース領域又はドレイン領域として機能する。
【０１９３】
結晶質半導体層１６３ｃにおいて、導電層７１６ｃと重ならない領域に第３不純物領域７２８ｃが形成され、導電層７１６ｃと重なり導電層７２２ｃと重ならない領域に第４不純物領域７３０ｃが形成され、導電層７２２ｃと重なる領域にチャネル形成領域７２６ｃが形成される。第４不純物領域７３０ｃは、第３不純物領域７２８ｃよりも低不純物濃度となる。
【０１９４】
なお、結晶質半導体層１６３ｄに第１不純物領域７２８ｄ、第２不純物領域７３０ｄ、チャネル形成領域７２６ｄを形成し、結晶質半導体層１６３ｃに第３不純物領域７２８ｃ、第４不純物領域７３０ｃ、チャネル形成領域７２６ｃを形成する順序などは本形態に限られるものでなく、適宜変更することができる。また、結晶質半導体層１６３ｃ、１６３ｄに不純物領域（第１不純物領域７２８ｄ〜第４不純物領域７３０ｃ）形成後は、熱処理やレーザビームの照射などを適宜行うことにより、活性化（低抵抗化）する。
【０１９５】
次に、ゲート電極７２４ｃ、ゲート電極７２４ｄ、およびゲート絶縁層７１０上を覆う絶縁層を単層構造または積層構造で形成する。ゲート絶縁層７１０およびその上層の絶縁層に、結晶質半導体層１６３ｃに形成された一対の第３不純物領域７２８ｃ、および結晶質半導体層１６３ｄに形成された一対の第１不純物領域７２８ｄのそれぞれに達するコンタクトホールを形成する。該コンタクトホールに、ソース電極又はドレイン電極として機能する導電層７３６ｃ、導電層７３６ｄを形成する。
【０１９６】
まず、ゲート電極７２４ｃ、ゲート電極７２４ｄ、およびゲート絶縁層７１０上を覆う絶縁層７３１を形成する（図１４（Ａ）参照）。絶縁層７３１は、ＣＶＤ法やスパッタリング法により、酸化シリコン層、酸化窒化シリコン層、窒化シリコン層、又は窒化酸化シリコン層などを形成する。例えば、絶縁層７３１として、プラズマＣＶＤ法により酸化窒化シリコン層（膜厚５０ｎｍ）を形成する。次に、４００℃以上支持基板１１１の歪み点温度以下で熱処理を行うことで、不純物領域（第１不純物領域７２８ｄ〜第４不純物領域７３０ｃ）の活性化を行うことができる。例えば、窒素雰囲気下で４８０℃、１時間の熱処理を行う。絶縁層７３１を形成した後に熱処理を行うことで、該熱処理によるゲート電極の酸化を防ぐことができる。なお、熱処理の際に雰囲気を制御することで、絶縁層７３１を形成しなくともゲート電極の酸化を防ぐこともできる。
【０１９７】
次に、絶縁層７３１上に、絶縁層７３２および絶縁層７３４を形成する（図１４（Ｂ）参照）。
【０１９８】
絶縁層７３２、絶縁層７３４としては、ＣＶＤ法やスパッタリング法により、酸化シリコン層、酸化窒化シリコン層、窒化シリコン層、又は窒化酸化シリコン層等を形成することができる。また、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル若しくはエポキシ等の有機材料、シロキサン樹脂等のシロキサン材料、又はオキサゾール樹脂などを用いて、スピンコート法などの塗布法により形成することができる。なお、シロキサン材料とは、Ｓｉ−Ｏ−Ｓｉ結合を含む材料に相当する。
【０１９９】
なお、ゲート電極７２４ｃ、７２４ｄ上層に形成される絶縁層としては、水素を含有する絶縁層を少なくとも１層形成し、熱処理を行うことにより、結晶質半導体層に存在するダングリングボンドの水素終端化を図ることが好ましい。水素を含有する絶縁層を形成した後、例えば３５０℃以上４８０℃以下、好ましくは４００℃以上４５０℃以下の処理温度で熱処理を行うことで、絶縁層に含有された水素が熱処理により熱的に励起して拡散され、絶縁層を通過して結晶質半導体層に到達する。そして、到達した水素により結晶質半導体層に存在するダングリングボンドが水素終端される。半導体層、特にチャネル形成領域にダングリングボンドが存在すると、完成するトランジスタの電気的特性に悪影響を与えかねないため、本形態のように水素終端を行うことは効果的である。水素終端を行うことで、ゲート絶縁層と結晶質半導体層との界面特性の改善を図ることができる。
【０２００】
水素を含有する絶縁層は、プラズマＣＶＤ法により、Ｈを含む成膜用のプロセスガスを用いることで形成することができる。また、水素を含有する絶縁層を形成しなくとも、水素を含む雰囲気中で熱処理を行うことにより、結晶質半導体層の水素終端化を行うこともできる。例えば、絶縁層７３２として水素を含有する絶縁層を形成し、その上層に絶縁層７３４を形成した後、水素終端する熱処理を行う。この場合、絶縁層７３４は、絶縁層７３２に含まれる水素が脱水素化しない温度で成膜する。
【０２０１】
例えば、プラズマＣＶＤ法により、絶縁層７３２である窒化酸化シリコン層（膜厚３００ｎｍ）と絶縁層７３４である酸化窒化シリコン層（膜厚４５０ｎｍ）とを連続成膜する。窒化酸化シリコン層は成膜用のプロセスガスとしてモノシラン、アンモニア、水素および酸化窒素を用いる。酸化窒化シリコン層は成膜用のプロセスガスとしてモノシランと亜酸化窒素を用いる。また、処理温度は２００℃〜３００℃程度とすることで、窒化酸化シリコン層に含有される水素を脱水素化することなく、絶縁層を形成できる。そして、絶縁層７３４を形成した後、窒素雰囲気下で４５０℃１時間の熱処理を行うことにより、結晶質半導体層の水素終端化を行う。
【０２０２】
次に、絶縁層７３４、絶縁層７３２、絶縁層７３１およびゲート絶縁層７１０にコンタクトホールを形成し、該コンタクトホールを埋めるように導電層７３６ｃ、導電層７３６ｄを形成する（図１４（Ｃ）参照）。ここでは、一対の第１不純物領域７２８ｄそれぞれに達する一対のコンタクトホールを形成し、該コンタクトホールを通じて第１不純物領域７２８ｄに達する一対の導電層７３６ｃを形成する。同時に、一対の第３不純物領域７２８ｃそれぞれに達する一対のコンタクトホールを形成し、該コンタクトホールを通じて第３不純物領域７２８ｃに達する一対の導電層７３６ｄを形成する。導電層７３６ｃ、導電層７３６ｄは、ソース電極又はドレイン電極として機能する。導電層７３６ｃは第３不純物領域７２８ｃと電気的に接続する。導電層７３６ｄは、第１不純物領域７２８ｄと電気的に接続する。
【０２０３】
導電層７３６ｃ、導電層７３６ｄは、アルミニウム、タングステン、チタン、タンタル、モリブデン、ニッケル、ネオジム、或いは銅等から選択された元素、前述の元素を含有する合金材料、又は前述の元素を含有する化合物材料を用いて形成する。前述の元素を含有する合金材料としては、例えば、チタンを含有したアルミニウム合金、ネオジムを含有したアルミニウム合金、シリコンを含有するアルミニウム合金（アルミニウムシリコンとも言われる）などが挙げられる。また、上記元素を含有する化合物としては、窒化タングステン、窒化チタン、窒化タンタルなどの窒化物が挙げられる。導電層７３６ｃ、導電層７３６ｄは、上述の材料を用いてスパッタリング法やＣＶＤ法により全面に形成した後、選択的にエッチングして所望の形状に加工すればよい。また、導電層７３６ｃ、導電層７３６ｄは、単層構造又は２層以上の積層構造で形成することができる。例えば、チタン層、窒化チタン層、アルミニウム層およびチタン層を順に積層した構造とすることができる。アルミニウム層をチタン層で挟む構成とすることで、耐熱性を向上させることができる。また、チタン層とアルミニウム層との間に形成する窒化チタン層はバリア層として機能できる。
【０２０４】
以上で、ＳＯＩ基板を用いて、ｎチャネル型電界効果トランジスタおよびｐチャネル型電界効果トランジスタを作製することができる。
【０２０５】
上記実施の形態により作製されたＳＯＩ基板は、従来の非晶質半導体層をレーザ結晶化させた多結晶半導体層よりも、結晶性の優れた結晶質半導体層を有している。このようなＳＯＩ基板を用いることで、動作特性（移動度など）の良好な半導体素子を形成することができる。
【０２０６】
なお、導電層７３６ｃおよび導電層７３６ｄを電気的に接続させることでｎチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタを電気的に接続させ、ＣＭＯＳトランジスタとすることもできる。
【０２０７】
また、本形態では、ゲート電極を２層の導電層の積層構造とし、各層で幅を異ならせる例を示したが、本発明は特に限定されない。例えば、ゲート電極は、導電層の単層構造で形成してもよいし、導電層を３層以上の積層構造としてもよい。また、導電層の積層構造で、各層の幅は略一致するように形成してもよいし、各層のテーパー形状を異ならせてもよい。さらに、ゲート電極の側面に接してサイドウォールと言われる絶縁層を形成してもよい。
【０２０８】
本形態で説明したトランジスタを複数組み合わせて、各種機能を有する半導体装置を提供することができる。また、本形態で示したトランジスタの構造は一例であり、図示した構造に限定されるものではない。
【０２０９】
なお、本実施の形態で示した構成は、本明細書の他の実施の形態で示す構成と適宜組み合わせることができる。
【０２１０】
（実施の形態７）
本発明の一態様に係るＳＯＩ基板を用いて、上記実施の形態６で示したようなトランジスタに加えて、容量、抵抗などの各種半導体素子を形成することで、高付加価値の半導体装置を作製することができる。本形態では、図面を参照しながら半導体装置の具体的な態様を説明する。
【０２１１】
まず、半導体装置の一例として、マイクロプロセッサについて説明する。図１５はマイクロプロセッサ２０００の構成例を示すブロック図である。マイクロプロセッサ２０００は、演算回路２００１（Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ；ＡＬＵともいう。）、演算回路用制御部２００２（ＡＬＵ Ｃｏｎｔｒｏｌｌｅｒ）、命令解析部２００３（Ｉｎｓｔｒｕｃｔｉｏｎ Ｄｅｃｏｄｅｒ）、割り込み制御部２００４（Ｉｎｔｅｒｒｕｐｔ Ｃｏｎｔｒｏｌｌｅｒ）、タイミング制御部２００５（Ｔｉｍｉｎｇ Ｃｏｎｔｒｏｌｌｅｒ）、レジスタ２００６（Ｒｅｇｉｓｔｅｒ）、レジスタ制御部２００７（Ｒｅｇｉｓｔｅｒ Ｃｏｎｔｒｏｌｌｅｒ）、バスインターフェース２００８（Ｂｕｓ Ｉ／Ｆ）、読み出し専用メモリ２００９、及びメモリインターフェース２０１０を有している。
【０２１２】
バスインターフェース２００８を介してマイクロプロセッサ２０００に入力された命令は命令解析部２００３に入力され、デコードされた後に演算回路用制御部２００２、割り込み制御部２００４、レジスタ制御部２００７、タイミング制御部２００５に入力される。演算回路用制御部２００２、割り込み制御部２００４、レジスタ制御部２００７、タイミング制御部２００５は、デコードされた命令に基づき各種制御を行う。具体的に演算回路用制御部２００２は、演算回路２００１の動作を制御するための信号を生成する。また、割り込み制御部２００４は、マイクロプロセッサ２０００のプログラム実行中に、外部の入出力装置や周辺回路からの割り込み要求を、その優先度やマスク状態から判断して処理する。レジスタ制御部２００７は、レジスタ２００６のアドレスを生成し、マイクロプロセッサ２０００の状態に応じてレジスタ２００６の読み出しや書き込みを行う。タイミング制御部２００５は、演算回路２００１、演算回路用制御部２００２、命令解析部２００３、割り込み制御部２００４、レジスタ制御部２００７の動作のタイミングを制御する信号を生成する。例えばタイミング制御部２００５は、基準クロック信号ＣＬＫ１を基に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。なお、図１５に示すマイクロプロセッサ２０００は、その構成を簡略化して示した一例にすぎず、実際にはその用途によって多種多様な構成を備えることができる。
【０２１３】
次に、非接触でデータの送受信を行うことのできる演算機能を備えた半導体装置の一例について図１６を参照して説明する。図１６は、半導体装置として無線通信により外部装置と信号の送受信を行って動作するコンピュータ（以下、「ＲＦＣＰＵ」という）の一例を示す。ＲＦＣＰＵ２１１１は、アナログ回路部２１１２とデジタル回路部２１１３を有している。アナログ回路部２１１２として、共振容量を有する共振回路２１１４、整流回路２１１５、定電圧回路２１１６、リセット回路２１１７、発振回路２１１８、復調回路２１１９と、変調回路２２２０を有している。デジタル回路部２１１３は、ＲＦインターフェース２２２１、制御レジスタ２２２２、クロックコントローラ２２２３、ＣＰＵインターフェース２２２４、中央処理ユニット（ＣＰＵ）２２２５、ランダムアクセスメモリ（ＲＡＭ）２２２６、読み出し専用メモリ（ＲＯＭ）２２２７を有している。
【０２１４】
ＲＦＣＰＵ２１１１の動作は以下の通りである。アンテナ２２２８が受信した信号は共振回路２１１４により誘導起電力を生じる。誘導起電力は整流回路２１１５を経て容量部２２２９に充電される。容量部２２２９はセラミックコンデンサーや電気二重層コンデンサーなどのキャパシタで形成されていることが好ましい。容量部２２２９はＲＦＣＰＵ２１１１と一体形成されている必要はなく、別部品としてＲＦＣＰＵ２１１１を構成する絶縁表面を有する基板に取り付けられていれば良い。
【０２１５】
リセット回路２１１７は、デジタル回路部２１１３をリセットし初期化する信号を生成する。例えば、電源電圧の上昇に遅延して立ち上がる信号をリセット信号として生成する。発振回路２１１８は定電圧回路２１１６により生成される制御信号に応じて、クロック信号の周波数とデューティー比を変更する。ローパスフィルタで形成される復調回路２１１９は、例えば振幅変調（ＡＳＫ）方式の受信信号の振幅の変動を二値化する。変調回路２２２０は、送信データを振幅変調（ＡＳＫ）方式の送信信号の振幅を変動させて送信する。変調回路２２２０は、共振回路２１１４の共振点を変化させることで通信信号の振幅を変化させている。クロックコントローラ２２２３は、電源電圧又は中央処理ユニット２２２５における消費電流に応じてクロック信号の周波数とデューティー比を変更するための制御信号を生成している。電源電圧の監視は電源管理回路２２３０が行っている。
【０２１６】
アンテナ２２２８からＲＦＣＰＵ２１１１に入力された信号は復調回路２１１９で復調された後、ＲＦインターフェース２２２１で制御コマンドやデータなどに分解される。制御コマンドは制御レジスタ２２２２に格納される。制御コマンドには、読み出し専用メモリ２２２７に記憶されているデータの読み出し、ランダムアクセスメモリ２２２６へのデータの書き込み、中央処理ユニット２２２５への演算命令などが含まれている。中央処理ユニット２２２５は、ＣＰＵインターフェース２２２４を介して読み出し専用メモリ２２２７、ランダムアクセスメモリ２２２６、制御レジスタ２２２２にアクセスする。ＣＰＵインターフェース２２２４は、中央処理ユニット２２２５が要求するアドレスより、読み出し専用メモリ２２２７、ランダムアクセスメモリ２２２６、制御レジスタ２２２２のいずれかに対するアクセス信号を生成する機能を有している。
【０２１７】
中央処理ユニット２２２５の演算方式は、読み出し専用メモリ２２２７にＯＳ（オペレーティングシステム）を記憶させておき、起動とともにプログラムを読み出し実行する方式を採用することができる。また、専用回路で演算回路を構成して、演算処理をハードウェア的に処理する方式を採用することもできる。ハードウェアとソフトウェアを併用する方式では、専用の演算回路で一部の処理を行い、残りの演算はプログラムを使って中央処理ユニット２２２５が実行する方式を適用することができる。
【０２１８】
マイクロプロセッサ２０００やＲＦＣＰＵ２１１１などの半導体装置は、複数のトランジスタを組み合わせた各種機能を有する回路を適用して作製することができる。トランジスタは、本発明の一態様に係るＳＯＩ基板の結晶質半導体層を利用して作製することができる。また、支持基板としてガラス基板などの安価な基板を用いることができるため、低コスト化を図ることもできる。このようなトランジスタを組み合わせて集積回路を作製することにより、マイクロプロセッサやＲＦＣＰＵなどの半導体装置の高性能化、処理速度の高速化、さらには低コスト化などを実現できる。なお、図１６ではＲＦＣＰＵの形態について示しているが、通信機能、演算処理機能、メモリ機能を備えたものであれば、ＩＣタグのようなものであっても良い。
【０２１９】
次に、図１７および図１８を用いて、本発明の一態様に係るＳＯＩ基板を利用した表示装置について説明する。
【０２２０】
図１７は、液晶表示装置の構成例を示す図面である。図１７（Ａ）は液晶表示装置の画素の平面図であり、図１７（Ｂ）はＪ−Ｋ切断線による図１７（Ａ）の断面図である。図１７（Ａ）において、結晶質半導体層５１０１は、画素のトランジスタ５２０５を構成する。画素は、結晶質半導体層５１０１、結晶質半導体層５１０１と交差している走査線５２０２、走査線５２０２と交差している信号線５２０３、画素電極５２０４、画素電極５２０４と結晶質半導体層５１０１を電気的に接続する電極５２０８を有する。結晶質半導体層５１０１は、本発明の一態様に係るＳＯＩ基板の有する結晶質半導体層から形成された層である。支持基板１１１としては、ガラス基板を用いることが好ましい。
【０２２１】
図１７（Ｂ）に示すように、支持基板１１１上に、バッファ層１０５、結晶質半導体層５１０１が積層されている。結晶質半導体層５１０１は、結晶質半導体層１６３をエッチングによる素子分離により形成した層である。結晶質半導体層５１０１には、チャネル形成領域５１０２、ｎ型の不純物領域５１０４が形成されている。トランジスタ５２０５のゲート電極は走査線５２０２に含まれ、ソース電極またはドレイン電極の一方は信号線５２０３に含まれている。
【０２２２】
層間絶縁層５２０７上には、信号線５２０３、画素電極５２０４および電極５２０８が設けられている。層間絶縁層５２０７上には、柱状スペーサ５２０９が形成され、信号線５２０３、画素電極５２０４、電極５２０８および柱状スペーサ５２０９を覆って配向膜５３００が形成されている。対向基板５３０２には、対向電極５３０３、対向電極５３０３を覆う配向膜５３０４が形成されている。柱状スペーサ５２０９は、支持基板１１１と対向基板５３０２の隙間を維持するために形成される。柱状スペーサ５２０９によって維持される対向基板５３０２側の配向膜５３０４と支持基板１１１側の配向膜５３００との隙間に液晶層５３０５が形成されている。信号線５２０３と不純物領域５１０４、および電極５２０８と不純物領域５１０４の接続部は、層間絶縁層５２０７や信号線５２０３、電極５２０８により段差が生じるので、接続部で液晶層５３０５の液晶の配向が乱れやすい。そのため、段差部に柱状スペーサ５２０９を形成して、液晶の配向の乱れを防ぐ。
【０２２３】
なお、支持基板１１１としてはガラス基板を用いることができる。そのため、本発明の一態様であるＳＯＩ基板を適用して作製する液晶表示装置は、反射型液晶表示装置に限定されず、透過型液晶表示装置または半透過型液晶表示装置とすることができる。
【０２２４】
次に、ＥＬ表示装置について、説明する。図１８（Ａ）はＥＬ表示装置の画素の平面図であり、図１８（Ｂ）は画素の断面図である。図１８（Ａ）に示すように、画素は、トランジスタでなる選択用トランジスタ４００１、表示制御用トランジスタ４００２、走査線４００５、信号線４００６、および電流供給線４００７、画素電極４００８を含む。エレクトロルミネセンス材料を含んで形成される層（少なくとも発光層を含む有機化合物層）が一対の電極間に挟まれた構造の発光素子が各画素に設けられている。発光素子の一方の電極が画素電極４００８である。
【０２２５】
選択用トランジスタ４００１が有する結晶質半導体層４００３、表示制御用トランジスタ４００２が有する結晶質半導体層４００４は、本発明の一態様に係るＳＯＩ基板の有する結晶質半導体層から形成された層である。支持基板１１１としてはガラス基板を用いることが好ましい。
【０２２６】
選択用トランジスタ４００１において、ゲート電極は走査線４００５に含まれ、ソース電極またはドレイン電極の一方は信号線４００６に含まれ、他方は電極４１０１として形成されている。表示制御用トランジスタ４００２は、ゲート電極４１０２が電極４１０１と電気的に接続され、ソース電極またはドレイン電極の一方は、画素電極４００８に電気的に接続される電極４１０３として形成され、他方は、電流供給線４００７に含まれている。
【０２２７】
表示制御用トランジスタ４００２はｐチャネル型電界効果トランジスタである。図１８（Ｂ）に示すように、結晶質半導体層４００４には、チャネル形成領域４５０１、ｐ型の不純物領域４５０２が形成されている。表示制御用トランジスタ４００２のゲート電極４１０２を覆って、層間絶縁層４２０７が形成されている。層間絶縁層４２０７上に、信号線４００６、電流供給線４００７、電極４１０１、電極４１０３などが形成されている。また、層間絶縁層４２０７上には、電極４１０３に電気的に接続されている画素電極４００８が形成されている。画素電極４００８は周辺部が絶縁性の隔壁層４２０８で囲まれている。画素電極４００８上には有機化合物層４２０９が形成され、有機化合物層４２０９上には対向電極４３００が形成されている。補強板として対向基板４３０１が設けられており、対向基板４３０１は樹脂層４３０２により支持基板１１１に固定されている。
【０２２８】
支持基板１１１としてはガラス基板を用いることができる。そのため、本発明の一態様であるＳＯＩ基板を適用して作製するＥＬ表示装置は、対向基板側から光を取り出すトップエミッション構造に限定されず、支持基板側から光を取り出すボトムエミッション構造とすることができる。
【０２２９】
図１７に示す液晶表示装置や図１８に示すＥＬ表示装置に、本発明の一態様に係るＳＯＩ基板の結晶質半導体層を用いたトランジスタを適用することができる。本発明の一態様に係る結晶質半導体層は、単結晶半導体を種結晶として結晶化させるため、従来の非晶質半導体層をレーザ結晶化させた多結晶半導体層よりも結晶性が優れている。結晶性の優れた結晶質半導体層でトランジスタのチャネル形成領域を形成することで、画素を駆動するなど表示装置を構成するトランジスタを高性能化することができ、さらに高画質な表示装置を提供することができる。
【０２３０】
また、上述のように、支持基板としてはガラス基板を用いることができ、支持基板として半導体基板を適用する場合と異なり、光を透過することが可能となる。したがって、支持基板側から光を取り出す構成（支持基板側に光を透過させる構成）、対向基板側から光を取り出す構成（対向基板側に光を透過させる構成）、両方の基板から光を取り出す構成（両方の基板側から光を透過させる構成）など、適宜実施者が選択することができる。
【０２３１】
また、本発明の一態様に係るＳＯＩ基板を用いて半導体装置を作製し、様々な電子機器に適用することができる。電子機器としては、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍など）、音響再生装置（カーオーディオ、オーディオコンポなど）、コンピュータ、ビデオカメラ、デジタルカメラ、ナビゲーションシステム、ゲーム機器、記録媒体を備えた画像再生装置（具体的にはＤＶＤ（ｄｉｇｉｔａｌ ｖｅｒｓａｔｉｌｅ ｄｉｓｃ）などの画像データを表示する表示装置を備えた装置などが含まれる。
【０２３２】
図１９を用いて、電子機器の具体的な態様を説明する。図１９（Ａ）は、携帯電話機９００の一例を示す外観図である。携帯電話機９００は、筐体９０１および筐体９０２の２つの筐体で構成されており、連結部９０３により折りたたみ可能に連結されている。筐体９０１には表示部９０４が組み込まれている。筐体９０２には操作キー９０６が設けられている。なお、携帯電話機９００の構成は特に限定されず、少なくとも本発明の一態様に係るＳＯＩ基板を用いて作製した素子を備えた構成であればよく、その他付属設備が適宜設けられた構成とすることができる。例えば、表示部９０４に、図１７または図１８で説明した表示装置を適用することで、高画質化を実現することができる。また、ＳＯＩ基板を用いた半導体素子作製工程での不良を防止することができるため、携帯電話機に組み込む表示装置の歩留まり向上につなげることができる。
【０２３３】
図１９（Ｂ）は、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｃｅ）９２０の一例を示す外観図である。ＰＤＡ９２０は、筐体９２１に組み込まれた表示部９２２の他、操作ボタン９２３、外部接続ポート９２４、スピーカー９２５、マイク９２６などを備えている。また、ＰＤＡ９２０は、携帯電話機の機能を有していてもよい。ＰＤＡ９２０の構成は特に限定されず、少なくとも本発明の一態様に係るＳＯＩ基板を用いて作製した素子を備えた構成であればよく、その他の付属設備が適宜設けられた構成としてもよい。例えば、表示部９２２に、図１７または図１８で説明した表示装置を適用することで、高画質化を実現することができる。
【０２３４】
図１９（Ｂ）に示すＰＤＡ９２０は、表示部９２２を指などで触れることで、情報を入力ことができる。また、電話を掛ける、或いはメールを打つ操作は、表示部９２２を指などで触れることにより行うことができる。
【０２３５】
表示部９２２の画面は主として３つのモードがある。第１は、画像の表示を主とする表示モードであり、第２は、文字等の情報の入力を主とする入力モードである。第３は表示モードと入力モードの２つのモードが混合した表示＋入力モードである。
【０２３６】
例えば、情報を入力する、電話を掛ける、或いはメールを作成する場合は、表示部９２２を文字の入力を主とする文字入力モードとし、画面に表示させた文字の入力操作を行えばよい。この場合、表示部９２２の画面のほとんどにキーボードまたは番号ボタンを表示させることが好ましい。
【０２３７】
また、ＰＤＡ９２０内部に、ジャイロ、加速度センサ等の傾きを検出するセンサを有する検出装置を設けることで、ＰＤＡ９２０の向き（縦か横か）を判断して、表示部９２２の画面表示を自動的に切り替えるようにすることができる。
【０２３８】
また、画面モードの切り替えは、表示部９２２を触れること、又は筐体９２１の操作ボタン９２３の操作により行われる。また、表示部９２２に表示される画像の種類によって切り替えるようにすることもできる。例えば、表示部に表示する画像信号が動画のデータであれば表示モード、テキストデータであれば入力モードに切り替える。
【０２３９】
また、入力モードにおいて、表示部９２２の光センサで検出される信号を検知し、表示部９２２のタッチ操作による入力が一定期間ない場合には、画面のモードを入力モードから表示モードに切り替えるように制御してもよい。
【０２４０】
表示部９２２は、イメージセンサとして機能させることもできる。例えば、表示部９２２に掌や指を触れることで、掌紋、指紋等を撮像することで、本人認証を行うことができる。また、表示部に赤外光を発光するバックライトまたは赤外光を発光するセンシング用光源を用いれば、指静脈、掌静脈などを撮像することもできる。
【０２４１】
図１９（Ｃ）は、電子書籍９７０の一例を示している。例えば、電子書籍９７０は、筐体９７１および筐体９７３の２つの筐体で構成されている。筐体９７１および筐体９７３は、軸部９７８により一体とされており、該軸部９７８を軸として開閉動作を行うことができる。このような構成により、紙の書籍のような動作を行うことが可能となる。
【０２４２】
筐体９７１には表示部９７５が組み込まれ、筐体９７３には表示部９７７が組み込まれている。表示部９７５および表示部９７７は、続き画面を表示する構成としてもよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とすることで、例えば右側の表示部（表示部９７５）に文章を表示し、左側の表示部（表示部９７７）に画像を表示することができる。
【０２４３】
電子書籍９７０の構成は特に限定されず、少なくとも本発明の一態様に係るＳＯＩ基板を用いて作製した素子を備えた構成であればよく、その他の付属設備が適宜設けられた構成としてもよい。
【０２４４】
また、図１９（Ｃ）では、筐体９７１に操作部などを備えた例を示している。例えば、筐体９７１において、電源９７４、操作キー９７２、スピーカー９７６などを備えている。操作キー９７２により、頁を送ることができる。なお、筐体の表示部と同一面にキーボードやポインティングデバイスなどを備える構成としてもよい。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子、またはＡＣアダプタおよびＵＳＢケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構成としてもよい。さらに、電子書籍９７０は、電子辞書としての機能を持たせた構成としてもよい。
【０２４５】
また、電子書籍９７０は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
【０２４６】
なお、本実施の形態で示した構成は、本明細書の他の実施の形態で示す構成と適宜組み合わせることができる。
【０２４７】
（実施の形態８）
本形態では、本発明の一態様に係るＳＯＩ基板を用いて、上記実施の形態と異なる半導体装置を作製する例を説明する。
【０２４８】
トランジスタなどの半導体素子により各種集積回路などを構成するにあたっては、集積回路が大規模化、多機能化するに伴って、それぞれの半導体素子が構成する回路の用途などにより、半導体素子に求められる特性が異なってくる場合がある。例えば、高速動作や低電圧駆動が求められる回路や、高電圧印加時に十分な信頼性（高耐圧特性）が求められる回路が存在する。
【０２４９】
本形態では、上記実施の形態により、厚さの異なる領域を有する結晶質半導体層が形成されたＳＯＩ基板を用いて、異なる特性が求められる回路を同一基板上に形成する例を説明する。
【０２５０】
例えば、図２０（Ａ）、（Ｂ）は、１枚の支持基板８０１上に結晶質半導体層８０３が形成されている。結晶質半導体層８０３は、第１の領域８００と第２の領域８５０を有している。また、第１の領域８００には第１の回路群８２０が形成され、第２の領域８５０には第２の回路群８７０が形成されている。なお、図２０（Ａ）は簡略化した平面図であり、図２０（Ｂ）、（Ｃ）は、図２０（Ａ）中の線分ＯＰにおける断面模式図に相当する。
【０２５１】
図２０（Ｂ）に示すように、第１の領域８００は、第２の領域８５０よりも結晶質半導体層８０３の厚さが厚い領域である。このようなＳＯＩ基板は、例えば種結晶として単結晶半導体を設けた領域を第１の領域８００とし、バッファ層８０５上に非単結晶半導体層が直接形成され単結晶半導体を種結晶として結晶化された領域を第２の領域８５０とすることで得ることができる。
【０２５２】
例えば、上記実施の形態４の図１０（Ｃ）に示される結晶質半導体層５６３の膜厚が厚い領域（図１０（Ａ）で単結晶半導体５０１が存在した領域及びその付近）を第１の領域８００とすることができる。また、図１０（Ｃ）に示される結晶質半導体層５６３の膜厚が薄い領域（図１０（Ａ）でバッファ層５０５上に非単結晶半導体層５４１のみが形成された領域及びその付近）を第２の領域８５０とすることができる。
【０２５３】
図２０（Ｃ）に示すように、第１の領域８００に第１のトランジスタ８１０が設けられ、第２の領域８５０に第２のトランジスタ８６０が設けられている。第１のトランジスタ８１０は第１の回路群８２０を構成する素子の一例であり、第２のトランジスタ８６０は第２の回路群８７０を構成する素子の一例である。
【０２５４】
第１のトランジスタ８１０は、チャネル形成領域とソース領域とドレイン領域を含む結晶質半導体層８１３と、結晶質半導体層８１３上にゲート絶縁層８０７を間に介して設けられたゲート電極８１５と、ゲート絶縁層８０７及びゲート電極８１５上の全面に設けられた絶縁層８０９と、絶縁層８０９及びゲート絶縁層８０７に設けられた開口を介して結晶質半導体層８１３と電気的に接続する電極８１６とで構成されている。同様に、第２のトランジスタ８６０は、チャネル形成領域とソース領域とドレイン領域を含む結晶質半導体層８６３と、結晶質半導体層８６３上にゲート絶縁層８０７を間に介して設けられたゲート電極８６５と、ゲート絶縁層８０７及びゲート電極８６５上の全面に設けられた絶縁層８０９と、絶縁層８０９及びゲート絶縁層８０７に設けられた開口を介して結晶質半導体層８６３と電気的に接続する電極８６６とで構成されている。なお、電極８１６及び電極８６６は、ソース電極又はドレイン電極として機能する。
【０２５５】
図２０（Ｃ）に示すように、第１のトランジスタ８１０は、第２のトランジスタ８６０と比較して、膜厚の厚い結晶質半導体層８１３を有している。このように、膜厚の厚い結晶質半導体層８１３を用いて形成する第１のトランジスタ８１０は、高耐圧性が求められる回路を構成することが好ましい。また、第１のトランジスタ８１０と比較して、膜厚の薄い結晶質半導体層８６３を用いて形成される第２のトランジスタ８６０は、高速動作や低電圧駆動が要求される回路を構成することが好ましい。
【０２５６】
以上のように、本発明の一態様に係り、厚さの異なる領域を有する結晶質半導体層を用いて、求める特性に応じた半導体素子を、同一基板上に容易に形成することができる。
【０２５７】
なお、本実施の形態で示した構成は、本明細書の他の実施の形態で示す構成と適宜組み合わせることができる。
【符号の説明】
【０２５８】
１０１ 単結晶半導体基板
１０２ 凸部
１０３ 脆化層
１０４ 凹部
１０５ バッファ層
１１１ 支持基板
１２１ 単結晶半導体基板
１３１ 単結晶半導体層
１３３ 単結晶半導体
１４１ 非単結晶半導体層
１６３ 結晶質半導体層
１７１ レーザビーム
１８１ マスク
【技術分野】
【０００１】
絶縁表面上に結晶質半導体層が設けられたシリコン・オン・インシュレーター（ＳＯＩ；Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板の作製方法および半導体装置の作製方法に関する。
【０００２】
なお、本明細書における半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。例えば、電気光学装置（液晶表示装置、ＥＬ表示装置を含む）、半導体回路および電子機器は全て範疇に含む。
【背景技術】
【０００３】
液晶表示装置やプラズマ表示装置など薄型表示装置が適用された薄型テレビジョン装置が普及している。最近では、エレクトロルミネッセンス（以下、ＥＬともいう）表示装置を適用したＥＬテレビジョン装置なども開発されている。その主要技術の一つに、薄膜トランジスタがある。薄膜トランジスタの性能を向上させ、また製造コストの削減を図ることで、優れた表示性能を有する薄型表示装置を安価に提供することができる。各社がせめぎ合う薄型表示装置（フラットパネルディスプレイ）の市場において、性能向上、低価格化は、優位に立つため必要不可欠である。
【０００４】
薄型表示装置に必要な薄膜トランジスタは、ガラス基板上など安価で大判な基板上に形成する必要がある。一般に、非晶質シリコン層を用いた薄膜トランジスタ、多結晶シリコン層を用いた薄膜トランジスタが形成されている。トランジスタの性能という点では単結晶シリコンが最適だが、ガラス基板を用いる場合、プロセス上の制限、特に熱処理温度の制限が厳しい。
【０００５】
上記のような状況を踏まえて、薄膜トランジスタの性能向上を図るために、半導体層の結晶性を向上させる方法が研究開発されている。一例としては、レーザビームを照射して非晶質シリコンを多結晶化する技術が挙げられる。例えば、特許文献１では、半導体層の結晶面の角度に整合させたレーザビームの走査を行うことで、高品質な多結晶による高性能な薄膜トランジスタとする技術が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００３−１２４２３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
非単結晶半導体層にレーザビームを照射して結晶化する方法では、ランダムに結晶核が発生して結晶方位などが揃わない問題がある。結晶そのものの特性は優れても、結晶が集合した多結晶半導体層では、結晶方位や結晶粒界などの原因により、単結晶半導体ほどの特性を達成することが難しい。そのため、上記特許文献１などのように、レーザビームの走査方法などを工夫することにより、半導体層の結晶性向上および薄膜トランジスタの性能向上が図られている。
【０００８】
本発明の一態様は、結晶性に優れた半導体層を有するＳＯＩ基板を提供することを課題の一とする。または、本発明の一態様は、安価なＳＯＩ基板を提供することを課題の一とする。または、本発明の一態様は、結晶性に優れた半導体層を有するＳＯＩ基板により、高性能な半導体装置を提供することを課題の一とする。
【課題を解決するための手段】
【０００９】
本発明の一態様は、単結晶半導体基板から分離した単結晶半導体を用い、非単結晶半導体層を結晶化させ、結晶質半導体層を有するＳＯＩ基板を作製する。非単結晶半導体層は、レーザビームを照射することで、単結晶半導体を種結晶（結晶核）として結晶化させる。
【００１０】
また、本発明の一態様は、加速されたイオンの照射とそれに伴う脆化層の形成により、単結晶半導体基板から単結晶半導体を分離し、分離した単結晶半導体を種結晶として非単結晶半導体層を結晶化させることが好ましい。
【００１１】
本発明の一態様は、支持基板上に、バッファ層を介して単結晶半導体基板から分離させた単結晶半導体を部分的に形成し、単結晶半導体上に非単結晶半導体層を形成し、レーザビームを照射することにより、単結晶半導体を種結晶として非単結晶半導体層を結晶化させる。
【００１２】
上記構成において、単結晶半導体基板に加速されたイオンを照射することで、単結晶半導体基板に脆化層を形成し、単結晶半導体基板と支持基板とを、バッファ層を介して貼りあわせる。熱処理を行うことにより、脆化層を境として単結晶半導体基板の一部を分離させ、バッファ層上に単結晶半導体を部分的に形成することが好ましい。
【００１３】
本発明の一態様は、支持基板上に、バッファ層を介して非単結晶半導体層を形成し、非単結晶半導体層上に、単結晶半導体基板から分離させた単結晶半導体を部分的に形成し、レーザビームを照射することにより、単結晶半導体を種結晶として非単結晶半導体層を結晶化させる。
【００１４】
上記構成において、単結晶半導体基板に加速されたイオンを照射することで、単結晶半導体基板に脆化層を形成し、単結晶半導体基板と支持基板とを、バッファ層及び非単結晶半導体層を介して貼りあわせる。熱処理を行うことにより、脆化層を境として単結晶半導体基板の一部を分離させ、非単結晶半導体層上に単結晶半導体を部分的に形成することが好ましい。
【００１５】
また、本発明の一態様は、部分的に形成される単結晶半導体の結晶方位が揃っていることが好ましい。
【００１６】
また、本発明の一態様は、脆化層を境として単結晶半導体基板の一部を分離させ単結晶半導体の連続層を形成した後、単結晶半導体の連続層を選択的にエッチングして単結晶半導体を部分的に形成してもよい。
【００１７】
また、本発明の一態様は、部分的に形成される単結晶半導体を、ドット状、線状に形成することができる。
【００１８】
また、本発明の一態様は、単結晶半導体基板の一部を分離させ、クラスター状の単結晶半導体を形成してもよい。
【００１９】
また、本発明の一態様は、非単結晶半導体層または単結晶半導体に加熱された不活性ガスを吹き付けながらレーザビームを照射することができる。さらに、支持基板を加熱しながらレーザビームを照射することができる。
【００２０】
なお、本明細書において、「単結晶」とは、結晶面、結晶軸が揃っている結晶であり、それを構成している原子または分子が空間的に規則正しい配列になっているものをいう。もっとも、単結晶は原子が規則正しく配列することによって構成されるものであるが、一部にこの配列の乱れがある格子欠陥を含むもの、意図的または非意図的に格子歪みを有するものも含むものとする。
【００２１】
また、本明細書における「脆化層」とは、分割工程で、単結晶半導体基板が分割される領域およびその近傍のことを示す。「脆化層」を形成する手段によって「脆化層」の状態は異なるが、例えば、「脆化層」は、局所的に結晶構造が乱され、脆弱化された領域である。なお、場合によっては単結晶半導体基板の表面側から「脆化層」までの領域も多少脆弱化される場合があるが、本明細書の「脆化層」は後に分割される領域およびその近傍を指すものとする。
【００２２】
また、本明細書において「第１」、「第２」、または「第３」等の数詞の付く用語は、要素を区別するために便宜的に付与しているものであり、数的に限定するものではなく、また配置および段階の順序を限定するものでもない。
【発明の効果】
【００２３】
本発明の一態様によれば、結晶性に優れた半導体層を有するＳＯＩ基板を提供することができる。または、安価なＳＯＩ基板を提供することができる。または、結晶性に優れた半導体層を有するＳＯＩ基板により、高性能な半導体装置を提供することができる。
【図面の簡単な説明】
【００２４】
【図１】本発明の一態様に係るＳＯＩ基板の作製方法を説明する図。
【図２】本発明の一態様に係るＳＯＩ基板の作製方法を説明する図。
【図３】本発明の一態様に係るＳＯＩ基板の作製方法を説明する図。
【図４】本発明の一態様に係るＳＯＩ基板の作製方法を説明する図。
【図５】本発明の一態様に係るＳＯＩ基板の作製方法を説明する図。
【図６】本発明の一態様に係るＳＯＩ基板の作製方法を説明する図。
【図７】本発明の一態様に係るＳＯＩ基板の作製方法を説明する図。
【図８】本発明の一態様に係るＳＯＩ基板の作製方法を説明する図。
【図９】本発明の一態様に係るＳＯＩ基板の作製方法を説明する図。
【図１０】本発明の一態様に係るＳＯＩ基板の作製方法を説明する図。
【図１１】本発明の一態様に係るＳＯＩ基板の作製方法を説明する図。
【図１２】本発明の一態様に係る半導体装置の作製方法を説明する図。
【図１３】本発明の一態様に係る半導体装置の作製方法を説明する図。
【図１４】本発明の一態様に係る半導体装置の作製方法を説明する図。
【図１５】マイクロプロセッサの構成の一例を示すブロック図。
【図１６】ＲＦＣＰＵの構成の一例を示すブロック図。
【図１７】液晶表示装置の画素の平面図および断面図。
【図１８】ＥＬ表示装置の画素の平面図および断面図。
【図１９】電子機器の例を示す外観図。
【図２０】本発明の一態様に係る半導体装置を説明する図。
【発明を実施するための形態】
【００２５】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更しうることは、当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００２６】
（実施の形態１）
本実施の形態では、結晶質半導体層の作製方法および結晶質半導体層を有するＳＯＩ基板の作製方法について説明する。
【００２７】
図１および図２は、本発明の一態様に係る結晶化について説明する模式図である。図１は平面図であり、図２は図１の線分ＯＰにおける断面図である。
【００２８】
支持基板１１１上にバッファ層１０５が形成され、バッファ層１０５上に部分的に単結晶半導体１３３が形成されている（図１（Ａ）、図２（Ａ））。
【００２９】
単結晶半導体１３３は、単結晶半導体基板から分離させ、支持基板１１１に貼りあわせて形成する。ここでは、島状に複数の単結晶半導体１３３を形成する例を図示している。単結晶半導体１３３は、バッファ層１０５上の全面でなく部分的に形成されるならば、形状など特に限定されるものではない。例えば、平面からみて、ドット状またはストライプ状などに単結晶半導体１３３が形成される。また、複数の単結晶半導体１３３において、個々の単結晶半導体は、短冊形状、円形状、多角形状など各種形状を取ることができる。図１では、円形状の単結晶半導体がドット状に点在して形成されている例を示している。また、単結晶半導体１３３は、単結晶半導体１３３の平均膜厚に対して表面粗さが大きく、部分的に欠損するものであってもよい。
【００３０】
また、島状の複数の単結晶半導体１３３において、隣接する単結晶半導体同士の間隔は、それぞれの単結晶半導体を種結晶とした場合の横成長幅を考慮した間隔とすることが好ましい。また、バッファ層の面積に対する単結晶半導体の密度や個々の単結晶半導体の面積なども、単結晶半導体を種結晶とした場合の横成長幅を考慮して調整することが好ましい。例えば、隣接する単結晶半導体同士間の距離は、それぞれの単結晶半導体が横成長可能な距離の和程度とすることが好ましい。
【００３１】
次に、単結晶半導体１３３上に非単結晶半導体層１４１を形成する（図１（Ｂ）、図２（Ｂ））。非単結晶半導体層１４１は、バッファ層１０５上の全面に形成される。
【００３２】
非単結晶半導体層１４１としては、非晶質半導体層または微結晶半導体層を形成する。具体的には、非晶質シリコン層、微結晶シリコン層、非晶質シリコンゲルマニウム層、非晶質ゲルマニウム層などが挙げられる。非単結晶半導体層１４１は、化学気相成長（ＣＶＤ；Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法やスパッタリング法などを用いて形成する。
【００３３】
例えば、プラズマＣＶＤ法により、非単結晶半導体層１４１を形成する。プラズマＣＶＤ装置の反応室に、半導体材料ガスまたは半導体材料ガスに適宜希釈ガスを加えた反応ガスを導入し、プラズマを生成して、被膜（非単結晶半導体層１４１）を成膜する。半導体材料ガスとしては、シラン、ジシランに代表される水素化シリコン、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４などの塩化シリコン、またはＳｉＦ４などのフッ化シリコンが挙げられる。希釈ガスとしては、水素または希ガス（ヘリウム、アルゴン、クリプトンまたはネオン）などが挙げられる。プラズマＣＶＤ装置は、例えば３ＭＨｚ以上３００ＭＨｚ以下（代表的には１３．５６ＭＨｚ、２７．１２ＭＨｚ、６０ＭＨｚなど）までの高周波電力（ＶＨＦ帯を含む）、１ＧＨｚ以上５ＧＨｚ以下（代表的には２．４５ＧＨｚ）のマイクロ波電力を印加してプラズマを生成することができる。また、被処理体（ここではバッファ層１０５、単結晶半導体１３３が形成された支持基板１１１）は、１００℃以上３００℃以下、好ましくは１２０℃以上２００℃以下に加熱し、被膜を成膜する。
【００３４】
また、非単結晶半導体層１４１を形成した後、熱処理を行うことが好ましい。具体的には、非単結晶半導体層１４１中又は単結晶半導体１３３中の水素を脱離させることを目的とした熱処理を行うことが好ましい。半導体中の水素を脱離させておくことで、レーザビームの照射により半導体層がアブレーションしてしまうことを防ぐことができる。
【００３５】
熱処理の温度は、水素が非単結晶半導体層１４１中又は単結晶半導体１３３中から放出される温度以上であって、支持基板１１１の歪み点近傍の温度までの範囲で設定する。熱処理に用いる装置としては、拡散炉、抵抗加熱炉などの加熱炉、ＲＴＡ（瞬間熱アニール、Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、マイクロ波加熱装置などが挙げられる。ＲＴＡ装置によって熱処理を行う場合には、基板の歪み点近傍又はそれよりも若干高い温度で加熱することもできる。
【００３６】
次に、レーザビーム１７１を照射して非単結晶半導体層１４１を結晶化させ（図２（Ｂ））、結晶質半導体層１６３を形成する（図１（Ｄ）、図２（Ｃ））。支持基板１１１上にバッファ層１０５を介して結晶質半導体層１６３が形成されることとなり、ＳＯＩ基板を作製することができる。
【００３７】
非単結晶半導体層１４１にレーザビーム１７１を照射することで、非単結晶半導体層１４１を溶融させる。非単結晶半導体層１４１にレーザビームが照射されるならば、非単結晶半導体層１４１側からレーザビームを照射しても、支持基板１１１側からレーザビームを照射してもよい。ただし、単結晶半導体１３３は種結晶（結晶核）とさせるため、単結晶半導体１３３を完全に溶融させてしまわないようにレーザビーム１７１を照射することが好ましい。単結晶半導体１３３は、単結晶半導体基板から分離させたものであり、同一の単結晶半導体基板から分離させたものであれば結晶方位をほぼ揃えることができる。
【００３８】
レーザビーム１７１の照射により非単結晶半導体層１４１を溶融させ、単結晶半導体１３３を種結晶として結晶化させることで、単結晶半導体１３３の結晶方位に基づいて結晶化させることができる。その結果、従来のポリシリコン作製のように、非晶質半導体層にレーザビームを照射して結晶化を行う場合と比較して、結晶方位を揃えて結晶化を行うことができる。したがって、結晶性に優れた結晶質半導体層１６３、さらには単結晶半導体層と同程度に結晶性が優れた結晶質半導体層１６３を得ることができる。また、本形態に係る一態様は、種結晶が存在するため、特許文献１と比較してレーザビームを複雑に制御して照射する必要がないため工程が容易であり生産性が良好である。
【００３９】
図１（Ｃ）は、図１（Ｂ）に示す点在している単結晶半導体１３３が種結晶となり、結晶成長が進行している様子を模式的に示している。図１（Ｃ）中の矢印１６１に示すように、単結晶半導体１３３から同心円状に結晶成長を進行させることができる。
【００４０】
レーザビーム１７１を射出するレーザの種類は、非単結晶半導体層１４１を溶融させるレーザビームが射出できれば特に限定されない。例えば、パルス発振レーザや連続発振レーザ（ＣＷレーザ）が挙げられる。
【００４１】
パルス発振レーザの具体例としては、Ａｒレーザ、エキシマ（ＡｒＦ、ＫｒＦ、ＸｅＣｌ）レーザ、ＣＯ２レーザ、ＹＡＧレーザ、ＹＶＯ４レーザ、ＹＬＦレーザ、ＹＡｌＯ３レーザ、ＧｄＶＯ４レーザ、Ｙ２Ｏ３レーザ、ルビーレーザ、アレキサンドライトレーザ、Ｔｉ：サファイアレーザ、銅蒸気レーザなどが挙げられる。連続発振レーザの具体例としては、Ａｒレーザ、Ｋｒレーザ、ＣＯ２レーザ、ＹＡＧレーザ、ＹＶＯ４レーザ、ＹＬＦレーザ、ＹＡｌＯ３レーザ、ＧｄＶＯ４レーザ、Ｙ２Ｏ３レーザ、ルビーレーザ、アレキサンドライトレーザ、Ｔｉ：サファイアレーザ、ヘリウムカドミウムレーザなどが挙げられる。
【００４２】
レーザビーム１７１の波長は、非単結晶半導体層１４１に吸収される波長とする。具体的な波長は、レーザビーム１７１の侵入長などを考慮して決定すればよい。また、レーザビーム１７１のエネルギー密度は、レーザビーム１７１の波長、非単結晶半導体層１４１の材料および膜厚などを考慮して決定すればよい。
【００４３】
また、レーザビーム１７１は、酸素を含む雰囲気下（例えば、大気雰囲気下）、または窒素を含む雰囲気若しくは希ガスを含む雰囲気などの不活性雰囲気下で照射してもよい。レーザビーム１７１の照射を行う雰囲気を制御するには、雰囲気を制御した気密性のあるチャンバー内でレーザビーム１７１の照射を行えばよい。また、チャンバーを用いない場合、レーザビーム１７１の被照射面に窒素ガスなど不活性ガスを吹き付けることで、不活性雰囲気とすることもできる。また、真空中でレーザビーム１７１を照射してもよい。
【００４４】
また、レーザビーム１７１は、非単結晶半導体層１４１を加熱しながら照射してもよい。例えば、非単結晶半導体層１４１が形成された支持基板１１１を載置するステージに加熱手段を設け、ステージの加熱により非単結晶半導体層１４１を加熱しながらレーザビーム１７１の照射を行う。また、非単結晶半導体層１４１に加熱された不活性ガス（例えば窒素ガス）を吹き付けながらレーザビーム１７１の照射を行うことができる。また、ステージを加熱し、且つ加熱された不活性ガスを吹き付けながらレーザビーム１７１の照射を行ってもよい。
【００４５】
また、レーザビーム１７１の断面形状は、線状、矩形状（正方形または長方形を含む）とすることができる。レーザビーム１７１の断面形状は、光学系により適宜調節することができる。
【００４６】
以上のように作製されたＳＯＩ基板は、結晶性に優れた結晶質半導体層を有している。そして、結晶性に優れた結晶質半導体層を有するＳＯＩ基板を用いて、高性能な半導体装置を作製することができる。
【００４７】
なお、単結晶半導体１３３上に非単結晶半導体層１４１を積層することで生じる段差は、非単結晶半導体層１４１を結晶化する際のレーザビーム１７１の照射により、平坦化することができる。平坦化が十分でない場合は、必要に応じて、エッチング（ドライエッチング又はウェットエッチング）、レーザビームの照射、またはＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理などを適宜行えばよい。また、段差を残したままとし、同一基板上に用途の異なる素子を形成することもできる。
【００４８】
次に、図１（Ａ）および図２（Ａ）に示すように、バッファ層上に単結晶半導体１３３を部分的に形成する方法について説明する。
【００４９】
単結晶半導体１３３の形成には、イオン（代表的には水素のイオン）の照射とそれに伴う脆化領域の形成による単結晶半導体基板の分離を利用することが好ましい。このような方法を用いることで、単結晶半導体基板の使用量を低減させることができる。また、単結晶半導体を分離して残った単結晶半導体基板は再利用することができる。その結果、省資源化および低コスト化を図ることができ、安価なＳＯＩ基板を提供することも可能となる。
【００５０】
バッファ層上に単結晶半導体１３３を部分的に形成する方法の例として、（１）バッファ層上に単結晶半導体層を形成した後、単結晶半導体層を選択的にエッチングすることで部分的に単結晶半導体を形成する、（２）単結晶半導体基板に部分的に脆化層を形成することで部分的に単結晶半導体を形成する、（３）単結晶半導体基板を選択的にエッチングして複数の凸部を設け脆化層を形成した後、支持基板に貼り合わせることで、部分的に単結晶半導体を形成する、（４）単結晶半導体基板に脆化層を形成した後、単結晶半導体基板を選択的にエッチングして複数の凸部を設けて支持基板に貼り合わせることで、部分的に単結晶半導体を形成する、などが挙げられる。以下、（１）〜（４）の例について説明する。
【００５１】
図３に、（１）バッファ層上に単結晶半導体層を形成した後、単結晶半導体層を選択的にエッチングすることで部分的に単結晶半導体を形成する一例を示す。
【００５２】
単結晶半導体基板１０１を準備する（図３（Ａ−１））。また、支持基板１１１を準備する（図３（Ｂ））。
【００５３】
単結晶半導体基板１０１としては、単結晶シリコン基板、単結晶ゲルマニウム基板、単結晶シリコンゲルマニウム基板など、周期表第１４族元素でなる単結晶半導体基板が挙げられる。その他、ガリウムヒ素やインジウムリンなどの化合物半導体基板が挙げられる。
【００５４】
支持基板１１１としては、ガラス基板、石英基板、セラミック基板、またはサファイア基板などを用いる。安価で大判なＳＯＩ基板およびＳＯＩ基板を用いた半導体装置を提供するためには、支持基板１１１にガラス基板を用いることが好ましい。ガラス基板としては、例えばアルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われる基板が挙げられる。
【００５５】
単結晶半導体基板１０１および支持基板１１１の表面は、汚染除去の点から、硫酸過水（ＳＰＭ）、アンモニア過水（ＡＰＭ）、塩酸過水（ＨＰＭ）、希フッ酸（ＤＨＦ）などを用いて適宜洗浄することが好ましい。また、希フッ酸とオゾン水を交互に吐出して、単結晶半導体基板１０１または支持基板１１１の表面を洗浄してもよい。
【００５６】
単結晶半導体基板１０１上にバッファ層１０５を形成する。また、単結晶半導体基板１０１の内部に脆化層１０３を形成する（図３（Ａ−２））。
【００５７】
単結晶半導体基板１０１の表面から所定の深さの領域に、結晶構造が損傷された脆化層１０３を形成する。脆化層１０３は、運動エネルギーを有する水素等のイオンを単結晶半導体基板１０１に照射することで形成できる。
【００５８】
具体的には、加速され運動エネルギーを持ったイオンを単結晶半導体基板１０１に照射することで、単結晶半導体基板１０１の表面から所定の深さの領域に、照射されたイオンを構成する元素が添加されて脆化層１０３が形成される。運動エネルギーを有するイオンとは、ソースガスを励起してソースガスのプラズマを生成し、該プラズマに含まれるイオンを電界の作用によりプラズマから引き出して加速したイオンである。
【００５９】
脆化層１０３が形成される領域の深さは、イオンの運動エネルギー、質量と電荷、イオンの照射角によって調節することができる。また、バッファ層などが形成された側から、単結晶半導体基板にイオンを照射して脆化層を形成する場合、バッファ層の厚さによっても、脆化層１０３の位置を調節することができる。また、イオンの運動エネルギーは、加速電圧、ドーズ量などにより調節できる。
【００６０】
また、脆化層１０３の形成は、イオンドーピング法またはイオン注入法により行うことができる。イオンドーピング法に適用されるイオンドーピング装置の代表例は、プロセスガスをプラズマ励起して生成された全ての種類のイオンをチャンバー内に配置された被処理体に照射する非質量分離型の装置である。非質量分離型の装置は、プラズマ中のイオンを質量分離しないで、全ての種類のイオンを被処理体に照射する。イオン注入法に適用されるイオン注入装置は質量分離型の装置である。イオン注入装置は、プラズマ中のイオンを質量分離し、ある特定の質量のイオンを被処理体に照射する装置である。
【００６１】
ここで、脆化層１０３は、単結晶半導体基板１０１の表面から、可能な限り浅く形成することが好ましい。単結晶半導体基板１０１の浅い領域に脆化層１０３を形成するためには、単結晶半導体基板上に絶縁層などを厚く形成して絶縁層側からイオンを照射する、またはイオンの加速のために印加する加速電圧を低くするなどの方法が挙げられる。脆化層１０３を浅く形成することで、単結晶半導体基板１０１から分離される単結晶半導体の量が少なくなり、繰り返し利用できる量も増えるため、製造コスト低減および省資源化が可能となる。また、加速電圧を低下させることによりイオンのドーズ量を減らすことが可能となり、律速となるイオン照射工程の時間を短くすることができる。そのため、タクトタイムを向上させ、生産性を向上させることができる。
【００６２】
バッファ層１０５は、酸化シリコン層、酸化窒化シリコン層、窒化シリコン層、または窒化酸化シリコン層などの絶縁層を用いて、単層構造または２層以上の積層構造で形成する。バッファ層１０５を形成する絶縁層は、ＣＶＤ法、スパッタリング法、原子層エピタキシ（ＡＬＥ）法、又は熱酸化法などにより形成する。
【００６３】
ここで、本明細書における酸化窒化シリコン層とは、組成として窒素よりも酸素の含有量が多く、好ましくはラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）及び水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合に、組成範囲として酸素が５０ａｔｏｍｓ％乃至７０ａｔｏｍｓ％、窒素が０．５ａｔｏｍｓ％乃至１５ａｔｏｍｓ％、シリコンが２５ａｔｏｍｓ％乃至３５ａｔｏｍｓ％、水素が０．１ａｔｏｍｓ％乃至１０ａｔｏｍｓ％の範囲で含まれるものをいう。また、窒化酸化シリコン層とは、組成として酸素よりも窒素の含有量が多く、ＲＢＳ及びＨＦＳを用いて測定した場合に、酸素が５ａｔｏｍｓ％乃至３０ａｔｏｍｓ％、窒素が２０ａｔｏｍｓ％乃至５５ａｔｏｍｓ％、シリコンが２５ａｔｏｍｓ％乃至３５ａｔｏｍｓ％、水素が１０ａｔｏｍｓ％乃至３０ａｔｏｍｓ％の範囲で含まれるものをいう。
【００６４】
バッファ層１０５は、単結晶半導体基板１０１および支持基板１１１のうち、いずれか一方の基板の表面上、または、両方の基板上に設ければよい。単結晶半導体基板１０１に、脆化層１０３を形成する前、脆化層１０３を形成した後、または、脆化層１０３を形成する前および脆化層１０３を形成した後に、バッファ層を形成する。また、支持基板１１１側にのみバッファ層を形成してもよく、単結晶半導体基板１０１側および支持基板１１１側にバッファ層を形成してもよい。形成されるそれぞれのバッファ層は、単層膜でも２層以上の積層膜でもよい。
【００６５】
バッファ層１０５を間に介して、単結晶半導体基板１０１と支持基板１１１とを貼り合わせる（図３（Ｃ））。
【００６６】
単結晶半導体基板１０１上のみにバッファ層を形成した場合は、バッファ層の表面と支持基板１１１の表面とを接合させる。支持基板１１１上のみにバッファ層を形成した場合は、バッファ層の表面と単結晶半導体基板１０１の表面とを接合させる。単結晶半導体基板１０１の表面上にバッファ層を形成し、且つ、支持基板１１１の表面上にバッファ層を形成した場合は、単結晶半導体基板１０１側バッファ層の表面と支持基板１１１側バッファ層の表面とを接合させる。
【００６７】
例えば、単結晶半導体基板１０１と支持基板１１１とを対向させ、単結晶半導体基板１０１上のバッファ層１０５と支持基板１１１の表面とを密着させた後、単結晶半導体基板１０１の一箇所に０．１Ｎ／ｃｍ２以上５０Ｎ／ｃｍ２以下、好ましくは０．１Ｎ／ｃｍ２以上２０Ｎ／ｃｍ２以下、例えば１Ｎ／ｃｍ２程度の圧力を加える。圧力を加えた部分からバッファ層１０５と支持基板１１１とが接合しはじめ、自発的に接合され全面におよぶ。接合は、ファンデルワールス力や水素結合が作用しており、熱処理を伴わず、常温で行うことができる。そのため、支持基板１１１に、ガラス基板のように耐熱温度が低い基板を用いることができる。
【００６８】
なお、単結晶半導体基板１０１側接合面、および支持基板１１１側接合面に対し、表面処理を行ってから貼り合わせを行ってもよい。表面処理としては、プラズマ処理、オゾン処理、メガソニック洗浄、２流体洗浄（純水や水素添加水等の機能水を窒素等のキャリアガスとともに吹き付ける方法）又はこれらの方法の組み合わせが挙げられる。接合面にプラズマ処理を行った後、オゾン処理、メガソニック洗浄、２流体洗浄等を行うことによって、接合面に付着する有機物等のゴミを除去し、表面を親水化することができる。その結果、単結晶半導体基板１０１と支持基板１１１の接合界面での接合強度を向上させることができる。
【００６９】
また、バッファ層１０５の表面と支持基板１１１の表面とを密着させ、接合させた後、熱処理を行うことで接合界面の接合強度を高めることが好ましい。熱処理の温度は、脆化層１０３に亀裂を発生させない温度とし、例えば、室温以上４１０℃未満の温度範囲で処理する。また、室温以上４１０℃未満の温度範囲で加熱した雰囲気下で、バッファ層１０５の表面と支持基板１１１の表面とを密着させ接合させてもよい。熱処理に用いる装置としては、拡散炉、抵抗加熱炉などの加熱炉、ＲＴＡ装置、マイクロ波加熱装置などが挙げられる。接合強度を高めるための熱処理は、貼り合わせを行った装置或いは場所で、そのまま連続して行うことが好ましい。また、接合強度を高めるための熱処理からそのまま連続して、脆化層１０３を境とした単結晶半導体基板１０１を分割する熱処理を行ってもよい。
【００７０】
単結晶半導体基板１０１の内部に形成された脆化層１０３を境として、単結晶半導体基板１０１を分割することで、支持基板１１１上にバッファ層１０５を間に介して単結晶半導体層１３１が形成される（図３（Ｄ））。ここでは、単結晶半導体の連続層である単結晶半導体層１３１が形成される例を図示している。
【００７１】
例えば、熱処理を行うことにより、脆化層１０３に沿って単結晶半導体基板１０１を分割することができる。これは、熱処理による温度上昇によって、脆化層１０３に形成されている微小な空洞の体積変化が起こり、脆化層１０３に亀裂が生じるためである。なお、熱処理の温度は、脆化層１０３に亀裂が生じる温度以上であって、支持基板１１１の歪み点近傍の温度までの範囲で設定する。熱処理に用いる装置は、上記接合強度を高める熱処理と同様に、加熱炉、ＲＴＡ装置、マイクロ波加熱装置などが挙げられる。例えば、ＲＴＡ装置を用いる場合、加熱温度５５０℃以上７３０℃以下、処理時間０．５分以上６０分以内として、単結晶半導体基板１０１の分割を行うことができる。
【００７２】
単結晶半導体層１３１を選択的に除去して、バッファ層１０５上に部分的に単結晶半導体１３３を形成する（図３（Ｆ））。
【００７３】
単結晶半導体層１３１の選択的な除去は、例えば、フォトリソグラフィ技術およびエッチング技術により行う。図３（Ｅ）に示すように、単結晶半導体層１３１上にマスク１８１を部分的に形成する。マスク１８１としては、例えばレジストマスクを形成する。また、マスク１８１の形状を反映して単結晶半導体１３３が形成されるため、例えば、平面からみて、ドット状やストライプ状などのマスク１８１を形成する。そして、マスク１８１を用いて単結晶半導体層１３１をエッチングすることで、単結晶半導体１３３を形成する。このようにすることで、連続層であった単結晶半導体を選択的にエッチングして、単結晶半導体の非連続層が形成される。なお、不要となったマスク１８１は、適宜除去すればよい。
【００７４】
以上により、バッファ層１０５上に部分的に単結晶半導体１３３を形成することができる。
【００７５】
次に、図４に、（２）単結晶半導体基板に部分的に脆化層を形成することで部分的に単結晶半導体を形成する一例を示す。なお、図３と同一又は同様の箇所は、説明を省略又は簡略化する。
【００７６】
バッファ層１０５が形成された単結晶半導体基板１０１上に、部分的にマスク２８１を形成する（図４（Ａ−１））。
【００７７】
マスク２８１は、イオンを照射する際のマスクとなる。そのため、マスク２８１の形状を反映して、マスク２８１が形成されていない領域に脆化層が形成されることとなる。例えば、マスク２８１が形成されていない領域が、平面からみて、ドット状やストライプ状などになるよう形成する。
【００７８】
なお、マスク２８１としては、イオンの照射に耐えるものを用いる。具体的には、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、または窒化酸化シリコン層などの絶縁層をハードマスクとして形成することが好ましい。
【００７９】
また、マスク２８１が開口している領域（マスク２８１の開口部）に、１０ｎｍ以下の薄い絶縁層（酸化シリコン層、窒化シリコン層など）を形成してもよい。絶縁層を設けておくことで、脆化層を形成するためのイオンの照射により、バッファ層１０５がエッチングされるのを防ぐことができる。例えば、ラジカル処理（酸素ラジカル処理や窒素ラジカル処理など）またはプラズマ処理（酸素プラズマ処理や窒素プラズマ処理など）等により、１０ｎｍ以下の薄い絶縁層を形成することが好ましい。また、酸化性の薬剤により形成されるケミカルオキサイドを用いてもよい。
【００８０】
単結晶半導体基板の内部に、部分的に脆化層２０３を形成する（図４（Ａ−２））。
【００８１】
マスク２８１によりイオンの照射を遮るため、マスク２８１が形成されていない領域に脆化層２０３が形成される。なお、脆化層２０３は、単結晶半導体基板１０１の表面から、可能な限り浅く形成する。不要となったマスク２８１はエッチングなどにより除去すればよい。
【００８２】
支持基板１１１を準備する（図４（Ｂ））。なお、ここでは図示していないが、支持基板１１１側にもバッファ層１０５と同様のバッファ層（絶縁層など）を形成することが好ましい。
【００８３】
バッファ層１０５を間に介して、単結晶半導体基板１０１と支持基板１１１とを貼り合わせる（図４（Ｃ））。
【００８４】
単結晶半導体基板１０１の内部に形成された脆化層２０３を境として、単結晶半導体基板１０１を分割する。支持基板１１１上に、バッファ層１０５を間に介して、部分的に単結晶半導体１３３が形成される（図４（Ｄ））。
【００８５】
脆化層２０３は、単結晶半導体基板１０１に部分的に形成されている。そのため、熱処理などによる単結晶半導体基板１０１の分割工程で、脆化層２０３が形成されている領域及びその近傍を選択的にバッファ層１０５に接合させることができる。
【００８６】
以上により、バッファ層上に部分的に単結晶半導体１３３を形成することができる。
【００８７】
次に、図５に、（３）単結晶半導体基板を選択的にエッチングして複数の凸部を設け脆化層を形成した後、支持基板に貼り合わせることで、部分的に単結晶半導体を形成する一例を示す。なお、図３、図４と同一又は同様の箇所は、説明を省略又は簡略化する。
【００８８】
単結晶半導体基板１０１を選択的にエッチングして溝（以下、凹部１０４ともいう）を形成し、複数の凸状に残存する部分（以下、凸部１０２ともいう）を得る（図５（Ａ−１））。
【００８９】
単結晶半導体１３３を凸部１０２に基づき形成するため、例えば平面からみて、ドット状やストライプ状となるように凸部１０２を形成する。例えば、フォトリソグラフィ技術及びエッチング技術により、単結晶半導体基板１０１上に、レジストによりマスク２８３を形成し、単結晶半導体基板１０１を選択的にエッチングして溝を形成することで、複数の凸部１０２を形成する。なお、溝（凹部１０４）の深さを凸部１０２に形成される脆化層よりも深くなるようにすると、凸部１０２のみを容易に分離させることができる。不要となったマスク２８３は適宜除去すればよい。
【００９０】
また、マスク２８３を除去した後、単結晶半導体基板１０１の凹部１０４を設けた側の表面に１０ｎｍ以下の薄い絶縁層（酸化シリコン層、窒化シリコン層など）を形成することが好ましい。絶縁層を設けておくことで、脆化層を形成するイオンの照射により、単結晶半導体基板１０１がエッチングされることを防ぐことができる。例えば、ラジカル処理（酸素ラジカル処理や窒素ラジカル処理など）またはプラズマ処理（酸素プラズマ処理や窒素プラズマ処理など）等により、１０ｎｍ以下の薄い絶縁層を形成することが好ましい。また、酸化性の薬剤により形成されるケミカルオキサイドを用いてもよい。
【００９１】
単結晶半導体基板１０１の内部に脆化層２２３を形成する（図５（Ａ−２））。脆化層２２３は、単結晶半導体基板１０１に形成された凸部１０２及び凹部１０４により、段違いに形成される。なお、単結晶半導体基板１０１にイオンを照射する際、保護層となる絶縁層を形成してもよい。
【００９２】
また、支持基板１１１を準備し、支持基板１１１上にバッファ層２２５を形成する（図５（Ｂ））。バッファ層２２５は、バッファ層１０５と同様の材料及び方法で形成すればよい。
【００９３】
バッファ層２２５を間に介して、単結晶半導体基板１０１と支持基板１１１とを貼り合わせる（図５（Ｃ））。単結晶半導体基板１０１には複数の凸部１０２が設けられており、凸部１０２の表面がバッファ層２２５表面に接合される。
【００９４】
単結晶半導体基板１０１の内部に形成された脆化層２２３を境として、単結晶半導体基板１０１を分割する。支持基板１１１上に、バッファ層２２５を間に介して、部分的に単結晶半導体１３３が形成される（図５（Ｄ））。
【００９５】
単結晶半導体基板１０１において、凸部１０２がバッファ層２２５に接合されている。そのため、熱処理などによる単結晶半導体基板１０１の分割工程で、凸部１０２を選択的にバッファ層２２５上に残存させることができる。
【００９６】
以上により、バッファ層上に部分的に単結晶半導体１３３を形成することができる。
【００９７】
次に、図６に、（４）単結晶半導体基板に脆化層を形成した後、単結晶半導体基板を選択的にエッチングして複数の凸部を設けて支持基板に貼り合わせることで、部分的に単結晶半導体を形成する一例を示す。なお、図３〜図５と同一又は同様の箇所は、説明を省略又は簡略化する。
【００９８】
単結晶半導体基板１０１の内部に脆化層１０３を形成する（図６（Ａ−１））。
【００９９】
脆化層１０３を形成する際、単結晶半導体基板１０１に保護層となる絶縁層を形成し、イオンを照射することが好ましい。例えば、ケミカルオキサイド、またはラジカル処理若しくはプラズマ処理などにより得られる１０ｎｍ以下の薄い絶縁層を保護層として形成する。保護層を形成しておくことで、イオンの照射により単結晶半導体基板１０１がエッチングされるのを防ぐことができる。
【０１００】
単結晶半導体基板１０１を選択的にエッチングして溝（凹部２４６）を形成し、複数の凸状に残存する部分（以下、凸部２４４ともいう）を得る（図６（Ａ−２））。
【０１０１】
上述した図５と同様、凸部２４４に基づき単結晶半導体１３３を形成する。所望の形状にマスク２８５を形成し、単結晶半導体基板１０１を選択的にエッチングして溝（凹部２４６）を形成することで、複数の凸部２４４を形成する。ここで、溝（凹部２４６）の深さは凸部２４４に脆化層１０３が形成された深さよりも深くすることで、凸部２４４のみに脆化層１０３が形成された状態となる。不要となったマスク２８５は適宜除去する。
【０１０２】
支持基板１１１を準備し、支持基板１１１上にバッファ層２２５を形成する（図６（Ｂ））。
【０１０３】
バッファ層２２５を間に介して、単結晶半導体基板１０１と支持基板１１１とを貼り合わせる（図６（Ｃ））単結晶半導体基板１０１には複数の凸部２４４が設けられており、凸部２４４の表面がバッファ層２２５表面に接合される。
【０１０４】
単結晶半導体基板１０１の内部に形成された脆化層１０３、ここでは凸部２４４に形成された脆化層１０３を境として、単結晶半導体基板１０１を分割する。支持基板１１１上に、バッファ層２２５を間に介して、部分的に単結晶半導体１３３が形成される（図６（Ｄ））。
【０１０５】
単結晶半導体基板１０１において、凸部２４４がバッファ層２２５に接合されている。そのため、熱処理などによる単結晶半導体基板１０１の分割工程で、凸部２４４を選択的にバッファ層２２５上に残存させることができる。
【０１０６】
以上により、バッファ層上に部分的に単結晶半導体１３３を形成することができる。
【０１０７】
なお、図３〜図６で説明した、バッファ層上に部分的に単結晶半導体１３３を形成する方法において、単結晶半導体１３３が分離された単結晶半導体基板１２１は、繰り返し利用することができる。単結晶半導体基板１２１には、適宜再生処理を行う。再生処理としては、エッチングによる損傷領域の除去やレーザビーム照射による結晶性向上などがあげられる。単結晶半導体基板１２１は、本形態の単結晶半導体基板１０１として用いてもよいし、その他の用途へ流用してもよい。
【０１０８】
本形態のように作製されるＳＯＩ基板は、スマートカット法などの貼り合わせＳＯＩ法により得られるＳＯＩ基板よりも単結晶半導体の使用量を少なくすることができ、省資源化および低コスト化を図ることができる。
【０１０９】
なお、イオンの照射とそれに伴う脆化領域の形成により単結晶半導体基板を分離する場合、イオンの加速のために印加する加速電圧を低下させる、又はイオンを照射して該イオンを構成する元素を通過させる絶縁層（バッファ層、保護層など）を厚く形成することで、単結晶半導体基板の浅い領域に脆化層を形成できる。そして、分離する単結晶半導体層を薄くすることができる。しかし、単結晶半導体基板の浅い領域に厚さの均一な脆化層を形成するのは難しく、分離する単結晶半導体層を薄くしようとすると、局所的に分離できない半導体が存在して分離後の単結晶半導体層に孔が形成されるなど、欠陥や欠損が増加しやすい。例えば、単結晶半導体層が１００ｎｍ以下、５０ｎｍ以下、さらに３０ｎｍ以下と薄くなっていくほど欠陥や欠損が生じやすい。
単結晶半導体層に孔が存在すると、表示装置を作製した場合、孔により不良のあるトランジスタが形成され、画素が動かないなどの致命的な欠陥となりうる。本形態のように、分離した単結晶半導体上に非晶質半導体層を形成し、非晶質半導体層を結晶化させることで、孔などの欠陥がなく、結晶性に優れた半導体層を形成することができる。また、イオンのドーズ量を少なくできるため、生産性向上を図ることもできる。
【０１１０】
なお、本実施の形態で示した構成は、本明細書の他の実施の形態で示す構成と適宜組み合わせることができる。
【０１１１】
（実施の形態２）
本形態では、上記実施の形態と異なるＳＯＩ基板の作製方法について説明する。以下、図７を用いて説明する。
【０１１２】
支持基板１１１上にバッファ層１０５が形成され、バッファ層１０５上に非単結晶半導体層３４１が形成されている。そして、非単結晶半導体層３４１上に部分的に単結晶半導体１３３が形成されている（図７（Ａ））。
【０１１３】
次に、レーザビーム３７１を照射して非単結晶半導体層３４１を結晶化させ（図７（Ｂ））、結晶質半導体層３６３を形成する（図７（Ｃ））。支持基板１１１上にバッファ層１０５を介して結晶質半導体層３６３が形成されることとなり、ＳＯＩ基板を作製することができる。
【０１１４】
本形態における図７と上述した実施の形態１における図２との違いは、非単結晶半導体層３４１上に単結晶半導体１３３が形成されることである。図７（Ａ）に示す構成を得るためには、図３（Ａ−１）、図４（Ａ−１）において単結晶半導体基板１０１上に非単結晶半導体層３４１を形成した後にバッファ層１０５を形成する、図５（Ｂ）、図６（Ｂ）において支持基板１１１上にバッファ層２２５を形成し、バッファ層２２５上に非単結晶半導体層３４１を形成する、などが挙げられる。非単結晶半導体層３４１は、図２における非単結晶半導体層１４１と同様に形成すればよい。
【０１１５】
なお、非単結晶半導体層３４１と単結晶半導体１３３を貼り合わせる（接合させる）場合は、貼り合わせを行う面の一方または両方に活性化処理を行うことが好ましい。具体的には、アルゴンガス（Ａｒガス）を用いたプラズマ照射、ラジカル照射、原子ビーム照射、またはイオンビーム照射などの活性化処理を行うことが好ましい。
【０１１６】
図７（Ｂ）では、支持基板１１１側からレーザビーム３７１を照射する例を示している。非単結晶半導体層３４１にレーザビームが照射されるならば照射される方向は限定されないが、単結晶半導体１３３を完全に溶融させてしまわないことが好ましい。本形態では、単結晶半導体１３３の下層に非単結晶半導体層３４１が位置するため、支持基板１１１側からレーザビームを照射することで、効率良く非単結晶半導体層３４１を結晶化させることができる。単結晶半導体１３３が種結晶となり、結晶方位をほぼ揃えて非単結晶半導体層３４１を結晶化させることができる。
【０１１７】
なお、非単結晶半導体層３４１上に単結晶半導体１３３を形成することで生じる段差は、非単結晶半導体層３４１を結晶化する際のレーザビーム３７１の照射により、平坦化することができる。平坦化が十分でない場合は、必要に応じて、エッチング、レーザビームの照射、またはＣＭＰ処理などを適宜行えばよい。また、段差を残したままとし、厚さの違いを用途の異なる素子作製に用いてもよい。膜厚の違いは、同一基板上に用途の異なる素子を形成する際に利用することができる。
【０１１８】
なお、本実施の形態で示した構成は、本明細書の他の実施の形態で示す構成と適宜組み合わせることができる。
【０１１９】
（実施の形態３）
本形態では、上記実施の形態と異なるＳＯＩ基板の作製方法について説明する。以下、図８を用いて説明する。
【０１２０】
単結晶半導体基板１０１を準備し（図８（Ａ−１））、単結晶半導体基板１０１上にバッファ層１０５を形成し、単結晶半導体基板１０１内部に脆化層４０３を形成する（図８（Ａ−２））。また、支持基板１１１を準備する（図８（Ｂ））。
【０１２１】
バッファ層１０５を間に介して、単結晶半導体基板１０１と支持基板１１１とを貼り合わせる（図８（Ｃ））。
【０１２２】
脆化層４０３を境として単結晶半導体基板１０１を分割し、支持基板１１１上に、バッファ層１０５を間に介して、クラスター状の単結晶半導体４３３を形成する（図８（Ｄ））。
【０１２３】
ここで、「クラスター」とは、複数の原子又は分子が集まってできる構造単位を示す。例えば、単結晶半導体基板１０１としてシリコン基板を用いて、バッファ層１０５上にクラスター状シリコンを形成する。
【０１２４】
クラスター状の単結晶半導体４３３は、例えば単結晶半導体基板１０１表面から極浅い領域に脆化層４０３を形成し、熱処理などにより単結晶半導体基板１０１を分割することで形成する。なお、単結晶半導体４３３は、クラスター状でなく、１００ｎｍ以下、５０ｎｍ以下、３０ｎｍ以下、又は極薄（例えば一原子層）の連続層であってもよい。脆化層４０３を極浅い領域に形成する方法としては、厚い絶縁層（バッファ層、保護層など）を介して単結晶半導体基板１０１にイオンを照射する、またはイオンのドーズ量を減少させるなどが挙げられる。
【０１２５】
クラスター状の単結晶半導体４３３上に非単結晶半導体層４４１を形成し、非単結晶半導体層４４１にレーザビーム４７１を照射して結晶化させ（図８（Ｅ）参照）、結晶質半導体層４６３を形成する（図８（Ｆ））。以上により、支持基板１１１上に結晶質半導体層４６３が形成されてＳＯＩ基板を作製することができる。
【０１２６】
非単結晶半導体層４４１は、図２における非単結晶半導体層１４１と同様に形成すればよい。また、上記実施の形態２のように、バッファ層上に非単結晶半導体層を形成した後、非単結晶半導体層上にクラスター状の単結晶半導体を形成してもよい。レーザビーム４７１の照射についても、レーザビーム１７１と同様である。
【０１２７】
なお、単結晶半導体４３３上に非単結晶半導体層４４１を積層することで生じる段差は、非単結晶半導体層４４１を結晶化する際のレーザビーム４７１の照射により、平坦化することができる。平坦化が十分でない場合は、必要に応じて、エッチング、レーザビームの照射、またはＣＭＰ処理などを適宜行えばよい。
【０１２８】
本形態のようにクラスター状の単結晶半導体を用いることで、一回の工程で単結晶半導体基板から分離する単結晶半導体の量が少なくなるので、省資源化及び低コスト化を図ることができる。残る単結晶半導体基板も多くなるので、繰り返し利用出来る回数も増えることになる。その結果、安価なＳＯＩ基板の提供を可能とすることができる。
【０１２９】
また、脆化層４０３を極浅く形成することでクラスター状の単結晶半導体を形成すれば、フォトリソグラフィ技術やエッチング技術を用いたパターニングは不要であり、工程が容易になり生産性が向上する。
【０１３０】
さらに、クラスター状の単結晶半導体は、連続層よりも厚みを薄くでき、上層に非単結晶半導体層を形成し結晶化して得られる結晶質半導体層の平坦性も良好にできる。
【０１３１】
なお、本実施の形態で示した構成は、本明細書の他の実施の形態で示す構成と適宜組み合わせることができる。
【０１３２】
（実施の形態４）
本形態では、上記実施の形態と異なるＳＯＩ基板の作製方法について説明する。
【０１３３】
本形態では、１枚の単結晶半導体基板から、種結晶となる単結晶半導体を効率良く分離して、ＳＯＩ基板を作製する例について説明する。ここでは、１枚の単結晶半導体基板から矩形状（短冊状）である単結晶半導体を複数分離させることで、種結晶となる単結晶半導体を１枚の基板から効率良く分離する例を説明する。１枚の単結晶半導体基板から分離させる矩形状である複数の単結晶半導体は、複数の支持基板上にそれぞれ形成することが好ましい。
【０１３４】
なお、本形態では、矩形状（短冊状）である単結晶半導体を分離させる例を示すが、無駄なく単結晶半導体基板を使用できる形状であれば特に限定されない。複数の単結晶半導体が分離され、残った単結晶半導体基板表面（分離面）の平坦性を良好にできる形状であることが好ましい。残った単結晶半導体基板表面の平坦性が良好であれば、繰り返し又はその他の用途に用いる際にも使いやすく、再利用するための処理も容易で無駄となる部分を少なくできる。矩形状（短冊状）の単結晶半導体を分離させれば、容易に、無駄なく、平坦な表面を有する単結晶半導体基板を残すことができる。
【０１３５】
本形態に係る一態様は、支持基板と単結晶半導体基板を準備し、支持基板上に、バッファ層を介して、単結晶半導体基板から分離させた矩形状の単結晶半導体を形成する工程Ａと、矩形状の単結晶半導体が形成されたバッファ層上に非単結晶半導体層を形成し、レーザビームを照射することにより、矩形状の単結晶半導体を種結晶として非単結晶半導体層を結晶化させる工程Ｂとを行うことでＳＯＩ基板を作製する。
【０１３６】
工程Ａおよび工程Ｂをセットとして、当該工程Ａ工程Ｂを複数並行又は繰り返し行うことで、複数のＳＯＩ基板を作製する。複数の工程Ａにおいて、１枚の単結晶半導体基板から、複数の支持基板へ向けて、それぞれ矩形状の単結晶半導体を分離させ、それぞれバッファ層を介して、それぞれの支持基板上にそれぞれの矩形状の単結晶半導体を形成する。このとき、支持基板は複数枚であるのに対して、単結晶半導体基板は１枚又は支持基板の枚数より少なくできる。
【０１３７】
また、上記複数の工程Ａにおいて、１枚の単結晶半導体基板から複数の矩形状の単結晶半導体を分離させ、残った単結晶半導体基板の表面（分離面）を平坦（略平坦）にすることが好ましい。
【０１３８】
以下、図面を用いて具体的に説明する。まず、図９を用いて上記工程Ａの一例を説明する。
【０１３９】
図９（Ａ−１）に示すように、単結晶半導体基板５５１を準備し、単結晶半導体基板５５１の内部に部分的に脆化層５５３ａを形成する。なお、図９（Ａ−１）の上図は断面模式図であり、下図は平面図である。
【０１４０】
ここでは、部分的に脆化層５５３ａを形成するため、マスク５８１ａを形成する。マスク５８１ａにより、脆化層を形成するためのイオンの照射を遮り、部分的に脆化層５５３ａを形成することができる。また、図９（Ａ−１）では、単結晶半導体基板５５１端部が矩形状（図示するのは短冊状）に露出するように、マスク５８１ａを形成する例を示している。なお、脆化層５５３ａを形成するためのイオンの照射や、単結晶半導体基板５５１の材料などについては、それぞれ、上述した脆化層１０３、単結晶半導体基板１０１の説明と同じである。なお、ここでは図示していないが、単結晶半導体基板５５１上（単結晶半導体基板５５１とマスク５８１ａとの間）にバッファ層（絶縁層など）を形成してもよい。
【０１４１】
マスク５８１ａとしては、イオンの照射に耐えるものを用いる。具体的には、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、または窒化酸化シリコン層などの絶縁層をハードマスクとして形成することが好ましい。
【０１４２】
また、ここではイオンを通過させたい領域はイオンの照射を遮るものを設けない（イオンを通過させたい領域は露出させている）マスク５８１ａの例を図示しているが、異なる厚さ（段差）を有するマスクを用いることもできる。例えば、イオンを通過させたい領域とイオンを遮りたい領域で段差のあるマスクを用いる。マスクにおいて、イオンを通過させたい領域はイオンが通過できる程度に厚さを薄くし、イオンを遮りたい領域はイオンを通過させない程度に厚さを厚くする。脆化層を形成する領域を、マスクを通過させてイオンを照射する構成とすることで、単結晶半導体基板５５１の浅い領域に、容易に脆化層５５３ａを形成することができる。
【０１４３】
脆化層５５３ａを形成した後、不要となったマスク５８１ａはエッチングなどにより適宜除去すればよい。また、マスク５８１ａを除去した後、凹部が設けられた側の単結晶半導体基板表面に、ケミカルオキサイド、またはラジカル処理若しくはプラズマ処理などにより得られる絶縁層を形成してもよい。
【０１４４】
図９（Ｂ−１）に示すように、バッファ層５０５ａが形成された支持基板５１１ａ上に単結晶半導体５０１ａを接合させる。
【０１４５】
単結晶半導体５０１ａの形成は、上記実施の形態１などで説明した単結晶半導体１３３の形成と同様に行えばよい。バッファ層５０５ａ、支持基板５１１ａについても、上述したバッファ層１０５、支持基板１１１の説明と同じである。バッファ層を間に介して、支持基板５１１ａと単結晶半導体基板５５１とを貼り合わせる。単結晶半導体基板５５１内部に部分的に形成された脆化層５５３ａを境として、単結晶半導体基板５５１から単結晶半導体５０１ａ（ここでは短冊状の単結晶半導体５０１ａ）を分離させ、バッファ層５０５ａ上に単結晶半導体５０１ａを接合させる。
【０１４６】
なお、単結晶半導体基板５５１において、支持基板５１１ａに貼り合わせない領域（バッファ層５０５ａ上に接合させない領域）は、支持基板５１１ａに貼り合わされないように、予め処理しておくことが好ましい。例えば、単結晶半導体基板５５１の接合させない領域（単結晶半導体５０１ａとして分離される領域以外）の表面は疎水性にし、脆化層が形成された領域（単結晶半導体５０１ａとして分離される領域）の表面は親水性にすることで、所望の領域を支持基板５１１ａに貼り合わせることができる。または、単結晶半導体基板５５１の接合させない領域は凹部となり、脆化層が形成された領域（単結晶半導体５０１ａとなる領域）は凸部となるように、単結晶半導体基板５５１に段差をつけることで、貼り合わせる領域を制御してもよい。または、単結晶半導体基板５５１の接合させない領域の表面粗さを大きくすることで、貼り合わせる領域を制御してもよい。
【０１４７】
また、図９（Ｂ−１）に示すように、単結晶半導体基板５５１から単結晶半導体５０１ａが分離され、残った単結晶半導体基板５５１ａが得られる。
【０１４８】
次に、図９（Ｂ−１）で残った単結晶半導体基板５５１ａを用い、図９（Ａ−２）に示すように、単結晶半導体基板５５１ａ内部に部分的に脆化層５５３ｂを形成する。脆化層５５３ｂは、例えば図９（Ａ−１）で脆化層５５３ａを形成した領域の隣に形成する。マスク５８１ｂは、図９（Ａ−１）で露出させた隣の領域が露出するよう形成する。ここで、図９（Ａ−２）のようにマスク５８１ｂの側面と、単結晶半導体基板５５１ａの段差部の側面と、を揃えて形成する（面一で形成する）ことが難しい場合は、マスク５８１ｂが単結晶半導体基板５５１ａの段差部を乗り越えるよう形成されていてもよい。
【０１４９】
図９（Ｂ−２）に示すように、バッファ層５０５ｂが形成された支持基板５１１ｂ上に単結晶半導体５０１ｂを接合させる。単結晶半導体基板５５１ａから単結晶半導体５０１ｂが分離され、残った単結晶半導体基板５５１ｂが得られる。
【０１５０】
さらに、単結晶半導体基板５５１ｂを用い、図９（Ａ−３）に示すように、単結晶半導体基板５５１ｂ内部に部分的に脆化層５５３ｃを形成する。脆化層５５３ｃは、例えば図９（Ａ−２）で脆化層５５３ｂを形成した領域の隣（脆化層５５３ａが形成された領域と逆側）に形成する。マスク５８１ｃは、図９（Ａ−３）の平面図で示すように形成すればよい。ここで、図９（Ａ−３）のようにマスク５８１ｃの側面と、単結晶半導体基板５５１ｂの段差部の側面と、を揃えて形成する（面一で形成する）ことが難しい場合は、マスク５８１ｃが単結晶半導体基板５５１ｂの段差部を乗り越えるよう形成されていてもよい。
【０１５１】
図９（Ｂ−３）に示すように、バッファ層５０５ｃが形成された支持基板５１１ｃ上に単結晶半導体５０１ｃを接合させる。単結晶半導体基板５５１ｂから単結晶半導体５０１ｃが分離され、残った単結晶半導体基板５５１ｃが得られる。
【０１５２】
さらに、単結晶半導体基板５５１ｃを用い、図９（Ａ−４）に示すように、単結晶半導体基板５５１ｃ内部に部分的に脆化層５５３ｄを形成する。脆化層５５３ｄは、例えば図９（Ａ−３）で脆化層５５３ｃを形成した領域の隣（脆化層５５３ｂが形成された領域と逆側）に形成する。マスク５８１ｄは、図９（Ａ−４）の平面図で示すように形成すればよい。ここで、図９（Ａ−４）のようにマスク５８１ｄの側面と、単結晶半導体基板５５１ｃの段差部の側面と、を揃えて形成する（面一で形成する）ことが難しい場合は、マスク５８１ｄが単結晶半導体基板５５１ｃの段差部を乗り越えるよう形成されていてもよい。
【０１５３】
図９（Ｂ−４）に示すように、バッファ層５０５ｄが形成された支持基板５１１ｄ上に単結晶半導体５０１ｄを接合させる。単結晶半導体基板５５１ｃから単結晶半導体５０１ｄが分離され、残った単結晶半導体基板５５１ｄが得られる。
【０１５４】
なお、マスク５８１ｂ、マスク５８１ｃ、マスク５８１ｄは、マスク５８１ａの説明と同じである。また、イオンを通過させたい領域はイオンの照射を遮るものを設けないマスクに代えて、段差のあるマスクを用いることができる。イオンを通過させたい領域（脆化層を形成したい領域）の厚さを薄くしたマスクを用いて脆化層の形成を行うことで、単結晶半導体基板の浅い領域に、容易に脆化層を形成することができる。
【０１５５】
以上のように単結晶半導体基板５５１から単結晶半導体を分離させていくことで、無駄なく単結晶半導体基板を用いることができる。具体的には、図９（Ｂ−４）に示された単結晶半導体基板５５１ｄの表面（分離面）はほぼ平坦になっている。また、図９（Ａ−１）〜図９（Ｂ−４）までで、４枚分のＳＯＩ基板の種結晶を形成できている。
【０１５６】
なお、図９では、短冊状の単結晶半導体を分離しバッファ層上に接合させる例を示したが、単結晶半導体基板から分離させる単結晶半導体の形状は、無駄なく単結晶半導体基板を使用できる形状であれば特に限定されない。
【０１５７】
また、図９では、４枚分のＳＯＩ基板作製用の種結晶を形成する例を示したが、１枚の単結晶半導体基板から分離させる単結晶半導体の個数は特に限定されない。例えば、２つ、３つ、または５つ以上の単結晶半導体を分離させることで、残る単結晶半導体基板の表面（分離面）が平坦になるようにしてもよい。
【０１５８】
次に、図１０を用いて工程Ｂの一例を説明する。図１０（Ａ）に示すように、単結晶半導体５０１が形成されたバッファ層５０５上全面に非単結晶半導体層５４１を形成する。なお、単結晶半導体５０１、バッファ層５０５、支持基板５１１は、それぞれ、図９に示した単結晶半導体５０１ａ〜単結晶半導体５０１ｄ、バッファ層５０５ａ〜バッファ層５０５ｄ、支持基板５１１ａ〜支持基板５１１ｄに相当する。
【０１５９】
図１０（Ｂ）に示すように、非単結晶半導体層５４１にレーザビーム５７１を照射して結晶化させ、図１０（Ｃ）に示すように結晶質半導体層５６３を形成する。
【０１６０】
非単結晶半導体層５４１は、上述の非単結晶半導体層１４１などと同様に形成すればよい。また、上記実施の形態２のように、バッファ層上に非単結晶半導体層を形成した後、非単結晶半導体層上に短冊状などの単結晶半導体５０１ａを形成してもよい。
【０１６１】
レーザビーム５７１の照射については、上述のレーザビーム１７１、レーザビーム３７１などの照射と同様に行えばよいが、図９では種結晶として短冊状（面積をもつ線状とも言える）の単結晶半導体５０１ａを形成するため、線状の照射領域を有するレーザビームを照射することが好ましい。図１０（Ｂ）では線状のレーザビーム５７１を照射する例を示しており、レーザビーム５７１は図示した白抜きの矢印の方向に走査する例を示している。線状の照射領域を有するレーザビーム５７１と、短冊状の単結晶半導体５０１との長軸方向を揃え、短軸方向側に走査していくことで、効率よく結晶化させることができる。また、結晶方位も揃いやすく、結晶性の良い結晶質半導体層５６３を形成することができる。
【０１６２】
以上により、支持基板５１１上に結晶質半導体層５６３が形成されたＳＯＩ基板を作製することができる。
【０１６３】
なお、単結晶半導体５０１上に非単結晶半導体層５４１を形成することで生じる段差は、非単結晶半導体層５４１を結晶化する際のレーザビーム５７１の照射により、平坦化することができる。平坦化が十分でない場合は、必要に応じて、エッチング、レーザビームの照射、またはＣＭＰ処理などを適宜行えばよい。また、段差を残したままとし、厚さの違いを用途の異なる素子作製に用いてもよい。膜厚の違いは、同一基板上に用途の異なる素子を形成する際に利用することができる。
【０１６４】
本形態のように、無駄の無いように単結晶半導体基板から単結晶半導体を分離することで、単結晶半導体基板の使用量を少なくでき、省資源化及び低コスト化を図ることができる。また、図９、図１０に示すように、短冊状の単結晶半導体を分離し、線状のレーザビームを利用して短冊状の単結晶半導体上に形成された非単結晶半導体層を結晶化させることで、結晶方位を揃えて結晶化させやすくなり、結晶性の優れた結晶質半導体層を形成することができる。
【０１６５】
なお、本実施の形態で示した構成は、本明細書の他の実施の形態で示す構成と適宜組み合わせることができる。
【０１６６】
（実施の形態５）
本形態では、上記実施の形態と異なるＳＯＩ基板の作製方法について説明する。本形態では、１枚の大面積な支持基板上に結晶質半導体層を形成して、ＳＯＩ基板を作製する例について説明する。
【０１６７】
１枚の支持基板に対して複数枚の単結晶半導体基板から単結晶半導体を分離させ貼り合わせる、または、１枚の支持基板に対して１枚の単結晶半導体基板から単結晶半導体を繰り返し分離させ貼り合わせることで、１枚の大面積な支持基板上に結晶質半導体層を形成することができる。本形態において、分離させる単結晶半導体等には、他の実施の形態のいずれかを組み合わせてもよい。以下、図１１を用いて具体的に説明する。
【０１６８】
図１１（Ａ）は、１枚の支持基板６１１上に、単結晶半導体群６３１ａ、単結晶半導体群６３１ｂ、単結晶半導体群６３１ｃ、単結晶半導体群６３１ｄ、単結晶半導体群６３１ｅ、単結晶半導体群６３１ｆを形成した状態を示している。単結晶半導体群６３１ａ〜単結晶半導体群６３１ｆは、それぞれ１枚の単結晶半導体基板から分離され、支持基板６１１上のバッファ層６０５に接合されたものである。１枚の支持基板６１１上に、複数の単結晶半導体基板から分離した単結晶半導体６３３が形成されている。
【０１６９】
支持基板６１１は、大面積基板を用いることができる。例えば、支持基板６１１として、液晶パネルの製造用に開発されたマザーガラス基板を用いることが好ましい。マザーガラス基板としては、例えば、第３世代（５５０ｍｍ×６５０ｍｍ）、第３．５世代（６００ｍｍ×７２０ｍｍ）、第４世代（６８０ｍｍ×８８０ｍｍ、または７３０ｍｍ×９２０ｍｍ）、第５世代（１１００ｍｍ×１３００ｍｍ）、第６世代（１５００ｍｍ×１８５０ｍｍ）、第７世代（１８７０ｍｍ×２２００ｍｍ）、第８世代（２２００ｍｍ×２４００ｍｍ）等のサイズの基板が知られている。支持基板６１１としてこのような大面積基板を用いることで、ＳＯＩ基板の大面積化が実現できる。
【０１７０】
支持基板６１１上に、バッファ層６０５を間に介して、複数の単結晶半導体６３３を形成する。図１１では、上記実施の形態１で示したように、バッファ層上に、ドット状に単結晶半導体６３３を形成する例を示しているが、上記実施の形態２で示したように、バッファ層上に非単結晶半導体層を形成した後、非単結晶半導体層上に単結晶半導体６３３を形成してもよい。また、上記実施の形態３で示したように、クラスター状の単結晶半導体を形成してもよい。また、上記実施の形態４で示したように、短冊状の単結晶半導体を形成するものとし、１枚の大面積な支持基板上に、１枚の単結晶半導体基板から分離される複数の短冊状の単結晶半導体を図１１の単結晶半導体群６３１ａ〜単結晶半導体群６３１ｄのように順に配置させ、単結晶半導体基板を無駄なく使用するようにしてもよい。
【０１７１】
図１１（Ｂ）は、複数の単結晶半導体６３３（単結晶半導体群６３１ａ〜単結晶半導体群６３１ｄ）が形成されたバッファ層６０５上全面に非単結晶半導体層６４１が形成された状態を示している。非単結晶半導体層６４１にレーザビームを照射して結晶化させることで、図１１（Ｃ）に示すように、大面積な結晶質半導体層６６３を形成することができる。以上により、大面積なＳＯＩ基板を作製することができる。
【０１７２】
本形態のように、大面積基板である支持基板を用いる場合も、単結晶半導体を種結晶として、単結晶半導体の上層又は下層に設けた非単結晶半導体層を結晶化させる構成とすることで、結晶性が良く、さらに孔などの欠陥の低減した結晶質半導体層を有する大面積なＳＯＩ基板を作製することができる。また、大面積なＳＯＩ基板を容易に作製することができるため、ＳＯＩ基板を安価に提供することも可能となる。
【０１７３】
なお、本実施の形態で示した構成は、本明細書の他の実施の形態で示す構成と適宜組み合わせることができる。
【０１７４】
（実施の形態６）
本形態では、ＳＯＩ基板を用いて半導体素子を作製する例について説明する。ここでは、半導体素子として、ｎチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタを作製する例について、図１２〜図１４の断面図を用いて説明する。
【０１７５】
まず、上記実施の形態などにより作製されたＳＯＩ基板を準備する。例えば、上記実施の形態１で得られたＳＯＩ基板を用いるものとし、支持基板１１１上に、バッファ層１０５を間に介在させて結晶質半導体層１６３が形成されたＳＯＩ基板を準備する。
【０１７６】
結晶質半導体層１６３には、ｎチャネル型電界効果トランジスタ及びｐチャネル型電界効果トランジスタの形成領域に合わせて、硼素、アルミニウム、ガリウムなどのｐ型不純物元素、若しくはリン、砒素などのｎ型不純物元素を添加することが好ましい。例えば、ｎチャネル型電界効果トランジスタの形成領域に対応してｐ型不純物元素を添加し、ｐチャネル型電界効果トランジスタの形成領域に対応してｎ型不純物元素を添加して、所謂ウェル領域を形成する。不純物イオンのドーズ量は１×１０１２ｉｏｎｓ／ｃｍ２乃至１×１０１４ｉｏｎｓ／ｃｍ２程度で行えばよい。さらに、電界効果トランジスタのしきい値電圧を制御する場合には、これらのウェル領域にｎ型不純物元素若しくはｐ型不純物元素を添加すればよい。
【０１７７】
次に、図１２（Ｂ）に示すように、結晶質半導体層１６３をエッチングして、素子の配置に合わせて島状に分離した結晶質半導体層１６３ｃ、結晶質半導体層１６３ｄを形成する。本実施形態では、結晶質半導体層１６３ｃからｎチャネル型電界効果トランジスタを作製し、結晶質半導体層１６３ｄからｐチャネル型電界効果トランジスタを作製する。
【０１７８】
次に、図１２（Ｃ）に示すように、結晶質半導体層１６３ｃ、結晶質半導体層１６３ｄ上に、ゲート絶縁層７１０、ゲート電極を形成する導電層７１２、及び導電層７１４を順に形成する。
【０１７９】
ゲート絶縁層７１０は、ＣＶＤ法、スパッタリング法、又はＡＬＥ法等により、酸化シリコン層、酸化窒化シリコン層、窒化シリコン層、又は窒化酸化シリコン層等の絶縁層を用いて、単層構造又は積層構造で形成する。
【０１８０】
また、ゲート絶縁層７１０は、結晶質半導体層１６３ｃ、結晶質半導体層１６３ｄに対してプラズマ処理を行うことにより、表面を酸化又は窒化することで形成してもよい。この場合のプラズマ処理はマイクロ波（代表的な周波数は２．４５ＧＨｚ）を用いて励起したプラズマによるプラズマ処理も含むものとする。例えばマイクロ波で励起され、電子密度が１×１０１１／ｃｍ３以上１×１０１３／ｃｍ３以下、且つ電子温度が０．５ｅＶ以上１．５ｅＶ以下のプラズマを用いた処理も含むものとする。このようなプラズマ処理を適用して半導体層表面の酸化処理又は窒化処理を行うことにより、薄くて緻密な膜を形成することが可能である。また、半導体層表面を直接酸化するため、界面特性の良好な膜を得ることができる。また、ゲート絶縁層７１０は、ＣＶＤ法、スパッタリング法、又はＡＬＥ法により形成した膜に対してマイクロ波を用いたプラズマ処理を行うことで形成してもよい。
【０１８１】
なお、ゲート絶縁層７１０は半導体層との界面を形成するため、酸化シリコン層若しくは酸化窒化シリコン層が界面となるように形成することが好ましい。これは、窒化シリコン層又は窒化酸化シリコン層のように酸素よりも窒素の含有量が多い膜を形成すると、トラップ準位が形成され界面特性が問題となる恐れがあるからである。
【０１８２】
ゲート電極を形成する導電層は、タングステン、タンタル、チタン、モリブデン、アルミニウム、銅、クロム、或いはニオブ等から選択された元素、前述の元素を含む合金材料、又は前述の元素を含む化合物材料などの導電材料を用いて、スパッタリング法やＣＶＤ法により、単層構造又は積層構造で形成する。その他、ゲート電極を形成する導電層としては、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体材料を用いることもできる。ゲート電極を積層構造とする場合は、異なる導電材料を用いて形成することもできるし、同一の導電材料を用いて形成することもできる。本形態では、ゲート電極を形成する導電層を、導電層７１２及び導電層７１４の２層構造で形成する例を示す。
【０１８３】
本形態のように、導電層７１２及び導電層７１４の２層の積層構造でゲート電極を形成する場合は、例えば、窒化タンタル層とタングステン層、窒化チタン層とタングステン層、窒化モリブデン層とモリブデン層などの積層構造を形成することができる。窒化タンタル層とタングステン層との積層構造を形成すると、両者のエッチングレートに差がつけやすく、エッチングの選択比を高くできるため好ましい。なお、例示した２層の積層構造において、先に記載した層（例えば窒化タンタル層）をゲート絶縁層７１０上に接して形成することが好ましい。例えば、導電層７１２を２０ｎｍ乃至１００ｎｍの厚さで形成し、導電層７１４を１００ｎｍ乃至４００ｎｍの厚さで形成する。もちろん、ゲート電極は、導電層を３層以上積層した構造とすることもできる。
【０１８４】
次に、導電層７１４上にレジストマスク７２０ｃ、レジストマスク７２０ｄを選択的に形成する。そして、レジストマスク７２０ｃ、レジストマスク７２０ｄを用いて第１のエッチング処理及び第２のエッチング処理を行う。
【０１８５】
まず、レジストマスク７２０ｃを用いた第１のエッチング処理により導電層７１２及び導電層７１４を選択的にエッチングして、結晶質半導体層１６３ｃ上に導電層７１６ｃおよび導電層７１８ｃを形成する。同時に、レジストマスク７２０ｄを用いた第１のエッチング処理により導電層７１２および導電層７１４を選択的にエッチングして、結晶質半導体層１６３ｄ上に導電層７１６ｄ及び導電層７１８ｄを形成する（図１２（Ｄ）参照）。
【０１８６】
次に、レジストマスク７２０ｃを用いた第２のエッチング処理により導電層７１８ｃの端部をエッチングして、導電層７２２ｃを形成する。同時に、レジストマスク７２０ｄを用いた第２のエッチング処理により導電層７１８ｄの端部をエッチングして、導電層７２２ｄを形成する（図１２（Ｅ）参照）。なお、導電層７２２ｃは導電層７１６ｃよりも幅（キャリアがチャネル形成領域を流れる方向（ソース領域とドレイン領域を結ぶ方向）に平行な方向の長さ）が小さくなるように形成する。同様に、導電層７２２ｄは、導電層７１６ｄよりも幅が小さくなるように形成する。このようにして、導電層７１６ｃ及び導電層７２２ｃからなる２層構造のゲート電極７２４ｃ、並びに導電層７１６ｄ及び導電層７２２ｄからなる２層構造のゲート電極７２４ｄを形成する。
【０１８７】
第１のエッチング処理及び第２のエッチング処理に適用するエッチング法は適宜選択すればよいが、ＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）方式やＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合プラズマ）方式などの高密度プラズマ源を用いたドライエッチング装置を用いるとエッチング速度を向上できるため好ましい。第１のエッチング処理および第２のエッチング処理のエッチング条件（コイル型の電極や平行平板型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）を適宜調節することで、導電層７１６ｃ、７１６ｄ、及び導電層７２２ｃ、７２２ｄの側面を所望のテーパー形状とすることができる。所望のゲート電極７２４ｃ、７２４ｄを形成した後、レジストマスク７２０ｃ、７２０ｄは除去すればよい。
【０１８８】
次に、結晶質半導体層１６３ｃを覆うようにレジストマスク７８１を選択的に形成する。そして、レジストマスク７８１をマスクとして、結晶質半導体層１６３ｄに不純物元素７８０を添加する。結晶質半導体層１６３ｄは、上方に形成された導電層７１６ｄおよび導電層７２２ｄがマスクとなって、自己整合的に一対の第１不純物領域７２８ｄと、一対の第２不純物領域７３０ｄと、チャネル形成領域７２６ｄが形成される（図１３（Ａ）参照）。
【０１８９】
不純物元素７８０としては、硼素、アルミニウム、ガリウムなどのｐ型不純物元素、若しくはリン、砒素などのｎ型不純物元素を添加する。ここでは、ｐチャネル型電界効果トランジスタを形成するため、不純物元素７８０としてｐ型不純物元素であるボロンを添加する。また、第１不純物領域７２８ｄに、１×１０２０ａｔｏｍｓ／ｃｍ３乃至５×１０２１ａｔｏｍｓ／ｃｍ３程度の濃度で硼素が含まれるようにする。第１不純物領域７２８ｄは、ソース領域又はドレイン領域として機能する。
【０１９０】
結晶質半導体層１６３ｄにおいて、導電層７１６ｄと重ならない領域に第１不純物領域７２８ｄが形成され、導電層７１６ｄと重なり導電層７２２ｄと重ならない領域に第２不純物領域７３０ｄが形成され、導電層７２２ｄと重なる領域にチャネル形成領域７２６ｄが形成される。第２不純物領域７３０ｄは、第１不純物領域７２８ｄよりも低不純物濃度となる。
【０１９１】
レジストマスク７８１を除去した後、結晶質半導体層１６３ｄを覆うようにレジストマスク７８２を選択的に形成する。そして、レジストマスク７８２をマスクとして、結晶質半導体層１６３ｃに不純物元素７８４を添加する。結晶質半導体層１６３ｃは、上方に形成された導電層７１６ｃおよび導電層７２２ｃがマスクとなって、自己整合的に一対の第３不純物領域７２８ｃと、一対の第４不純物領域７３０ｃと、チャネル形成領域７２６ｃが形成される（図１３（Ｂ）参照）。
【０１９２】
ここでは、ｎチャネル型電界効果トランジスタを形成するため、不純物元素７８４としてｎ型不純物元素を添加する。例えば不純物元素７８４としてリンを添加し、第３不純物領域７２８ｃに５×１０１９ａｔｏｍｓ／ｃｍ３乃至５×１０２０ａｔｏｍｓ／ｃｍ３程度の濃度でリンが含まれるようにする。第３不純物領域７２８ｃは、ソース領域又はドレイン領域として機能する。
【０１９３】
結晶質半導体層１６３ｃにおいて、導電層７１６ｃと重ならない領域に第３不純物領域７２８ｃが形成され、導電層７１６ｃと重なり導電層７２２ｃと重ならない領域に第４不純物領域７３０ｃが形成され、導電層７２２ｃと重なる領域にチャネル形成領域７２６ｃが形成される。第４不純物領域７３０ｃは、第３不純物領域７２８ｃよりも低不純物濃度となる。
【０１９４】
なお、結晶質半導体層１６３ｄに第１不純物領域７２８ｄ、第２不純物領域７３０ｄ、チャネル形成領域７２６ｄを形成し、結晶質半導体層１６３ｃに第３不純物領域７２８ｃ、第４不純物領域７３０ｃ、チャネル形成領域７２６ｃを形成する順序などは本形態に限られるものでなく、適宜変更することができる。また、結晶質半導体層１６３ｃ、１６３ｄに不純物領域（第１不純物領域７２８ｄ〜第４不純物領域７３０ｃ）形成後は、熱処理やレーザビームの照射などを適宜行うことにより、活性化（低抵抗化）する。
【０１９５】
次に、ゲート電極７２４ｃ、ゲート電極７２４ｄ、およびゲート絶縁層７１０上を覆う絶縁層を単層構造または積層構造で形成する。ゲート絶縁層７１０およびその上層の絶縁層に、結晶質半導体層１６３ｃに形成された一対の第３不純物領域７２８ｃ、および結晶質半導体層１６３ｄに形成された一対の第１不純物領域７２８ｄのそれぞれに達するコンタクトホールを形成する。該コンタクトホールに、ソース電極又はドレイン電極として機能する導電層７３６ｃ、導電層７３６ｄを形成する。
【０１９６】
まず、ゲート電極７２４ｃ、ゲート電極７２４ｄ、およびゲート絶縁層７１０上を覆う絶縁層７３１を形成する（図１４（Ａ）参照）。絶縁層７３１は、ＣＶＤ法やスパッタリング法により、酸化シリコン層、酸化窒化シリコン層、窒化シリコン層、又は窒化酸化シリコン層などを形成する。例えば、絶縁層７３１として、プラズマＣＶＤ法により酸化窒化シリコン層（膜厚５０ｎｍ）を形成する。次に、４００℃以上支持基板１１１の歪み点温度以下で熱処理を行うことで、不純物領域（第１不純物領域７２８ｄ〜第４不純物領域７３０ｃ）の活性化を行うことができる。例えば、窒素雰囲気下で４８０℃、１時間の熱処理を行う。絶縁層７３１を形成した後に熱処理を行うことで、該熱処理によるゲート電極の酸化を防ぐことができる。なお、熱処理の際に雰囲気を制御することで、絶縁層７３１を形成しなくともゲート電極の酸化を防ぐこともできる。
【０１９７】
次に、絶縁層７３１上に、絶縁層７３２および絶縁層７３４を形成する（図１４（Ｂ）参照）。
【０１９８】
絶縁層７３２、絶縁層７３４としては、ＣＶＤ法やスパッタリング法により、酸化シリコン層、酸化窒化シリコン層、窒化シリコン層、又は窒化酸化シリコン層等を形成することができる。また、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル若しくはエポキシ等の有機材料、シロキサン樹脂等のシロキサン材料、又はオキサゾール樹脂などを用いて、スピンコート法などの塗布法により形成することができる。なお、シロキサン材料とは、Ｓｉ−Ｏ−Ｓｉ結合を含む材料に相当する。
【０１９９】
なお、ゲート電極７２４ｃ、７２４ｄ上層に形成される絶縁層としては、水素を含有する絶縁層を少なくとも１層形成し、熱処理を行うことにより、結晶質半導体層に存在するダングリングボンドの水素終端化を図ることが好ましい。水素を含有する絶縁層を形成した後、例えば３５０℃以上４８０℃以下、好ましくは４００℃以上４５０℃以下の処理温度で熱処理を行うことで、絶縁層に含有された水素が熱処理により熱的に励起して拡散され、絶縁層を通過して結晶質半導体層に到達する。そして、到達した水素により結晶質半導体層に存在するダングリングボンドが水素終端される。半導体層、特にチャネル形成領域にダングリングボンドが存在すると、完成するトランジスタの電気的特性に悪影響を与えかねないため、本形態のように水素終端を行うことは効果的である。水素終端を行うことで、ゲート絶縁層と結晶質半導体層との界面特性の改善を図ることができる。
【０２００】
水素を含有する絶縁層は、プラズマＣＶＤ法により、Ｈを含む成膜用のプロセスガスを用いることで形成することができる。また、水素を含有する絶縁層を形成しなくとも、水素を含む雰囲気中で熱処理を行うことにより、結晶質半導体層の水素終端化を行うこともできる。例えば、絶縁層７３２として水素を含有する絶縁層を形成し、その上層に絶縁層７３４を形成した後、水素終端する熱処理を行う。この場合、絶縁層７３４は、絶縁層７３２に含まれる水素が脱水素化しない温度で成膜する。
【０２０１】
例えば、プラズマＣＶＤ法により、絶縁層７３２である窒化酸化シリコン層（膜厚３００ｎｍ）と絶縁層７３４である酸化窒化シリコン層（膜厚４５０ｎｍ）とを連続成膜する。窒化酸化シリコン層は成膜用のプロセスガスとしてモノシラン、アンモニア、水素および酸化窒素を用いる。酸化窒化シリコン層は成膜用のプロセスガスとしてモノシランと亜酸化窒素を用いる。また、処理温度は２００℃〜３００℃程度とすることで、窒化酸化シリコン層に含有される水素を脱水素化することなく、絶縁層を形成できる。そして、絶縁層７３４を形成した後、窒素雰囲気下で４５０℃１時間の熱処理を行うことにより、結晶質半導体層の水素終端化を行う。
【０２０２】
次に、絶縁層７３４、絶縁層７３２、絶縁層７３１およびゲート絶縁層７１０にコンタクトホールを形成し、該コンタクトホールを埋めるように導電層７３６ｃ、導電層７３６ｄを形成する（図１４（Ｃ）参照）。ここでは、一対の第１不純物領域７２８ｄそれぞれに達する一対のコンタクトホールを形成し、該コンタクトホールを通じて第１不純物領域７２８ｄに達する一対の導電層７３６ｃを形成する。同時に、一対の第３不純物領域７２８ｃそれぞれに達する一対のコンタクトホールを形成し、該コンタクトホールを通じて第３不純物領域７２８ｃに達する一対の導電層７３６ｄを形成する。導電層７３６ｃ、導電層７３６ｄは、ソース電極又はドレイン電極として機能する。導電層７３６ｃは第３不純物領域７２８ｃと電気的に接続する。導電層７３６ｄは、第１不純物領域７２８ｄと電気的に接続する。
【０２０３】
導電層７３６ｃ、導電層７３６ｄは、アルミニウム、タングステン、チタン、タンタル、モリブデン、ニッケル、ネオジム、或いは銅等から選択された元素、前述の元素を含有する合金材料、又は前述の元素を含有する化合物材料を用いて形成する。前述の元素を含有する合金材料としては、例えば、チタンを含有したアルミニウム合金、ネオジムを含有したアルミニウム合金、シリコンを含有するアルミニウム合金（アルミニウムシリコンとも言われる）などが挙げられる。また、上記元素を含有する化合物としては、窒化タングステン、窒化チタン、窒化タンタルなどの窒化物が挙げられる。導電層７３６ｃ、導電層７３６ｄは、上述の材料を用いてスパッタリング法やＣＶＤ法により全面に形成した後、選択的にエッチングして所望の形状に加工すればよい。また、導電層７３６ｃ、導電層７３６ｄは、単層構造又は２層以上の積層構造で形成することができる。例えば、チタン層、窒化チタン層、アルミニウム層およびチタン層を順に積層した構造とすることができる。アルミニウム層をチタン層で挟む構成とすることで、耐熱性を向上させることができる。また、チタン層とアルミニウム層との間に形成する窒化チタン層はバリア層として機能できる。
【０２０４】
以上で、ＳＯＩ基板を用いて、ｎチャネル型電界効果トランジスタおよびｐチャネル型電界効果トランジスタを作製することができる。
【０２０５】
上記実施の形態により作製されたＳＯＩ基板は、従来の非晶質半導体層をレーザ結晶化させた多結晶半導体層よりも、結晶性の優れた結晶質半導体層を有している。このようなＳＯＩ基板を用いることで、動作特性（移動度など）の良好な半導体素子を形成することができる。
【０２０６】
なお、導電層７３６ｃおよび導電層７３６ｄを電気的に接続させることでｎチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタを電気的に接続させ、ＣＭＯＳトランジスタとすることもできる。
【０２０７】
また、本形態では、ゲート電極を２層の導電層の積層構造とし、各層で幅を異ならせる例を示したが、本発明は特に限定されない。例えば、ゲート電極は、導電層の単層構造で形成してもよいし、導電層を３層以上の積層構造としてもよい。また、導電層の積層構造で、各層の幅は略一致するように形成してもよいし、各層のテーパー形状を異ならせてもよい。さらに、ゲート電極の側面に接してサイドウォールと言われる絶縁層を形成してもよい。
【０２０８】
本形態で説明したトランジスタを複数組み合わせて、各種機能を有する半導体装置を提供することができる。また、本形態で示したトランジスタの構造は一例であり、図示した構造に限定されるものではない。
【０２０９】
なお、本実施の形態で示した構成は、本明細書の他の実施の形態で示す構成と適宜組み合わせることができる。
【０２１０】
（実施の形態７）
本発明の一態様に係るＳＯＩ基板を用いて、上記実施の形態６で示したようなトランジスタに加えて、容量、抵抗などの各種半導体素子を形成することで、高付加価値の半導体装置を作製することができる。本形態では、図面を参照しながら半導体装置の具体的な態様を説明する。
【０２１１】
まず、半導体装置の一例として、マイクロプロセッサについて説明する。図１５はマイクロプロセッサ２０００の構成例を示すブロック図である。マイクロプロセッサ２０００は、演算回路２００１（Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ；ＡＬＵともいう。）、演算回路用制御部２００２（ＡＬＵ Ｃｏｎｔｒｏｌｌｅｒ）、命令解析部２００３（Ｉｎｓｔｒｕｃｔｉｏｎ Ｄｅｃｏｄｅｒ）、割り込み制御部２００４（Ｉｎｔｅｒｒｕｐｔ Ｃｏｎｔｒｏｌｌｅｒ）、タイミング制御部２００５（Ｔｉｍｉｎｇ Ｃｏｎｔｒｏｌｌｅｒ）、レジスタ２００６（Ｒｅｇｉｓｔｅｒ）、レジスタ制御部２００７（Ｒｅｇｉｓｔｅｒ Ｃｏｎｔｒｏｌｌｅｒ）、バスインターフェース２００８（Ｂｕｓ Ｉ／Ｆ）、読み出し専用メモリ２００９、及びメモリインターフェース２０１０を有している。
【０２１２】
バスインターフェース２００８を介してマイクロプロセッサ２０００に入力された命令は命令解析部２００３に入力され、デコードされた後に演算回路用制御部２００２、割り込み制御部２００４、レジスタ制御部２００７、タイミング制御部２００５に入力される。演算回路用制御部２００２、割り込み制御部２００４、レジスタ制御部２００７、タイミング制御部２００５は、デコードされた命令に基づき各種制御を行う。具体的に演算回路用制御部２００２は、演算回路２００１の動作を制御するための信号を生成する。また、割り込み制御部２００４は、マイクロプロセッサ２０００のプログラム実行中に、外部の入出力装置や周辺回路からの割り込み要求を、その優先度やマスク状態から判断して処理する。レジスタ制御部２００７は、レジスタ２００６のアドレスを生成し、マイクロプロセッサ２０００の状態に応じてレジスタ２００６の読み出しや書き込みを行う。タイミング制御部２００５は、演算回路２００１、演算回路用制御部２００２、命令解析部２００３、割り込み制御部２００４、レジスタ制御部２００７の動作のタイミングを制御する信号を生成する。例えばタイミング制御部２００５は、基準クロック信号ＣＬＫ１を基に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。なお、図１５に示すマイクロプロセッサ２０００は、その構成を簡略化して示した一例にすぎず、実際にはその用途によって多種多様な構成を備えることができる。
【０２１３】
次に、非接触でデータの送受信を行うことのできる演算機能を備えた半導体装置の一例について図１６を参照して説明する。図１６は、半導体装置として無線通信により外部装置と信号の送受信を行って動作するコンピュータ（以下、「ＲＦＣＰＵ」という）の一例を示す。ＲＦＣＰＵ２１１１は、アナログ回路部２１１２とデジタル回路部２１１３を有している。アナログ回路部２１１２として、共振容量を有する共振回路２１１４、整流回路２１１５、定電圧回路２１１６、リセット回路２１１７、発振回路２１１８、復調回路２１１９と、変調回路２２２０を有している。デジタル回路部２１１３は、ＲＦインターフェース２２２１、制御レジスタ２２２２、クロックコントローラ２２２３、ＣＰＵインターフェース２２２４、中央処理ユニット（ＣＰＵ）２２２５、ランダムアクセスメモリ（ＲＡＭ）２２２６、読み出し専用メモリ（ＲＯＭ）２２２７を有している。
【０２１４】
ＲＦＣＰＵ２１１１の動作は以下の通りである。アンテナ２２２８が受信した信号は共振回路２１１４により誘導起電力を生じる。誘導起電力は整流回路２１１５を経て容量部２２２９に充電される。容量部２２２９はセラミックコンデンサーや電気二重層コンデンサーなどのキャパシタで形成されていることが好ましい。容量部２２２９はＲＦＣＰＵ２１１１と一体形成されている必要はなく、別部品としてＲＦＣＰＵ２１１１を構成する絶縁表面を有する基板に取り付けられていれば良い。
【０２１５】
リセット回路２１１７は、デジタル回路部２１１３をリセットし初期化する信号を生成する。例えば、電源電圧の上昇に遅延して立ち上がる信号をリセット信号として生成する。発振回路２１１８は定電圧回路２１１６により生成される制御信号に応じて、クロック信号の周波数とデューティー比を変更する。ローパスフィルタで形成される復調回路２１１９は、例えば振幅変調（ＡＳＫ）方式の受信信号の振幅の変動を二値化する。変調回路２２２０は、送信データを振幅変調（ＡＳＫ）方式の送信信号の振幅を変動させて送信する。変調回路２２２０は、共振回路２１１４の共振点を変化させることで通信信号の振幅を変化させている。クロックコントローラ２２２３は、電源電圧又は中央処理ユニット２２２５における消費電流に応じてクロック信号の周波数とデューティー比を変更するための制御信号を生成している。電源電圧の監視は電源管理回路２２３０が行っている。
【０２１６】
アンテナ２２２８からＲＦＣＰＵ２１１１に入力された信号は復調回路２１１９で復調された後、ＲＦインターフェース２２２１で制御コマンドやデータなどに分解される。制御コマンドは制御レジスタ２２２２に格納される。制御コマンドには、読み出し専用メモリ２２２７に記憶されているデータの読み出し、ランダムアクセスメモリ２２２６へのデータの書き込み、中央処理ユニット２２２５への演算命令などが含まれている。中央処理ユニット２２２５は、ＣＰＵインターフェース２２２４を介して読み出し専用メモリ２２２７、ランダムアクセスメモリ２２２６、制御レジスタ２２２２にアクセスする。ＣＰＵインターフェース２２２４は、中央処理ユニット２２２５が要求するアドレスより、読み出し専用メモリ２２２７、ランダムアクセスメモリ２２２６、制御レジスタ２２２２のいずれかに対するアクセス信号を生成する機能を有している。
【０２１７】
中央処理ユニット２２２５の演算方式は、読み出し専用メモリ２２２７にＯＳ（オペレーティングシステム）を記憶させておき、起動とともにプログラムを読み出し実行する方式を採用することができる。また、専用回路で演算回路を構成して、演算処理をハードウェア的に処理する方式を採用することもできる。ハードウェアとソフトウェアを併用する方式では、専用の演算回路で一部の処理を行い、残りの演算はプログラムを使って中央処理ユニット２２２５が実行する方式を適用することができる。
【０２１８】
マイクロプロセッサ２０００やＲＦＣＰＵ２１１１などの半導体装置は、複数のトランジスタを組み合わせた各種機能を有する回路を適用して作製することができる。トランジスタは、本発明の一態様に係るＳＯＩ基板の結晶質半導体層を利用して作製することができる。また、支持基板としてガラス基板などの安価な基板を用いることができるため、低コスト化を図ることもできる。このようなトランジスタを組み合わせて集積回路を作製することにより、マイクロプロセッサやＲＦＣＰＵなどの半導体装置の高性能化、処理速度の高速化、さらには低コスト化などを実現できる。なお、図１６ではＲＦＣＰＵの形態について示しているが、通信機能、演算処理機能、メモリ機能を備えたものであれば、ＩＣタグのようなものであっても良い。
【０２１９】
次に、図１７および図１８を用いて、本発明の一態様に係るＳＯＩ基板を利用した表示装置について説明する。
【０２２０】
図１７は、液晶表示装置の構成例を示す図面である。図１７（Ａ）は液晶表示装置の画素の平面図であり、図１７（Ｂ）はＪ−Ｋ切断線による図１７（Ａ）の断面図である。図１７（Ａ）において、結晶質半導体層５１０１は、画素のトランジスタ５２０５を構成する。画素は、結晶質半導体層５１０１、結晶質半導体層５１０１と交差している走査線５２０２、走査線５２０２と交差している信号線５２０３、画素電極５２０４、画素電極５２０４と結晶質半導体層５１０１を電気的に接続する電極５２０８を有する。結晶質半導体層５１０１は、本発明の一態様に係るＳＯＩ基板の有する結晶質半導体層から形成された層である。支持基板１１１としては、ガラス基板を用いることが好ましい。
【０２２１】
図１７（Ｂ）に示すように、支持基板１１１上に、バッファ層１０５、結晶質半導体層５１０１が積層されている。結晶質半導体層５１０１は、結晶質半導体層１６３をエッチングによる素子分離により形成した層である。結晶質半導体層５１０１には、チャネル形成領域５１０２、ｎ型の不純物領域５１０４が形成されている。トランジスタ５２０５のゲート電極は走査線５２０２に含まれ、ソース電極またはドレイン電極の一方は信号線５２０３に含まれている。
【０２２２】
層間絶縁層５２０７上には、信号線５２０３、画素電極５２０４および電極５２０８が設けられている。層間絶縁層５２０７上には、柱状スペーサ５２０９が形成され、信号線５２０３、画素電極５２０４、電極５２０８および柱状スペーサ５２０９を覆って配向膜５３００が形成されている。対向基板５３０２には、対向電極５３０３、対向電極５３０３を覆う配向膜５３０４が形成されている。柱状スペーサ５２０９は、支持基板１１１と対向基板５３０２の隙間を維持するために形成される。柱状スペーサ５２０９によって維持される対向基板５３０２側の配向膜５３０４と支持基板１１１側の配向膜５３００との隙間に液晶層５３０５が形成されている。信号線５２０３と不純物領域５１０４、および電極５２０８と不純物領域５１０４の接続部は、層間絶縁層５２０７や信号線５２０３、電極５２０８により段差が生じるので、接続部で液晶層５３０５の液晶の配向が乱れやすい。そのため、段差部に柱状スペーサ５２０９を形成して、液晶の配向の乱れを防ぐ。
【０２２３】
なお、支持基板１１１としてはガラス基板を用いることができる。そのため、本発明の一態様であるＳＯＩ基板を適用して作製する液晶表示装置は、反射型液晶表示装置に限定されず、透過型液晶表示装置または半透過型液晶表示装置とすることができる。
【０２２４】
次に、ＥＬ表示装置について、説明する。図１８（Ａ）はＥＬ表示装置の画素の平面図であり、図１８（Ｂ）は画素の断面図である。図１８（Ａ）に示すように、画素は、トランジスタでなる選択用トランジスタ４００１、表示制御用トランジスタ４００２、走査線４００５、信号線４００６、および電流供給線４００７、画素電極４００８を含む。エレクトロルミネセンス材料を含んで形成される層（少なくとも発光層を含む有機化合物層）が一対の電極間に挟まれた構造の発光素子が各画素に設けられている。発光素子の一方の電極が画素電極４００８である。
【０２２５】
選択用トランジスタ４００１が有する結晶質半導体層４００３、表示制御用トランジスタ４００２が有する結晶質半導体層４００４は、本発明の一態様に係るＳＯＩ基板の有する結晶質半導体層から形成された層である。支持基板１１１としてはガラス基板を用いることが好ましい。
【０２２６】
選択用トランジスタ４００１において、ゲート電極は走査線４００５に含まれ、ソース電極またはドレイン電極の一方は信号線４００６に含まれ、他方は電極４１０１として形成されている。表示制御用トランジスタ４００２は、ゲート電極４１０２が電極４１０１と電気的に接続され、ソース電極またはドレイン電極の一方は、画素電極４００８に電気的に接続される電極４１０３として形成され、他方は、電流供給線４００７に含まれている。
【０２２７】
表示制御用トランジスタ４００２はｐチャネル型電界効果トランジスタである。図１８（Ｂ）に示すように、結晶質半導体層４００４には、チャネル形成領域４５０１、ｐ型の不純物領域４５０２が形成されている。表示制御用トランジスタ４００２のゲート電極４１０２を覆って、層間絶縁層４２０７が形成されている。層間絶縁層４２０７上に、信号線４００６、電流供給線４００７、電極４１０１、電極４１０３などが形成されている。また、層間絶縁層４２０７上には、電極４１０３に電気的に接続されている画素電極４００８が形成されている。画素電極４００８は周辺部が絶縁性の隔壁層４２０８で囲まれている。画素電極４００８上には有機化合物層４２０９が形成され、有機化合物層４２０９上には対向電極４３００が形成されている。補強板として対向基板４３０１が設けられており、対向基板４３０１は樹脂層４３０２により支持基板１１１に固定されている。
【０２２８】
支持基板１１１としてはガラス基板を用いることができる。そのため、本発明の一態様であるＳＯＩ基板を適用して作製するＥＬ表示装置は、対向基板側から光を取り出すトップエミッション構造に限定されず、支持基板側から光を取り出すボトムエミッション構造とすることができる。
【０２２９】
図１７に示す液晶表示装置や図１８に示すＥＬ表示装置に、本発明の一態様に係るＳＯＩ基板の結晶質半導体層を用いたトランジスタを適用することができる。本発明の一態様に係る結晶質半導体層は、単結晶半導体を種結晶として結晶化させるため、従来の非晶質半導体層をレーザ結晶化させた多結晶半導体層よりも結晶性が優れている。結晶性の優れた結晶質半導体層でトランジスタのチャネル形成領域を形成することで、画素を駆動するなど表示装置を構成するトランジスタを高性能化することができ、さらに高画質な表示装置を提供することができる。
【０２３０】
また、上述のように、支持基板としてはガラス基板を用いることができ、支持基板として半導体基板を適用する場合と異なり、光を透過することが可能となる。したがって、支持基板側から光を取り出す構成（支持基板側に光を透過させる構成）、対向基板側から光を取り出す構成（対向基板側に光を透過させる構成）、両方の基板から光を取り出す構成（両方の基板側から光を透過させる構成）など、適宜実施者が選択することができる。
【０２３１】
また、本発明の一態様に係るＳＯＩ基板を用いて半導体装置を作製し、様々な電子機器に適用することができる。電子機器としては、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍など）、音響再生装置（カーオーディオ、オーディオコンポなど）、コンピュータ、ビデオカメラ、デジタルカメラ、ナビゲーションシステム、ゲーム機器、記録媒体を備えた画像再生装置（具体的にはＤＶＤ（ｄｉｇｉｔａｌ ｖｅｒｓａｔｉｌｅ ｄｉｓｃ）などの画像データを表示する表示装置を備えた装置などが含まれる。
【０２３２】
図１９を用いて、電子機器の具体的な態様を説明する。図１９（Ａ）は、携帯電話機９００の一例を示す外観図である。携帯電話機９００は、筐体９０１および筐体９０２の２つの筐体で構成されており、連結部９０３により折りたたみ可能に連結されている。筐体９０１には表示部９０４が組み込まれている。筐体９０２には操作キー９０６が設けられている。なお、携帯電話機９００の構成は特に限定されず、少なくとも本発明の一態様に係るＳＯＩ基板を用いて作製した素子を備えた構成であればよく、その他付属設備が適宜設けられた構成とすることができる。例えば、表示部９０４に、図１７または図１８で説明した表示装置を適用することで、高画質化を実現することができる。また、ＳＯＩ基板を用いた半導体素子作製工程での不良を防止することができるため、携帯電話機に組み込む表示装置の歩留まり向上につなげることができる。
【０２３３】
図１９（Ｂ）は、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｃｅ）９２０の一例を示す外観図である。ＰＤＡ９２０は、筐体９２１に組み込まれた表示部９２２の他、操作ボタン９２３、外部接続ポート９２４、スピーカー９２５、マイク９２６などを備えている。また、ＰＤＡ９２０は、携帯電話機の機能を有していてもよい。ＰＤＡ９２０の構成は特に限定されず、少なくとも本発明の一態様に係るＳＯＩ基板を用いて作製した素子を備えた構成であればよく、その他の付属設備が適宜設けられた構成としてもよい。例えば、表示部９２２に、図１７または図１８で説明した表示装置を適用することで、高画質化を実現することができる。
【０２３４】
図１９（Ｂ）に示すＰＤＡ９２０は、表示部９２２を指などで触れることで、情報を入力ことができる。また、電話を掛ける、或いはメールを打つ操作は、表示部９２２を指などで触れることにより行うことができる。
【０２３５】
表示部９２２の画面は主として３つのモードがある。第１は、画像の表示を主とする表示モードであり、第２は、文字等の情報の入力を主とする入力モードである。第３は表示モードと入力モードの２つのモードが混合した表示＋入力モードである。
【０２３６】
例えば、情報を入力する、電話を掛ける、或いはメールを作成する場合は、表示部９２２を文字の入力を主とする文字入力モードとし、画面に表示させた文字の入力操作を行えばよい。この場合、表示部９２２の画面のほとんどにキーボードまたは番号ボタンを表示させることが好ましい。
【０２３７】
また、ＰＤＡ９２０内部に、ジャイロ、加速度センサ等の傾きを検出するセンサを有する検出装置を設けることで、ＰＤＡ９２０の向き（縦か横か）を判断して、表示部９２２の画面表示を自動的に切り替えるようにすることができる。
【０２３８】
また、画面モードの切り替えは、表示部９２２を触れること、又は筐体９２１の操作ボタン９２３の操作により行われる。また、表示部９２２に表示される画像の種類によって切り替えるようにすることもできる。例えば、表示部に表示する画像信号が動画のデータであれば表示モード、テキストデータであれば入力モードに切り替える。
【０２３９】
また、入力モードにおいて、表示部９２２の光センサで検出される信号を検知し、表示部９２２のタッチ操作による入力が一定期間ない場合には、画面のモードを入力モードから表示モードに切り替えるように制御してもよい。
【０２４０】
表示部９２２は、イメージセンサとして機能させることもできる。例えば、表示部９２２に掌や指を触れることで、掌紋、指紋等を撮像することで、本人認証を行うことができる。また、表示部に赤外光を発光するバックライトまたは赤外光を発光するセンシング用光源を用いれば、指静脈、掌静脈などを撮像することもできる。
【０２４１】
図１９（Ｃ）は、電子書籍９７０の一例を示している。例えば、電子書籍９７０は、筐体９７１および筐体９７３の２つの筐体で構成されている。筐体９７１および筐体９７３は、軸部９７８により一体とされており、該軸部９７８を軸として開閉動作を行うことができる。このような構成により、紙の書籍のような動作を行うことが可能となる。
【０２４２】
筐体９７１には表示部９７５が組み込まれ、筐体９７３には表示部９７７が組み込まれている。表示部９７５および表示部９７７は、続き画面を表示する構成としてもよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とすることで、例えば右側の表示部（表示部９７５）に文章を表示し、左側の表示部（表示部９７７）に画像を表示することができる。
【０２４３】
電子書籍９７０の構成は特に限定されず、少なくとも本発明の一態様に係るＳＯＩ基板を用いて作製した素子を備えた構成であればよく、その他の付属設備が適宜設けられた構成としてもよい。
【０２４４】
また、図１９（Ｃ）では、筐体９７１に操作部などを備えた例を示している。例えば、筐体９７１において、電源９７４、操作キー９７２、スピーカー９７６などを備えている。操作キー９７２により、頁を送ることができる。なお、筐体の表示部と同一面にキーボードやポインティングデバイスなどを備える構成としてもよい。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子、またはＡＣアダプタおよびＵＳＢケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構成としてもよい。さらに、電子書籍９７０は、電子辞書としての機能を持たせた構成としてもよい。
【０２４５】
また、電子書籍９７０は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
【０２４６】
なお、本実施の形態で示した構成は、本明細書の他の実施の形態で示す構成と適宜組み合わせることができる。
【０２４７】
（実施の形態８）
本形態では、本発明の一態様に係るＳＯＩ基板を用いて、上記実施の形態と異なる半導体装置を作製する例を説明する。
【０２４８】
トランジスタなどの半導体素子により各種集積回路などを構成するにあたっては、集積回路が大規模化、多機能化するに伴って、それぞれの半導体素子が構成する回路の用途などにより、半導体素子に求められる特性が異なってくる場合がある。例えば、高速動作や低電圧駆動が求められる回路や、高電圧印加時に十分な信頼性（高耐圧特性）が求められる回路が存在する。
【０２４９】
本形態では、上記実施の形態により、厚さの異なる領域を有する結晶質半導体層が形成されたＳＯＩ基板を用いて、異なる特性が求められる回路を同一基板上に形成する例を説明する。
【０２５０】
例えば、図２０（Ａ）、（Ｂ）は、１枚の支持基板８０１上に結晶質半導体層８０３が形成されている。結晶質半導体層８０３は、第１の領域８００と第２の領域８５０を有している。また、第１の領域８００には第１の回路群８２０が形成され、第２の領域８５０には第２の回路群８７０が形成されている。なお、図２０（Ａ）は簡略化した平面図であり、図２０（Ｂ）、（Ｃ）は、図２０（Ａ）中の線分ＯＰにおける断面模式図に相当する。
【０２５１】
図２０（Ｂ）に示すように、第１の領域８００は、第２の領域８５０よりも結晶質半導体層８０３の厚さが厚い領域である。このようなＳＯＩ基板は、例えば種結晶として単結晶半導体を設けた領域を第１の領域８００とし、バッファ層８０５上に非単結晶半導体層が直接形成され単結晶半導体を種結晶として結晶化された領域を第２の領域８５０とすることで得ることができる。
【０２５２】
例えば、上記実施の形態４の図１０（Ｃ）に示される結晶質半導体層５６３の膜厚が厚い領域（図１０（Ａ）で単結晶半導体５０１が存在した領域及びその付近）を第１の領域８００とすることができる。また、図１０（Ｃ）に示される結晶質半導体層５６３の膜厚が薄い領域（図１０（Ａ）でバッファ層５０５上に非単結晶半導体層５４１のみが形成された領域及びその付近）を第２の領域８５０とすることができる。
【０２５３】
図２０（Ｃ）に示すように、第１の領域８００に第１のトランジスタ８１０が設けられ、第２の領域８５０に第２のトランジスタ８６０が設けられている。第１のトランジスタ８１０は第１の回路群８２０を構成する素子の一例であり、第２のトランジスタ８６０は第２の回路群８７０を構成する素子の一例である。
【０２５４】
第１のトランジスタ８１０は、チャネル形成領域とソース領域とドレイン領域を含む結晶質半導体層８１３と、結晶質半導体層８１３上にゲート絶縁層８０７を間に介して設けられたゲート電極８１５と、ゲート絶縁層８０７及びゲート電極８１５上の全面に設けられた絶縁層８０９と、絶縁層８０９及びゲート絶縁層８０７に設けられた開口を介して結晶質半導体層８１３と電気的に接続する電極８１６とで構成されている。同様に、第２のトランジスタ８６０は、チャネル形成領域とソース領域とドレイン領域を含む結晶質半導体層８６３と、結晶質半導体層８６３上にゲート絶縁層８０７を間に介して設けられたゲート電極８６５と、ゲート絶縁層８０７及びゲート電極８６５上の全面に設けられた絶縁層８０９と、絶縁層８０９及びゲート絶縁層８０７に設けられた開口を介して結晶質半導体層８６３と電気的に接続する電極８６６とで構成されている。なお、電極８１６及び電極８６６は、ソース電極又はドレイン電極として機能する。
【０２５５】
図２０（Ｃ）に示すように、第１のトランジスタ８１０は、第２のトランジスタ８６０と比較して、膜厚の厚い結晶質半導体層８１３を有している。このように、膜厚の厚い結晶質半導体層８１３を用いて形成する第１のトランジスタ８１０は、高耐圧性が求められる回路を構成することが好ましい。また、第１のトランジスタ８１０と比較して、膜厚の薄い結晶質半導体層８６３を用いて形成される第２のトランジスタ８６０は、高速動作や低電圧駆動が要求される回路を構成することが好ましい。
【０２５６】
以上のように、本発明の一態様に係り、厚さの異なる領域を有する結晶質半導体層を用いて、求める特性に応じた半導体素子を、同一基板上に容易に形成することができる。
【０２５７】
なお、本実施の形態で示した構成は、本明細書の他の実施の形態で示す構成と適宜組み合わせることができる。
【符号の説明】
【０２５８】
１０１ 単結晶半導体基板
１０２ 凸部
１０３ 脆化層
１０４ 凹部
１０５ バッファ層
１１１ 支持基板
１２１ 単結晶半導体基板
１３１ 単結晶半導体層
１３３ 単結晶半導体
１４１ 非単結晶半導体層
１６３ 結晶質半導体層
１７１ レーザビーム
１８１ マスク
【特許請求の範囲】
【請求項１】
単結晶半導体基板に加速されたイオンを照射することで、前記単結晶半導体基板に脆化層を形成し、
前記単結晶半導体基板と支持基板とを、バッファ層を介して貼りあわせ、
熱処理を行うことにより、前記脆化層を境として前記単結晶半導体基板の一部を分離させ、
前記支持基板上に、前記バッファ層を介して前記単結晶半導体を選択的且つ部分的に形成し、
前記単結晶半導体上に非単結晶半導体層を形成し、
レーザビームを照射することにより、前記単結晶半導体を種結晶として前記非単結晶半導体層を結晶化させる
ことを特徴とするＳＯＩ基板の作製方法。
【請求項２】
支持基板上に、バッファ層を介して非単結晶半導体層を形成し、
単結晶半導体基板に加速されたイオンを照射することで、前記単結晶半導体基板に脆化層を形成し、
前記単結晶半導体基板と前記支持基板とを、前記非単結晶半導体層を介して貼りあわせ、
熱処理を行うことにより、前記脆化層を境として前記単結晶半導体基板の一部を分離させ、
前記支持基板上に、前記バッファ層及び前記非単結晶半導体層を介して単結晶半導体を選択的且つ部分的に形成し、
レーザビームを照射することにより、前記単結晶半導体を種結晶として前記非単結晶半導体層を結晶化させる
ことを特徴とするＳＯＩ基板の作製方法。
【請求項３】
請求項１又は請求項２において、
前記熱処理を行うことにより、前記脆化層を境として前記単結晶半導体基板の一部を分離させ、前記支持基板上に単結晶半導体層を形成した後、
前記単結晶半導体層を選択的に除去することで、前記単結晶半導体を選択的且つ部分的に形成することを特徴とするＳＯＩ基板の作製方法。
【請求項４】
請求項１又は請求項２において、
前記単結晶半導体基板は、予め選択的に除去して表面に複数の凸部が形成されており、
前記単結晶半導体基板に対し、前記凸部が形成された表面側から加速されたイオンを照射することで前記脆化層を形成し、
前記単結晶半導体基板と前記支持基板とを、前記単結晶半導体基板の前記凸部が形成された表面側が前記支持基板と向き合うように貼り合わせ、
前記熱処理を行うことにより、前記脆化層を境として前記単結晶半導体基板の一部を分離させることで、前記単結晶半導体を選択的且つ部分的に形成することを特徴とするＳＯＩ基板の作製方法。
【請求項５】
請求項１又は請求項２において、
前記脆化層を境として前記単結晶半導体基板の一部を分離させ単結晶半導体の連続層を形成した後、
前記単結晶半導体の連続層を選択的にエッチングして前記単結晶半導体を部分的に形成することを特徴とするＳＯＩ基板の作製方法。
【請求項６】
請求項１乃至請求項５のいずれか一において、
部分的に形成される前記単結晶半導体は、ドット状またはストライプ状に形成される
ことを特徴とするＳＯＩ基板の作製方法。
【請求項７】
請求項１又は請求項２において、
前記単結晶半導体基板の一部を分離させ、クラスター状の前記単結晶半導体を形成する
ことを特徴とするＳＯＩ基板の作製方法。
【請求項８】
請求項１乃至請求項７のいずれか一において、
結晶方位が揃った前記単結晶半導体を部分的に形成する
ことを特徴とするＳＯＩ基板の作製方法。
【請求項９】
請求項１乃至請求項８のいずれか一において、
前記非単結晶半導体層または前記単結晶半導体に加熱された不活性ガスを吹き付けながら前記レーザビームを照射する
ことを特徴とするＳＯＩ基板の作製方法。
【請求項１０】
請求項１乃至請求項９のいずれか一において、
前記支持基板を加熱しながら前記レーザビームを照射する
ことを特徴とするＳＯＩ基板の作製方法。
【請求項１】
単結晶半導体基板に加速されたイオンを照射することで、前記単結晶半導体基板に脆化層を形成し、
前記単結晶半導体基板と支持基板とを、バッファ層を介して貼りあわせ、
熱処理を行うことにより、前記脆化層を境として前記単結晶半導体基板の一部を分離させ、
前記支持基板上に、前記バッファ層を介して前記単結晶半導体を選択的且つ部分的に形成し、
前記単結晶半導体上に非単結晶半導体層を形成し、
レーザビームを照射することにより、前記単結晶半導体を種結晶として前記非単結晶半導体層を結晶化させる
ことを特徴とするＳＯＩ基板の作製方法。
【請求項２】
支持基板上に、バッファ層を介して非単結晶半導体層を形成し、
単結晶半導体基板に加速されたイオンを照射することで、前記単結晶半導体基板に脆化層を形成し、
前記単結晶半導体基板と前記支持基板とを、前記非単結晶半導体層を介して貼りあわせ、
熱処理を行うことにより、前記脆化層を境として前記単結晶半導体基板の一部を分離させ、
前記支持基板上に、前記バッファ層及び前記非単結晶半導体層を介して単結晶半導体を選択的且つ部分的に形成し、
レーザビームを照射することにより、前記単結晶半導体を種結晶として前記非単結晶半導体層を結晶化させる
ことを特徴とするＳＯＩ基板の作製方法。
【請求項３】
請求項１又は請求項２において、
前記熱処理を行うことにより、前記脆化層を境として前記単結晶半導体基板の一部を分離させ、前記支持基板上に単結晶半導体層を形成した後、
前記単結晶半導体層を選択的に除去することで、前記単結晶半導体を選択的且つ部分的に形成することを特徴とするＳＯＩ基板の作製方法。
【請求項４】
請求項１又は請求項２において、
前記単結晶半導体基板は、予め選択的に除去して表面に複数の凸部が形成されており、
前記単結晶半導体基板に対し、前記凸部が形成された表面側から加速されたイオンを照射することで前記脆化層を形成し、
前記単結晶半導体基板と前記支持基板とを、前記単結晶半導体基板の前記凸部が形成された表面側が前記支持基板と向き合うように貼り合わせ、
前記熱処理を行うことにより、前記脆化層を境として前記単結晶半導体基板の一部を分離させることで、前記単結晶半導体を選択的且つ部分的に形成することを特徴とするＳＯＩ基板の作製方法。
【請求項５】
請求項１又は請求項２において、
前記脆化層を境として前記単結晶半導体基板の一部を分離させ単結晶半導体の連続層を形成した後、
前記単結晶半導体の連続層を選択的にエッチングして前記単結晶半導体を部分的に形成することを特徴とするＳＯＩ基板の作製方法。
【請求項６】
請求項１乃至請求項５のいずれか一において、
部分的に形成される前記単結晶半導体は、ドット状またはストライプ状に形成される
ことを特徴とするＳＯＩ基板の作製方法。
【請求項７】
請求項１又は請求項２において、
前記単結晶半導体基板の一部を分離させ、クラスター状の前記単結晶半導体を形成する
ことを特徴とするＳＯＩ基板の作製方法。
【請求項８】
請求項１乃至請求項７のいずれか一において、
結晶方位が揃った前記単結晶半導体を部分的に形成する
ことを特徴とするＳＯＩ基板の作製方法。
【請求項９】
請求項１乃至請求項８のいずれか一において、
前記非単結晶半導体層または前記単結晶半導体に加熱された不活性ガスを吹き付けながら前記レーザビームを照射する
ことを特徴とするＳＯＩ基板の作製方法。
【請求項１０】
請求項１乃至請求項９のいずれか一において、
前記支持基板を加熱しながら前記レーザビームを照射する
ことを特徴とするＳＯＩ基板の作製方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【公開番号】特開２０１０−２５１７２５（Ｐ２０１０−２５１７２５Ａ）
【公開日】平成２２年１１月４日（２０１０．１１．４）
【国際特許分類】
【出願番号】特願２０１０−６６１１２（Ｐ２０１０−６６１１２）
【出願日】平成２２年３月２３日（２０１０．３．２３）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２２年１１月４日（２０１０．１１．４）
【国際特許分類】
【出願日】平成２２年３月２３日（２０１０．３．２３）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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