【課題】チップ内における配線領域の占有面積の縮小化を図ることが可能な半導体装置を提供する。
【解決手段】ゲート電極、ソース領域およびドレイン領域をそれぞれが有する第１および第２のトランジスタ１２１，１２２と、第１トランジスタ１２１のソースおよびドレイン領域の一方と第２トランジスタ１２２のソースおよびドレイン領域の一方と互いに連結する拡散領域１５０とを備える半導体装置１１０を採用する。 （もっと読む）

【課題】絶縁ゲート型半導体装置において、ゲートパッド部の下方に保護ダイオードが配置されるためトランジスタセルが配置できず、チップ上の無効領域となっていた。またソース電極層はゲートパッド部を除いて配置され、素子領域の端部のセルではソースパッド部からゲートパッド部を迂回するように電流経路が形成される領域があった。
【解決手段】電極構造を２層とし、ゲートパッド部の少なくとも一部に保護ダイオードとの非重畳領域を形成する。２層目のゲート電極層は一部が１層目のゲート電極層と重畳し、これを介して保護ダイオードおよびゲート電極と接続する。非重畳領域下方にセルおよび１層目のソース電極層を配置できるので、ゲートパッド部下方の無効領域を従来と比較して大幅に低減でき、ソース電極層内を基板の水平方向に流れる電流について、全てのセルがソースパッド部から最短距離の電流経路となる。 （もっと読む）

【課題】チップの占有面積を有効に活用する。
【解決手段】Ｐ型半導体基板１１上にＮ型エピタキシャル層１２が形成され、ＬＤＭＯＳとＪＦＥＴに共通なドレイン領域１２１を規定するＰ型素子分離領域１３が形成される。ドレイン領域１２１内にボディ領域１５が形成され、ボディ領域１５内にＮ型ソース領域１６が形成され、ドレイン領域１２１とソース領域１６間のチャネル領域上にゲート電極２０が配置され、ＬＤＭＯＳが形成される。ボディ領域１５とＰ型素子分離領域１３との間にＪＦＥＴのソースとなるＮ型領域が形成される。ドレインに正のドレイン電圧が印加されると、ＰＮ接合が逆バイアスされ、ボディ領域１５と分離領域１３と半導体基板１１とから空乏層が延び、ＪＦＥＴのチャネルを制御する。 （もっと読む）

【課題】 電気光学装置の製造コストを低減する技術を提供する。
【解決手段】 電気光学装置を形成するＴＦＴの作製方法において、必要とするパターニング回数を極力低減することにより、製造コストの低減を図る。具体的には、ゲート配線をマスクとして活性層に不純物元素を添加した後、該ゲート配線の線幅をパターニング工程を施すことなく狭め、再度不純物元素を添加する。これによりパターニング回数を増やすことなくＬＤＤ領域を形成できる。 （もっと読む）

【課題】ＳＯＩ構造の半導体基板に形成された１チップ化された照度センサの感度のバラツキを抑制する手段を提供する。
【解決手段】シリコン基板と、シリコン基板上に形成された埋込み酸化膜と、埋込み酸化膜上に形成されたシリコン半導体層とを有する半導体基板に形成された照度センサであって、シリコン半導体層に形成された信号処理回路と、シリコン基板に形成された可視光感光素子とを備え、可視光感光素子の受光部上の採光部の周囲のシリコン半導体層に、遮光膜を設ける。 （もっと読む）

【課題】ローカルインタコネクトを備えた半導体装置を提供する。
【解決手段】ローカルインタコネクトを備えた半導体装置であって、基板上に配置され、実質的に同一線上にある第１ゲート線構造と第２ゲート線構造、前記第１ゲート線構造の両側の前記基板に形成された第１対ソース／ドレイン領域と前記第２ゲート線構造の両側の前記基板に形成された第２対ソース／ドレイン領域、及び前記第１ゲート線構造と前記第２ゲート線構造の両側の前記基板上に配置され、それらが前記第１対ソース／ドレイン領域のうちの１つと前記第２対ソース／ドレイン領域のうちの１つに接続された一対の導電線を含む半導体装置。 （もっと読む）

【課題】ＳＴＩにおける酸化シリコン部材によるトレンチ埋め込み工程においては、一般に、ＨＤＰ−ＣＶＤにより、成膜とスパッタ・エッチを同時的に進行させることで、酸化シリコン系の埋め込み絶縁膜の平坦化を計っている。しかしながら、６５ｎｍプロセス・ノード等の微細製品では、近接したトレンチを均一の埋め込むことが、ますます困難となっている。従って、近接したトレンチ配列部分をより均一に埋め込むことができる技術が待望されている。
【解決手段】本願発明は、近接したトレンチ配列部分をＨＤＰ−ＣＶＤによる酸化シリコン系の埋め込み絶縁膜によって埋め込む際に、成膜ステップとエッチング・ガスを含むガス雰囲気中でのエッチングを交互に繰り返すことによって、平坦な埋め込み特性を得ることができる。 （もっと読む）

【課題】レーザー光を照射することにより単結晶半導体層の結晶性を回復させる場合であっても、レーザー光の照射時に酸素が取り込まれるのを抑制し、レーザー光の照射前後において、単結晶半導体層に含まれる酸素濃度を同等又は低減することを目的の一とする。
【解決手段】貼り合わせによりベース基板上に設けられた単結晶半導体層にレーザー光を照射して当該単結晶半導体層の結晶性を回復（再単結晶化）させる工程を有し、レーザー光の照射を還元性雰囲気下または不活性雰囲気下で行う。 （もっと読む）

【課題】 高移動度及び閾値電圧のばらつきの少ない大粒径多結晶半導体を用いた薄膜半導体装置を提供すること。
【解決手段】 絶縁基板上に成膜された多結晶半導体薄膜に形成された薄膜半導体素子を具備する薄膜半導体装置であって、前記薄膜半導体素子は、ソース領域、ドレイン領域、及びこれらの間に介在するチャネル領域を具備し、前記チャネル領域に存在する多結晶半導体の結晶粒の主要な面方位は、半導体結晶の逆極点図において、｛１００｝、｛３１０｝、及び｛３１１｝により囲まれた領域内の面方位であることを特徴とする。 （もっと読む）

【課題】高周波デバイスを形成する複数の素子を一つのチップに形成できる技術を提供する。
【解決手段】
基板１上にて抵抗素子および容量素子の下部電極を同一の多結晶シリコン膜から形成し、前記多結晶シリコン膜とは異なる同一の多結晶シリコン膜およびＷＳｉ膜からパワーＭＩＳＦＥＴのゲート電極、容量素子の上部電極、ｎチャネル型ＭＩＳＦＥＴのゲート電極およびｐチャネル型ＭＩＳＦＥＴのゲート電極を形成し、領域ＭＩＭにおいては基板１上に堆積された酸化シリコン膜３０上に形成された配線を下部電極とし酸化シリコン膜３４上に形成された配線を上部電極とする容量素子ＭＩＭＣを形成し、酸化シリコン膜３４上に堆積された酸化シリコン膜３７上に堆積された同一のアルミニウム合金膜を用い領域ＩＮＤにて配線３９Ａからなるスパイラルコイルを形成し、領域ＰＡＤでは配線３９Ｂからなるボンディングパッドを形成する。 （もっと読む）

【課題】電極の断線が生じても動作可能であり、かつ大電力で動作することが可能な、小型の半導体装置を提供する。
【解決手段】セル１６０は、六角形の素子形成領域を画定する開口部を形成するように形成されたソース電極１８２と、素子形成領域に、ソース電極１８２と一定距離を隔てて帯状に形成されたドレイン電極１８０と、ソース電極１８２とドレイン電極１８０との双方から所定の距離を隔てて形成されたゲート電極１８４とを含む。ゲート電極１８４の各辺の中央部分からソース電極１８２に重畳するようにゲート引出電極１８６を形成し、ゲート引出電極１８６とソース電極１８２との間には絶縁膜を形成する。 （もっと読む）

【課題】本発明は、製造工程の大きな変更もなく、１枚のマスクの変更のみで駆動時の出力波形の立ち上がりの時間的変化率を緩やかにできるＭＯＳトランジスタを提供することを目的とする。
【解決手段】半導体基板上８０に所定のゲート幅Ｗを有して延在する複数のゲート１０が略平行に配置され、該ゲートの両側にソース２０とドレイン３０が交互に配置された複数のトランジスタセルを含むＭＯＳトランジスタ１００、１００ａであって、
前記ゲート１０の両端部１１、１２と平面視的に重なり、前記ゲート１０の両端部１１、１２から同電位の供給が可能に配置されたゲート配線層７０を有し、
該ゲート配線層７０と前記ゲート１０の端部とを電気的に接続するゲートコンタクト４０が、前記ゲート１０の端部１１、１２の片側のみに設けられたトランジスタセルを含むことを特徴とする。 （もっと読む）

【課題】同じ導電型を有するトランジスタであっても、用途に応じて特性を好ましいものにする。
【解決手段】半導体装置１００は、半導体基板１０２上に形成された同じ導電型を有する第１のトランジスタ２１０および第２のトランジスタ２１２を含む。第１のトランジスタ２１０は、ゲート絶縁膜としてＨｆ含有ゲート絶縁膜１０６を含み、第２のトランジスタ２１２は、ゲート絶縁膜としてシリコン酸化膜１２４を含むとともにＨｆ含有膜を含まない。 （もっと読む）

【課題】ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）ストッパ膜を終点検出膜として利用しつつ、ＣＭＰによる平坦化精度を向上させる半導体装置及びその製造方法の提供。
【解決手段】ゲート電極３ａ上にはシリサイド層７ａを形成するとともに、ゲート電極３ｂ上にはシリサイド防止膜４ｂを形成し、半導体基板１上の第１の領域においては、シリサイド防止膜４ｂが露出するように、犠牲膜１０、ＣＭＰストッパ膜９および層間絶縁膜８のＣＭＰを行い、第２の領域においては、ＣＭＰストッパ膜９が露出するように、犠牲膜１０のＣＭＰを行うことで、第１の領域Ｒ１および第２の領域Ｒ２を平坦化する。 （もっと読む）

【課題】ゲート電極のチャージアップによるＭＯＳＦＥＴの閾値電圧Ｖｔシフトの防止を図ることである。
【解決手段】キャパシタ下部電極３をゲート電極６ａと結線し、またキャパシタ上部電極６ｂをＰ型接地層１２と結線する事により、ゲート電極６ａとゲート絶縁膜４から成るゲートに並列にキャパシタを形成する。この場合、キャパシタ絶縁膜５をゲート絶縁膜４に比べ薄く形成する事によりゲート電極６ａ上にチャージアップした電荷を、キャパシタを経由してＰ型接地層１２に放電させる。 （もっと読む）

【課題】同一の半導体基板上に数種類のトランジスタを簡易なプロセスによって形成する半導体装置の製造方法の提供。
【解決手段】ＬＤＭＯＳ領域１００とオフセットドレインＭＯＳ領域２００とに、同時に、第２導電型の第１ウェル３０を形成する工程と、ＬＤＭＯＳ領域１００の第１ウェル３０と、ＣＭＯＳ領域１００とに、同時に、第１導電型の第２ウェル３２を形成する工程と、ＣＭＯＳ領域３００に、第２導電型の第２ウェル３４を形成する工程と、オフセットドレインＭＯＳ領域２００に第１導電型のオフセット層２２を形成する工程とを含み、第１ウェル３０は、第２ウェル３２，３４よりも深いウェルであり、第２ウェル３２，３４は、高エネルギーイオン注入法によって形成されたレトログレードウェルである、半導体装置の製造方法。 （もっと読む）

【課題】金属ゲートを有するトランジスタを混載する半導体装置に、印加電圧による特性変動の小さい容量素子を形成することを可能とする。
【解決手段】半導体基板１１に形成された半導体領域１２と絶縁領域１３と、半導体領域１２に形成されたトランジスタ素子２０と、絶縁領域１３上に形成された容量素子３０を有し、トランジスタ素子２０は、半導体領域１２上にゲート絶縁膜２１を介して形成された第１ゲート電極２３と第２ゲート電極２４の２層構造のゲート電極２２と、ゲート電極２２の両側の半導体領域１２に形成されたソース・ドレイン領域２７，２８を有し、容量素子３０は、絶縁領域１３上に積層して形成された第１容量電極３１、容量絶縁膜３２、第２容量電極３３を有し、第１容量電極３１と第１ゲート電極２３が、また第２容量電極３３と第２ゲート電極２４が、それぞれ同一材料で形成されている。 （もっと読む）

【課題】素子面積を増大させることなく、ゲート抵抗を低減した状態を維持しつつ、ｎＦＥＴとｐＦＥＴのゲート電極間の相互拡散を抑制することを可能にする。
【解決手段】半導体基板１１に素子分離領域１５を間にしてｎＦＥＴの第１トランジスタＴ１とｐＦＥＴの第２トランジスタＴ２が形成され、素子分離領域１５に溝部１６を有し、第１トランジスタＴ１の第１ゲート電極２２と第２トランジスタＴ２の第２ゲート電極３２とは、半導体基板１１上にゲート絶縁膜２１，３１を介して、および溝部１６の内面に、第１，第２導電膜パターン４２，４３で連続した状態に形成され、第１，第２導電膜パターン４２，４３は、第１，第２ゲート電極２２，３２の部分の幅方向の断面積より溝部１６内に形成された部分の幅方向の断面積が小さく形成され、第１，第２導電膜パターン４２，４３上に金属シリサイド層５１が連続した状態に形成されている。 （もっと読む）

【課題】高濃度イオン注入後の硬化したレジスト膜を温度を上げて真空中でアッシング処理してもポッピング現象がなく、そのため飛散した変質層等の残渣の発生のない半導体集積回路装置の製造方法を提供する。
【解決手段】イオン注入１０１等で硬化したレジストを除去するために、被処理ウエハを、常圧下でベーク１０２した後、実質的に酸素ガスからなる酸素単ガス雰囲気下において、摂氏３００度前後の高温領域でプラズマ・アッシング処理１０３，１０４するものである。 （もっと読む）

【課題】半導体装置における配線等を溶液と接触しないように設けたパッシべーション膜及び絶縁膜に穴やクラック等が存在し、ＭＯＳトランジスタの配線などと、電位が印加された溶液が接触したとしても、このリークの生じている他のＭＯＳトランジスタに対してリーク電流が流れ込まない素子分離構造を有する半導体装置を提供する。
【解決手段】 本発明の半導体装置は、第１の導電型の不純物が添加された半導体基板と、該半導体基板上に形成されており、第１の導電型と異なる導電型である第２の導電型のウェル層と、該半導体基板上に、ウェル層の周りに形成された第１の導電型の分離ウェル層と、分離ウェル層と、トランジスタ形成領域を除いたウェル層との表面に形成された素子分離膜とを有し、半導体基板と分離ウェルとにより、ウェル層の半導体基板内の外周面が覆われている。 （もっと読む）