【課題】周辺部を損傷させずに、電流を供給することによって切断され得る電気ヒューズ構造を有する半導体装置を提供する。
【解決手段】電気ヒューズ１０は、電子回路とその電子回路のスペアとしての冗長回路との間に電気的に接続され、それらの回路が樹脂封止された後に、外部から電流が供給されることによって切断され得るものである。電気ヒューズ１０は、ファイン層中に設けられており、主配線１およびバリア膜３からなる。主配線１およびバリア膜３のそれぞれの線膨張係数は、その周辺に設けられている絶縁層２，４，および５のそれぞれの線膨張係数よりも大きい。また、主配線１およびバリア膜３のそれぞれの融点は、絶縁層２，４，および５のそれぞれの融点よりも低い。 （もっと読む）

【課題】 スイッチアレイの占有面積の縮小を図る。
【解決手段】本実施形態のスイッチアレイは、基板上に設けられる２つのスイッチと、第１の方向に延在する第１及び第２の制御線と、を具備し、スイッチのそれぞれは、メモリセルトランジスタが設けられる第１のアクティブ領域と、パストランジスタが設けられる第２のアクティブ領域と、を含み、アクティブ領域内でトランジスタのチャネル長方向に隣接するメモリセルトランジスタはソース又はドレインを共有し、第１及び第２のアクティブ領域は、トランジスタのチャネル幅方向に互いに隣接している。 （もっと読む）

【課題】動作特性を劣化させることなくセル面積の縮小化を図ったマクロセル構造の半導体集積回路を得る。
【解決手段】Ｐウェル領域１の中央部にＮウェル領域２が形成される。Ｎウェル領域２の平面視上方及び下方にＮ活性領域４ａ及び４ｂが形成される。Ｐウェル領域１内においてＮ活性領域４ａの平面視上方及び下方にＰウェルコンタクト領域５ａ及び５ｂが横方向に延びて形成される。Ｎウェル領域２内において中央にＰ活性領域３が形成され、Ｐ活性領域３の左横に縦方向に延びてＮウェルコンタクト領域６が形成される。Ｐ活性領域３の中心部を横断するＶＤＤ用メタル配線層１４の一部であるウェルコンタクト部１４ｃは、Ｎウェルコンタクト領域６上にも形成され、ウェルコンタクト部１４ｃとＮウェルコンタクト領域６とは複数のコンタクトホール２１を介して電気的に接続される。 （もっと読む）

【課題】 最小限度の層の変更のみでレイアウト変更を可能にし、マスク製作費用を最小限に抑え、変更箇所以外でのタイミングを保持する。
【解決手段】 半導体集積回路のレイアウト変更方法は、半導体集積回路のレイアウト上の所定の箇所に、既存の配線層とは接続しない不接続層を含む複数層にわたるスタック構造のダミービアをあらかじめ配置し、レイアウト変更時に、所望の位置のスタック構造のダミービアに接続する新規配線を配置し、当該選択されたダミービアの前記不接続層にビア層を挿入する。 （もっと読む）

【課題】設計時間とコンピュータ資源の消費とを抑えつつ、配線性を向上させることができる配線方法を提供する。
【解決手段】始点から、第１の配線形成用格子を連続的になぞって、複数の第１の交点のうちから選択された１つの第１の選択済交点まで、追加配線を伸ばすステップと、設計済配線及び設計済ビアの位置に基づいて、第１の配線層上に追加ビアを配置することができる第１のビア配置可能領域と、第２の配線層上に追加ビアを配置することができる第２のビア配置可能領域とを算出するステップと、第１の選択済交点を下面の領域内のいずれかの位置に含む追加ビアを、下面が第１のビア配置可能領域に含まれ、且つ、上面が第２のビア配置可能領域に含まれるように配置するステップと、追加ビアから、第２の配線形成用格子を連続的になぞって、終点まで追加配線を伸ばすステップとを有する。 （もっと読む）

【課題】メモリセル領域の周辺に金属電極を有するアンチフューズを製造歩留り良く形成する。
【解決手段】ＭＯＳトランジスタを備えたメモリセルを有するメモリセル領域と、アンチフューズを備えた周辺回路領域とを有する半導体装置において、メモリセルを構成するコンタクトプラグ又はビット配線と同層に形成される周辺回路のコンタクトプラグ又は配線を用いて、アンチフューズの電極を形成する。 （もっと読む）

【課題】面積を抑えたアンチヒューズ素子を備えた半導体装置を提供する。
【解決手段】半導体装置は、基板１０と、第１絶縁膜１１と、シリサイド膜１２ｂを含む導電膜１２と、コンタクト１５と、を具備する。第１絶縁膜は、基板上に形成されている。導電膜は、第１絶縁膜上に形成されている。コンタクトは、基板上に形成され、第２絶縁膜１４を介して導電膜に隣接して配置され、シリサイド膜と短絡している。 （もっと読む）

【課題】 半導体集積回路の電源ＥＭ及びスタティックＩＲドロップの解析と電源補強設計を改善する。
【解決手段】 一つの実施形態の半導体集積回路の設計方法では、電源配線のＥＭ解析を行い、ＥＭ解析でＥＭエラーが発生した場合、ＥＭエラーとなるレイヤ及び座標をチェックしてリストを格納し、半導体集積回路の抵抗網を抽出し、ＥＭエラーとなるレイヤ及び座標を含む抵抗セグメントを全て削除してＩＲドロップ値が許容値を満足するかの第１の判定を行い、記第１の判定でＩＲドロップ値が許容値を満足する場合、ＥＭによって半導体集積回路が動作不良とならない抵抗セグメントをレイアウトデータから削除する。 （もっと読む）

【課題】回路サイズを減少させることを可能にする。
【解決手段】素子分離領域１０２によって分離された、隣接する第１導電型の第１半導体領域１０１ａおよび第２導電型の第２半導体領域１０１ｃと、第１半導体領域１０１ａ上に設けられた不揮発性メモリセルトランジスタ１０と、第２半導体領域１０１ｃ上に設けられ、第１半導体領域１０１ａに設けられた第１ドレイン領域１０ｂと電気的に接続されたゲート電極２０_Ｃ２とを有するパストランジスタ２０と、第１半導体領域１０１ａに設けられ第１半導体領域に基板バイアスを印加する第１電極８と、第２半導体領域１０１ｃに設けられ第２半導体領域に基板バイアスを印加する第２電極９と、を備えている。 （もっと読む）

【課題】信頼性の高いヒューズを有する半導体装置を提供する。
【解決手段】半導体層２２と、この半導体層２２の表面に形成され、半導体層２２と金属とが反応して形成された化合物層２８，２９と、半導体層２２及び化合物層２８，２９から成るヒューズと、このヒューズの接地電位側に電気的に接続された、選択トランジスタ１１とを含む、半導体装置を構成する。 （もっと読む）

【課題】高い比精度が要求される複数のトランジスタの特性ばらつきを低減する。
【解決手段】本発明の半導体装置は、半導体基板上に配置されたトランジスタＴｒ１と、半導体基板上で見たキャリアのドリフト方向がトランジスタＴｒ１のキャリアのドリフト方向と同じ方向となる向きに配置されたトランジスタＴｒ２と、トランジスタＴｒ１，Ｔｒ２のキャリア供給側の拡散層５１ａ，５１ｂ同士を接続する拡散層５１ｃと、トランジスタＴｒ１，Ｔｒ２のキャリア供給側の拡散層５１ａ，５１ｂまたはその拡散層同士を接続する拡散層５１ｃの表面に接続され、拡散層５１ａ，５１ｂに給電するためのコンタクトプラグ６１と、を備える。 （もっと読む）

【課題】電力バス相互接続構造の工程数を低減して製造できる半導体装置の製造方法を提供する。
【解決手段】第１のパッシベーション・スタック１４９を、導電性ランナ１３２、１３４および誘電体層１６２の上に形成する。開口を、通常のリソグラフィ技術および誘電エッチング技術によって、第１のパッシベーション・スタックを貫通して画定し形成する。露出された表面上に導電性バリア層１６６を形成する。アルミニウム層をブランケット堆積して、開口を充填する。パターニング、エッチング工程によって、開口内に、アルミニウム・パッド１７０を形成する。開口内に、ランナ１３４と導電性接触する導電性バイア１７２を形成する。アルミニウム・パッドを形成するために用いられるのと同じパターニング、エッチング工程において、アルミニウム層内に電力バス１７４も形成する。 （もっと読む）

【課題】カスタマイズ化によるコストの上昇を抑制できる半導体装置およびその配線変更方法を提供する。
【解決手段】半導体装置に、第１の配線層に設けられた第１の予備配線、第２の配線層に設けられた第２の予備配線、第１の配線層の第１の予備配線と第２の予備配線とが交差する位置に設けられた中継パッド、中継パッドを介して第１の予備配線と第２の予備配線とを接続する、該中継パッドの端部に設けられたビアとを備えておく。そして、第１の配線層に設けられた中継パッドをビア間で切断する工程と、第２の予備配線とビアを介して接続された中継パッドの断片と変更対象である所要の部位とを接続するための配線を追加する工程とを含んで設計された第１の配線層用のレチクルを作成し、該レチクルを用いて第１の配線層を形成する。 （もっと読む）

【課題】トランジスタのしきい電圧の変化を減らすことにより、半導体装置の信頼性を向上させることができる半導体装置のレイアウト方法及びその半導体装置を提供する。
【解決手段】半導体基板内に形成された少なくとも１つの第１電極と第２電極を有する複数個のトランジスタのアクチブ領域を配置する段階と、前記複数個のトランジスタのアクチブ領域のそれぞれの少なくとも１つの第１電極と第２電極との間に位置し、前記半導体基板上に所定の幅と長さを有する１つ以上の実質的に同一間隔に分離された前記複数個のトランジスタのゲートを配置する段階と、前記複数個のトランジスタの間に、所定の幅と長さを有し、前記半導体基板上に前記複数個のトランジスタの分離されたゲートの間隔と実質的に同一間隔に配置された複数個のダミーゲートを配置する段階とを有する。 （もっと読む）

【課題】回路の面積の増大や、設計時間の長期化や、大規模な回路の場合における修正の困難性などの問題が発生することなく、ＥＭの発生が著しく抑制された配線を設計する。
【解決手段】半導体装置の設計方法は、互いに平行に配置された複数の配線と複数の配線を互いに接続する複数のビアとを備えるグリッド配線を配置するステップＳ０１と、グリッド配線に接続された複数の内部回路を配置するステップＳ０２と、複数の内部回路によりグリッド配線内に流れる電流の電流密度を計算するステップＳ０３と、電流密度に応じたエレクトロマイグレーションを抑制する配線長となるように、複数の配線の各々を分断するステップＳ０４、Ｓ０５とを具備する。 （もっと読む）

【課題】設計期間の短縮が可能な半導体集積回路の設計方法を提供する。
【解決手段】本実施形態によれば、半導体集積回路の設計方法は、第１配線層、前記第１配線層上に設けられる第２配線層、及び前記第２配線層上に設けられる第３配線層を有する半導体集積回路の設計方法である。この方法は、前記第２配線層に、第１方向に沿って複数のスペア配線を配置し、前記第３配線層に、前記第１方向に直交する第２方向に沿って複数のスペア配線を配置する工程を備える。さらに、この方法は、前記スペア配線の配置後に、前記第１配線層に素子を配置する工程と、前記素子の配置後に、前記第１乃至第３配線層の少なくともいずれか１つに信号配線を配置する工程と、前記スペア配線を用いて、配線の設計変更を行う工程と、を備える。 （もっと読む）

【課題】本発明は、工程を増やすこと無く、ヒューズカット時間を短縮することができる半導体装置を提供する。
【解決手段】半導体装置は、ヒューズ配線（１０）と、加熱用配線（２１、２２）とを具備し、ヒューズ配線（１０）と加熱配線（２１、２２）とに電圧を印加してヒューズ配線の溶断部を切断する。ヒューズ配線（１０）は、回路素子を形成する配線層と同じ層に形成され、電気的に切断されうる溶断部を備える。加熱用配線（２１、２２）は、回路素子を形成する配線層と同じ層のうちのヒューズ配線（１０）より上層の配線層に絶縁層を介して溶断部を複数回横断するように形成され、溶断部の配線幅より広い配線幅を有して溶断部を加熱する。 （もっと読む）

【課題】ボンディングパッドの直下の酸化膜を壊すことなくウエハテストを行う。
【解決手段】半導体基板９と、半導体基板９上に形成された５層の配線層と、前記５層の配線層のうち、最上層の第５配線層５に形成され、それぞれ一部が露出した複数のボンディングパッド５ｅと、半導体基板９上に形成され、かつボンディングパッド５ｅの下において平面視でボンディングパッド５ｅと重なる位置に配置され、さらにボンディングパッド５ｅと電気的に接続されたトランジスタ素子等の能動素子と、を有しており、ボンディングパッド５ｅの直下には、５層の配線層のうちのいずれの配線層も設けられていない緩衝膜７が形成されている。 （もっと読む）

【課題】不良箇所を容易に特定し得る半導体装置及びその形成方法並びにその設計方法を提供する。
【解決手段】配線パターン３２ａと、ダミーパターン３２ｂと、一方の端部が配線パターンに電気的に接続され、他方の端部がダミーパターンに電気的に接続されたヒューズ３２ｃとを有している。 （もっと読む）

【課題】低消費電力かつ低占有面積で、パッケージ実装後においてもプログラムを行なうことができるヒューズ素子を備えるヒューズプログラム回路を実現する。
【解決手段】ヒューズプログラム回路（ＦＰＫ１−ＦＰＫｎ）において、ヒューズ素子ＦＳを、多層メタル配線の第３層以上のメタル配線（Ｍ（ｉ））を用いて実現する。各ヒューズプログラム回路において、スキャンフリップフロップ（ＦＳＳＲおよびＰＳＲ）を用いてプログラム情報およびヒューズ選択情報を順次転送して、選択的に、１本ずつヒューズを電気的に切断する。 （もっと読む）