【課題】アクティブフィーチャの容量カップリングを低減する。
【解決手段】本発明は、研磨ダミーフィーチャパターンの無差別な配置ではなく、研磨ダミーフィーチャパターンの選択的な配置を使用する。トポグラフィ変化の低周波数（数百ミクロン以上）及び高周波数（１０ミクロン以下）の両方が検討された。研磨ダミーフィーチャパターンは半導体デバイス及び半導体デバイスの作製に使用される研磨条件に特に適合されている。集積回路をデザインする場合にはアクティブフィーチャの研磨効果が予測可能である。研磨ダミーフィーチャパターンが例図とに配置された後、局部的な（デバイスの全てではなく一部）レベルにおいて、及びさらに広域的なレベル（全デバイス、デバイスとは、レチクルフィールド、或いはさらにはウェハ全体に対応する）平坦性が検査される。 （もっと読む）

【課題】複数種類の回路構成をマスタスライス方式で対応可能なメモリセル専用のマスタスライス方式メモリセルを提供すること。
【解決手段】メモリユニットが２行２列に配置されてメモリセルを構成する。メモリユニットは、行方向に沿って並置され列方向に伸長される第１〜第３拡散層を備え、各拡散層で並列接続のトランジスタが構成される。第１および第２ワード線は第１〜第３拡散層の両端部外方に配置される。第１〜第３拡散層の第１コンタクト層とゲート層の第２コンタクト層との間、第１コンタクト層と第１／第２ワード線との間に、行方向に沿って第１のメタル配線領域が確保される。第１のメタル配線領域には、第２または第３メタル層の何れかが配線可能である。第１及び第２拡散層、第２及び第３拡散層の間には、列方向に沿って第２のメタル配線領域が確保される。第２のメタル配線領域には第３メタル層が配線可能である。 （もっと読む）

【課題】 配線に対するエレクトロマイグレーションの影響を排除する点で、従来の構造は十分とはいえない。
【解決手段】 半導体基板の上に第１の配線が配置されている。半導体基板の上であって、第１の配線とは異なる高さに第２の配線が配置されている。第１のビアが、第１の配線と第２の配線とを高さ方向に接続する。第２のビアが、高さ方向に関して第１のビアとは反対側において第１の配線に接続される。第１の配線は、第１のビアとの接続点から基板面内の第１の方向に延在し、第２のビアは、第１のビアよりも第１の方向にずれた位置に配置されており、第２のビアは、高さ方向に電流を流す電流路として作用しない。 （もっと読む）

【課題】回路ブロックの面積を増大しないで容量セルを構成すること。
【解決手段】一対の拡散領域１５、１４を有する基板構造層１０と、一対の電源配線４１、４２を有する配線層４０と、第１電極２１、誘電体２２、第２電極２３が積層するとともに、基板構造層１０と配線層４０との間にて、スタンダードセルが配置されるスタンダードセル領域１の外枠に沿って枠状に形成される容量２０と、スタンダードセル領域１外において一方の電源配線４１と一方の拡散領域１５とを電気的に接続する第１基板コンタクト３１と、スタンダードセル領域１外において他方の電源配線４２と他方の拡散領域１４とを電気的に接続する第２基板コンタクト３２と、スタンダードセル領域１内において第１電極２１と他方の拡散領域１４とを電気的に接続する第１容量コンタクト３４と、スタンダードセル領域１内において第２電極２３と一方の電源配線４１とを電気的に接続する第２容量コンタクト３３と、を備える。 （もっと読む）

【課題】機能修正を行う場合でも速やかに製造することができるとともに、仕掛品の廃棄量を削減することが可能な半導体装置を提供する。
【解決手段】実施形態に係る半導体装置は、レビジョン信号発信回路が形成されたベース層と、前記ベース層上に積層された３層以上の配線層と、最上位の配線層に形成された電源配線あるいはグランド配線と、前記レビジョン制御回路を前記最上位の配線層の電源配線あるいはグランド配線にのみ接続するレビジョン信号線と、を備えている。 （もっと読む）

【課題】レイアウトデータに含まれる導電層の電圧を正しく設定できるレイアウト検証装置を提供する。
【解決手段】半導体装置のレイアウトデータに含まれる複数の導電層のそれぞれの設計電圧を設定する電圧設定部２０と、設計電圧が設定されたレイアウトデータを、デザインルールに基づいて検証する検証部３０とを具備する。電圧設定部２０は、レイアウトデータに含まれる第１電圧で動作する第１素子７０に対して、第１導電型の第１半導体層７２をＧＮＤ電圧と認識し、第２導電型の第２半導体層７４及び第３半導体層７４を第１電圧と認識する電圧認識部２１と、第１半導体層７２のＧＮＤ電圧が伝播され、第１半導体層７２及び第２半導体層７４に接続する複数の第１導電層９０、９１、９２の設計電圧を、ＧＮＤ電圧に設定するＧＮＤ設定部２２と、複数の第１導電層９０、９１、９２の設計電圧がＧＮＤ電圧に設定された後で、第３半導体層７３の第１電圧が伝播される第２導電層９３の設計電圧を、第１電圧に設定する電源電圧設定部２３とを備える。 （もっと読む）

【課題】スタンバイ電流を低減したい回路ブロックに電流の供給を制御するスイッチ回路のレイアウト面積を抑制する。
【解決手段】半導体基板上に、第1方向に延伸する第1及び第2電源線で、第1及び第2電源線は第1方向に直交に配置され、第1電源線に第1電源電位が供給され、第2電源線に第2電源電位が供給される第1及び第2電源線と、第1方向に延伸し、第2方向に配置された第3電源線と、アクティブ時に第1及び第2電源電位の間の第1電源電圧で動作する回路ブロックで、複数の第1導電型の第1トランジスタと複数の第2導電型の第2トランジスタを備え、複数の第1トランジスタの少なくとも1つは第3電源線に接続される回路ブロックと、第1電源線と第3電源線の間に接続され、回路ブロックがアクティブ状態のとき第1及び第3電源線を導通状態として第3電源線に第1電源電位を供給し、スタンバイ状態のとき第1及び第3電源線とを非導通状態とする第３トランジスタとを有する。 （もっと読む）

【課題】切断が確実に行われる電気ヒューズを備えた半導体装置とその製造方法とを提供する。
【解決手段】電気ヒューズは、ポリシリコン膜１４と、タングステンシリサイド等の金属シリサイド膜１５との積層構造とされる。所定の長さの電気ヒューズに、電流密度４０ｍＡ／μｍ³以上の電流を流すことにより、エレクトロマイグレーションとピンチ効果によって電気ヒューズが確実に切断される。 （もっと読む）

【課題】Ｃｕを主成分とする材料からなる最上層配線からのパッシベーション膜の剥離を防止することができる、半導体装置を提供する。
【解決手段】半導体装置１は、層間絶縁膜２６と、絶縁材料からなり、層間絶縁膜２６上に形成されたパッシベーション膜３３と、銅を主成分とする材料からなり、層間絶縁膜２６の表面とパッシベーション膜３３との間に形成された最上層配線２８と、アルミニウムを主成分とする材料からなり、パッシベーション膜３３と最上層配線２８の表面との間に介在され、最上層配線２８の表面を被覆する配線被覆膜３１とを含む。 （もっと読む）

【課題】ゲート引き込み配線の長さが長く、ゲート引き込み配線に接続できる信号線の本数を十分に確保された半導体装置を提供する。
【解決手段】本発明の半導体装置は、第１の方向に並置された複数の回路セルであって、それぞれはその方向と略直交する第２の方向に並置された第１の導電型の第１の領域と第２の導電型の第２の領域とに分離される複数の回路セルと、第２の方向に平行離間して配置すると共に第１の方向に延伸する第１の電源線及び第２の電源線とを備え、第１の領域は第１の電源線から第１の電源電位が供給される少なくとも一の第１のトランジスタを有し、第２の領域は第２の電源線から第２の電源電位が供給される少なくとも一の第２のトランジスタを有し、複数の回路セルのうちの少なくとも１つの回路セルはさらに第１の領域において第１及び第２のトランジスタの間に第１の容量素子を有することを特徴とする。 （もっと読む）

【課題】ヒューズ部を容易に切断する。
【解決手段】基体上に設けられるヒューズ部２０と、前記ヒューズ部２０の上層又は前記基体と前記ヒューズ部２０の間の下層に配置され、かつ前記ヒューズ部２０が通電した際に、前記ヒューズ部２０の一部分と同電位となり、前記ヒューズ部２０の一部分側から、前記一部分と相違する電位となる前記ヒューズ部２０の他の部分の上層又は下層まで延在する導電部１６と、を備える。 （もっと読む）

【課題】ヒューズ素子の溶断を安定して行え、かつ溝の位置がずれてもヒューズ素子が溝から露出することを抑制できるようにする。
【解決手段】ヒューズ素子４００は絶縁膜１００に覆われている。溝１０２は、絶縁膜１００に形成されており、平面視でヒューズ素子４００の隣に位置している。溝１０２は、底部がヒューズ素子４００の底部より下に位置している。そして平面視で、溝１０２のうちヒューズ素子４００に面する側の側面からヒューズ素子４００までの第１距離ｄ_１は、ヒューズ素子が延伸する第１方向Ｙに沿って変化している。 （もっと読む）

【課題】電源電圧の電圧降下を抑制しつつ、信号配線リソースを大きく確保可能な電源配線構造を実現する。
【解決手段】第１配線層に、電源電位配線１０１ａ〜１０１ｄおよび基板電位配線１０２ａ〜１０２ｄが形成されており、配線層全体の真ん中より下層側の配線層に、電源ストラップ配線１０３ａ，１０３ｂ，１０４ａ，１０４ｂが形成されている。上方ビア部１１４は、下方ビア部１１２よりも、電源ストラップ配線１０３ａ，１０３ｂ，１０４ａ，１０４ｂが延びる方向における配置密度が低くなっている。 （もっと読む）

【課題】チップ面積を増加させずに、半導体チップの主面上に占める配線領域を拡大する。
【解決手段】半導体チップの主面上に形成された例えばＭＩＳトランジスタなどを含んで構成される内部回路７から、例えばダイオードからなる保護素子１１および保護素子１２に電気的に接続する信号配線８を保護素子１１と保護素子１２との間の配線１３上の取り出し口２９から引き出して、信号配線８が占める信号配線領域１０を、保護素子１２上および電極パッド９下に設ける。 （もっと読む）

【課題】
複数階層を有する半導体集積回路の階層レイアウトを行なう際に、複数個所で使用される下位モジュールについての各配置箇所における下位モジュール近傍の上位階層の配線状況を考慮して、下位モジュールのレイアウト設計を行なうことを課題とする。
【解決手段】
上記課題を解決するために、本発明に係るレイアウト設計装置は、複数階層を有する半導体集積回路のレイアウト設計装置であって、複数個所で使用される下位モジュールについて、前記下位モジュールが配置される上位モジュール内のそれぞれの配置箇所近傍の上位階層の配線情報を抽出し、抽出した上位階層の配線情報を、前記下位モジュールのレイアウト設計を行なう際の配線禁止領域として設定し、前記下位モジュールのレイアウトを行なう。 （もっと読む）

【課題】製造容易性を改善するために、既存の超小型装置設計を変更する技術を提供する。
【解決手段】これらの技術により、設計者は、設計に於けるデータに関連した製造基準を受領する。次に、関連した設計データが識別されて、超小型装置設計者へ供給され、該設計者は、製造基準に基づいて設計変更を選択することが出来る。このようにして、設計者は、超小型装置の元の設計に於いて、半導体ファンドリからの製造基準を直接的に包含させることが出来る。 （もっと読む）

【課題】配線のしやすさを損なうことなく、ビアの不良による歩留まりの低下を抑制可能な半導体回路の設計装置および設計方法を提供する。
【解決手段】半導体回路の設計方法は、論理回路を構成するセルの配置およびセル間の配線を行い、複数箇所にビアが設けられる配線を含むレイアウトパターンを生成するステップ（ステップＳ１、Ｓ２）と、ビアから、配線上の信号を受信するレシーバセルまでの負荷容量をビア毎に算出するステップ（ステップＳ４）と、ビアごとの、負荷容量に基づいて、負荷容量が大きいビアを優先的に低抵抗のビアに置換するステップ（ステップＳ６、Ｓ７）を備える。 （もっと読む）

【課題】高集積な半導体装置を提供すること。
【解決手段】スタンダードセルが行列状に配置された半導体装置であって、前記スタンダードセルは、半導体基板の主面に複数のトランジスタが形成された第１拡散領域が、前記半導体基板上に配置された２本の電源ライン間に挟まれた領域に形成され、前記第１拡散領域と同じ導電型の拡散層により前記半導体基板の主面に形成され、前記電源ラインの下部からコンタクトを介して前記拡散領域に直接電気的に接続されて前記電源ラインから前記第１拡散領域に電位を供給する電位供給部を備える。 （もっと読む）

【課題】半導体集積回路の素子及び配線のレイアウトにおけるガードリングの設計の自由度を高める。
【解決手段】設計装置は、デザインルールを記憶するデザインルール記憶部１１、予め設計されたレイアウトを記憶するレイアウト記憶部１２、デザインルールに適合したガードリング幅を設定幅として設定するガードリング幅設定部２１、レイアウト上にガードリングの形成経路を指定するための経路指定部３２、指定経路に基づいてガードリング形成経路を認識する経路認識部２２、ガードリング形成用のレイヤーリストを記憶するガードリング形成用レイヤー記憶部１３、認識経路の下地レイヤーに応じたガードリング形成用のレイヤーを設定するガードリング形成用レイヤー設定部２３及び認識経路に設定幅で設定レイヤーを反映させてガードリングを生成するガードリング生成部２４を備えている。 （もっと読む）

【課題】ダイシング時に、アクセサリパターンが剥離することを抑制する。幅の狭いスクライブラインを使用して、１枚の半導体基板から得る半導体チップの個数を増加させる。
【解決手段】半導体装置は、半導体チップと、半導体チップの周囲に接するように設けられ層間絶縁膜とアクセサリとを有するスクライブラインとを有する。アクセサリは、層間絶縁膜上に設けられた層状の第１の部分と、第１の部分から層間絶縁膜の厚み方向の下方に向かって伸長する第２の部分と、を有する。 （もっと読む）