【課題】電源配線やグランド配線に流れる電流の周波数が上がってもインピーダンスが上がるのを抑えられる半導体装置を提供すること。
【解決手段】トランジスタ２０、２１の近傍に配線された電源配線１１ａ及びグランド配線１１ｃを備え、電源配線１１ａ及びグランド配線１１ｃは、それぞれ、分割した構造となっており、所定間隔をおいて一方向に配線された複数本の分割配線１１ａ、１１ｃよりなる。 （もっと読む）

【課題】ビア抵抗の製造ばらつきによる半導体集積回路の動作不良を低減する。
【解決手段】自動配線ツールを用いて、半導体集積回路の詳細配線が行われる。（Ｓ１）
次に、詳細配線が行われた半導体集積回路に対して、セル間の信号パスの静的タイミング解析が行われる。（Ｓ２）次に、静的タイミング解析により、タイミング制約に対するタイミング余裕度が取得される。そして、タイミング余裕度が予め設定された基準値未満である信号パスが抽出される。（Ｓ３）そして、自動配線ツールを利用して、タイミング余裕度が基準値未満の信号パスのネットに優先的に冗長ビアを挿入する。（Ｓ４、Ｓ５）そして、タイミング余裕度に基づいて、単一のビアを冗長ビアに置換した後に、タイミング解析を再度行い、信号パスのタイミング違反があるか否かを判定する。（Ｓ６） （もっと読む）

【課題】良好な電気的特性を有する半導体装置及びその設計方法並びに半導体装置の製造方法を提供する。
【解決手段】第１のトランジスタが形成される第１の活性領域のパターンと、第２のトランジスタが形成される第２の活性領域のパターンとを配置するステップＳ２と、第１の活性領域及び第２の活性領域と交差するゲート配線のパターンを配置するステップＳ３と、第１の活性領域とゲート配線とが重なり合う領域である第１の領域を抽出するステップＳ４と、第１の活性領域を含む領域上に、圧縮応力膜のパターンを配置するステップＳ５とを有し、第２の活性領域を含む領域上に、圧縮応力膜に隣接する引っ張り応力膜のパターンを配置するステップＳ６とをコンピュータに実行させることにより、半導体装置のレイアウトパターンを取得する工程を有し、圧縮応力膜のパターンを配置するステップでは、第１の領域の縁部の位置に基づいて、圧縮応力膜のパターンの縁部の位置が設定される。 （もっと読む）

【課題】 電気ヒューズ構造とその形成方法を提供する。
【解決手段】 具体例はヒューズ構造である。具体例によると、ヒューズ構造は、陽極、陰極、陽極と陰極間に挿入されるヒューズリンク、及び、陰極に結合される陰極コネクタ、からなる。陰極コネクタは、それぞれ、アクティブ装置に結合されるコンタクトの最小フィーチャーサイズの約二倍以上である。 （もっと読む）

【課題】 第１インダクターおよび第２インダクターを有する３ポートのスパイラルコイルにおける特性の対称性を確保し、かつ、３つのポートを、スパイラルコイルの中心を通る直線を基準として同じ側に配置すること。
【解決手段】 第１ポートと第３ポートとの間に設けられる第１インダクターと、第２ポートと前記第３ポートとの間に設けられる第２インダクターとを含むスパイラルコイルの配線構造であって、スパイラルコイルの中心を通る直線を基準として、前記第１ポートおよび第２ポートは同じ側に配置され、第１ポートから引き出される第１配線と、第２ポートから引き出される第２配線とが、スパイラルコイルの中心を通る直線を基準として、第１ポートおよび第２ポートの側において交差することによって第１交差部が設けられる。 （もっと読む）

【課題】電源サブ幹線に接続された内部素子に異常電圧が印加される恐れを小さく
する。
【解決手段】ＶＳＳＱ０パッド１４３と、静電耐圧非対応素子を含むセル配置領域１（３０１）と、静電耐圧非対応素子よりも高い耐圧性を有する静電耐圧対応素子を含むセル配置領域２（３０２）と、ＶＳＳＱ０パッド１４３を介して外部から供給される電位を静電耐圧非対応素子に供給するＶＳＳＱサブ幹線３５１〜３５３と、ＶＳＳＱ０パッド１４３とＶＳＳＱサブ幹線３５１〜３５３との最短距離よりも長い配線長を有し、ＶＳＳＱ０パッド１４３に入力された電位をＶＳＳＱサブ幹線３５１〜３５３に対して印加する引き込み配線部（第１ＶＳＳＱ引き込み配線３３１とＶＳＳＱメイン幹線３２１と第２ＶＳＳＱ引き込み配線３４１とからなる配線部）とを備えている。 （もっと読む）

積層されたマルチダイ集積回路パッケージ内のシリコン貫通ビア(TSV)は、その標準的なミッションモードで、パッケージのフィールド動作中に、所望に応じて、別の接続構成をとるように制御される。TSV接続は、例えば、そのダイの工場デフォルト接続とは異なるやり方で、影響されたダイを接続するように再構成可能である。ダイの固有回路の入力および/または出力へのTSV接続は、変更可能である。ダイが、積層内のダイを相互接続するインターフェースから完全に切断されても、またはこのようなインターフェースから元々切断されていたダイが、インターフェースに接続されてもよい。
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概略を述べると、アンテナダイオードが、少なくとも一部がＴＳＶの周囲の排他的区域内に形成され、金属１層の導電体を介してＴＳＶ（シリコン貫通ビア）に接続されている。それと同時に、ＴＳＶは、排他的区域の外側に位置する１又は複数のトランジスタのゲートポリ又は拡散領域に接続している。 （もっと読む）

【課題】ヒューズ用開口部からガードリング外への水分等の伝達をより強固に防止する。
【解決手段】下地絶縁膜３上にシリコンヒューズ５、シリコン配線パターン７、シリコンガードリング９が形成されている。シリコンガードリング９は、シリコンヒューズ５の周囲を取り囲み、シリコン配線パターン７と接触しないようにシリコン切欠き部９ａをもつ。シリコンガードリング９上の層間絶縁膜１１に、シリコン切欠き部９ａ上にビア切欠き部１５ａをもつビアガードリング１５が形成されている。層間絶縁膜１１上及びビアガードリング１５上に環状の金属配線ガードリング１７が形成されている。金属配線ガードリング１７を覆って層間絶縁膜１１上に窒化シリコン膜１９が形成されている。ビア切欠き部１５ａにおける層間絶縁膜１１と金属配線ガードリング１７の界面は窒化シリコン膜１９で覆われている。 （もっと読む）

【課題】シミュレーション精度が悪い部分についての検証精度の低下を抑制する。
【解決手段】検証装置は、シミュレーションにより第１及び第２のパターンを算出して、第１及び第２のパターンのシミュレーションデータを作成する手段と、製造プロセスにより製造された半導体装置が有する第１のパターンの寸法と、シミュレーションデータにおける第１のパターンの寸法との差分値を記憶する記憶手段と、差分値からシミュレーションデータにおける第２のパターンの移動量を算出する手段と、シミュレーションデータにおける第２のパターンの位置を、所定方向に移動量の値に応じて移動させて、第１のパターンと第２のパターンとの重なり面積が所定基準を満たすか否かを判定する手段と、所定基準を満たしていないと判定された場合、エラー情報を出力する手段と、を備える。 （もっと読む）

【課題】マクロの向きが変更されても、マクロ内に配置されている複数のセルの向きおよびセル間の接続線が維持可能とし、向きの異なるマクロの生成の容易化を図ること。
【解決手段】設計支援装置は、複数の向きで配置されるマクロ内で用いられるセルのレイアウトデータから、セルの端子の配置位置を第１の端子の配置位置として検出する。設計支援装置は、複数の向きのうち、第１の端子が用いられる一の向きと異なる他の向きで用いられるセルの第２の端子の位置を、一の向きから他の向きへの変化量と第１の端子の配置位置に基づいて算出する。設計支援装置は、第１の端子の配置位置と、第２の端子の配置位置と、セルのレイアウトデータとを関連付ける。設計支援装置が、第２の端子の配置位置に端子を挿入する。具体的には、所定のビア層のビアが第２の端子の配置位置に挿入される。設計支援装置が、第１の端子と第２の端子とを接続する。 （もっと読む）

【課題】コンタクトを高密度に形成することができる半導体装置及びその製造方法を提供する。
【解決手段】ＮＡＮＤ型フラッシュメモリ１において、単一の層間絶縁膜中に形成された全てのコンタクト、すなわち、ビット線コンタクトＣＢ及び非ビット線コンタクトＣＮを、方向Ｖ１に沿って周期Ｐ１で配列されると共に方向Ｖ２に対して交差する方向Ｖ２に沿って周期Ｐ２で配列された２次元格子Ｌの複数の格子点ＬＰの一部に配置する。そして、アクティブエリアが延びる一方向におけるビット線コンタクトＣＢの位置を、連続して配列された３本以上のアクティブエリアを基本単位として周期的に変位させる。また、同一の電位が供給される導電性部材に、２以上のコンタクトを接続する。 （もっと読む）

【課題】ダミービアが配置された半導体集積回路装置において、ダミービアに接続されたダミー配線の存在に起因する、設計容易性の低下や製造コストの増大といった問題を抑える。
【解決手段】半導体集積回路装置は、基板１と、基板１上に形成された３層以上の配線層２ａ〜２ｃとを有する。配線層２ａ，２ｂの間にダミービア１１が形成されており、配線層２ｂにダミービア１１と接続されたダミー配線１２が形成されている。ダミー配線１２は、スタックビア構造２０の配線層２ｂに形成された中間配線２４よりも、面積が小さい。 （もっと読む）

【課題】ＭＩＰＳ構造を採るメタル膜とコンタクトプラグとの界面抵抗を低減できるようにする。
【解決手段】まず、半導体基板１の上に、ゲート絶縁膜３を形成し、形成したゲート絶縁膜３の上に、ＴｉＮ膜４及びポリシリコン膜５を順次形成する。続いて、ポリシリコン膜５にＴｉＮ膜４を露出するコンタクトホール５ａを形成する。続いて、ポリシリコン膜５における第１のコンタクトホール５ａの少なくとも底面及び壁面上に金属膜７を形成する。 （もっと読む）

【課題】ボンディングプロセス及びプロービングプロセスにより発生した応力から素子を保護し且つボンディングパッドの下側の絶縁膜にクラックが発生することのない、信頼性の高い半導体装置を実現できるようにする。
【解決手段】半導体装置は、半導体基板と半導体基板の上に形成された第１の層間絶縁膜３と、第１の層間絶縁膜３の上に形成されたパッド１と、パッド１の直下の領域において、第１の層間絶縁膜３中にそれぞれが互いに間隔をおいて独立して形成された複数の第１の配線１２とを備えている。複数の第１の配線１２は、パッド１の直下の領域において、第１の方向に延びる複数の第１方向配線１２Ａと、第１の方向と直交する第２の方向に延びる複数の第２方向配線１２Ｂとを有する。 （もっと読む）

【課題】ある程度の精度を保ちながらレイアウトデータから寄生素子の寄生値を抽出する時間を短縮することを可能とする。
【解決手段】寄生素子の抽出システムは、半導体装置のレイアウトを構成する各配線層を所定の基準に基づいて上層配線層と下層配線層とに分類する分類部と、上層と下層の配線層を接続するビアを示すマーカーを生成するマーカー生成部と、第１の基準に基づいて上層配線層の寄生素子を抽出することにより上層寄生素子リストを生成する上層寄生素子リスト生成部と、第１の基準と異なる第２の基準に基づいて下層配線層の寄生素子を抽出することにより下層寄生素子リストを生成する下層寄生素子リスト生成部と、マーカーを用いて上層寄生素子リストと下層寄生素子リストとを結合することによりレイアウトの寄生素子リストを生成する寄生素子リスト生成部とを備える。 （もっと読む）

【課題】半導体抵抗素子の端子部寄生抵抗を正確に見積もることができる回路シミュレーション方法。
【解決手段】半導体抵抗素子１０２と、半導体抵抗素子１０２の端子部上に、半導体抵抗素子１０２の幅方向と長手方向とにそれぞれ等間隔に配置された複数のコンタクトＣＴと、複数のコンタクトＣＴ上に形成された配線１０１と、を備えた半導体回路のシミュレーション方法。１つのコンタクトＣＴの抵抗値と、長手方向において隣接するコンタクトＣＴ間の半導体抵抗素子１０２による寄生抵抗値との比を、定数ｋとして定義し、半導体抵抗素子１０２の端子部と、複数のコンタクトＣＴと、を含む寄生抵抗ネットを、定数ｋを用いることによりモデル化する。 （もっと読む）

【課題】配線性の低下を最小限に抑えながら、信号の特性インピーダンスの変化を抑制する。
【解決手段】ビアＶに近接する特定信号配線Ｗｈがある場合、該特定信号配線Ｗｈを含む配線の配線性を評価すべき領域ＥＲの一端ＬＰを、特定信号配線Ｗｈの輪郭線Ｅ１〜Ｅ４のうちビアＶに対向する側の輪郭線Ｅ４に一致させた上で、評価関数の値を求める。 （もっと読む）

【課題】２列パッド配置の半導体記憶装置におけるレイアウトを最適化することにより、電源電圧を安定化する。
【解決手段】メモリセルアレイ領域２０１，２０２と、これらの間に配置された周辺回路領域３０１と、メモリセルアレイ領域２０１と周辺回路領域との間に配置されたパッド列１０１と、メモリセルアレイ領域２０２と周辺回路領域との間に配置されたパッド列１０２と、を備える。メモリセルアレイ領域２０１とパッド列１０１との間及びメモリセルアレイ領域２０２とパッド列１０２との間に、周辺回路が実質的に配置されていない。これにより、上層の低抵抗配線を用いてメモリセルアレイ領域と所定のパッドとを短距離で接続できるため、メモリセルアレイ領域に電源電位を安定的に供給することが可能となる。 （もっと読む）

【課題】レーザートリミングによって除去される金属配線を有した半導体装置において、金属配線の下層の素子分離領域においてクラックの発生を抑止する。
【解決手段】例えばＰ型の半導体基板１０には、Ｎ−型の半導体層１１と隣接するＰ＋型の素子分離領域１２と、それを覆うＬＯＣＯＳ絶縁膜１３が形成されている。これらは第１の層間絶縁膜２１に覆われている。第１の層間絶縁膜２１上には、ヒューズ配線として、並行して延びる金属配線２３Ａ，２３Ｂ，２３Ｃが形成されている。第１の層間絶縁膜２１の貫通孔２１ＴＨ内には、タングステン等からなる高融点金属層２２が形成されている。この高融点金属層２２は、レーザートリミングの際に生じる余分な熱を吸収するため、第１の層間絶縁膜２１にクラックが生じにくくなる。 （もっと読む）