【課題】半導体集積回路の素子及び配線のレイアウトにおけるガードリングの設計の自由度を高める。
【解決手段】設計装置は、デザインルールを記憶するデザインルール記憶部１１、予め設計されたレイアウトを記憶するレイアウト記憶部１２、デザインルールに適合したガードリング幅を設定幅として設定するガードリング幅設定部２１、レイアウト上にガードリングの形成経路を指定するための経路指定部３２、指定経路に基づいてガードリング形成経路を認識する経路認識部２２、ガードリング形成用のレイヤーリストを記憶するガードリング形成用レイヤー記憶部１３、認識経路の下地レイヤーに応じたガードリング形成用のレイヤーを設定するガードリング形成用レイヤー設定部２３及び認識経路に設定幅で設定レイヤーを反映させてガードリングを生成するガードリング生成部２４を備えている。 （もっと読む）

【課題】 本発明の課題は、半導体集積回路のレイアウト処理におけるセル配置の際に、隣り合う２つのセルの特性を考慮した配置によって最適化することことを目的とする。
【解決手段】 上記課題は、隣接して配置されるセルの組み合せ毎にショート可否とセル枠のオーバーラップ可能な距離との対応付けを含む最適化ライブラリを格納する第一記憶領域と、デザインルールを満たすセル配置において、前記第一記憶領域に格納されている前記最適化ライブラリを参照することによって、前記ショート可能なセルの組み合せに対して前記セル枠をオーバーラップさせて配置する第一最適化手段とを有することを特徴とする半導体集積回路のレイアウト装置により達成される。 （もっと読む）

【課題】ダミー回路を備えることなく、設計時や製造時においても、配線パターンのみの変更によりＦＦにおけるホールドエラーを解消することができる半導体集積回路、ならびに、その設計方法および製造方法を提供する。
【解決手段】本発明の半導体集積回路は、第１および第２のフリップフロップセルを含む複数のスタンダードセルからなるものである。第１および第２のフリップフロップセルは、同一の寸法のそれぞれの領域内に共通のトランジスタ配置パターンで配置された複数のトランジスタを有するとともに、複数のトランジスタを相互に接続してフリップフロップ回路を構成する互いに異なる配線パターンの配線を有し、それぞれの領域内の同一の位置に配置された同一の寸法の少なくとも１個のトランジスタを、回路的に異なる位置に使用したフリップフロップ回路を構成するセルである。 （もっと読む）

【課題】半導体装置の製造方法において、ヒューズ層を覆う絶縁膜の膜厚を精度良く調整する。
【解決手段】半導体基板１０上にザッピング素子１のヒューズ層１２を形成し、ヒューズ層１２を覆う第１の絶縁膜１３を形成する。第１の絶縁膜１３上にはヒューズ層１２を覆うエッチングストッパー膜１４を形成し、エッチングストッパー膜１４を覆う第２の絶縁膜１６を形成する。他の工程を経た後、第１のエッチング工程として、ヒューズ層１２上で、第２の絶縁膜１６をエッチングストッパー膜１４に対して選択的にエッチングすることにより、エッチングストッパー膜１４の表面を露出させる。次に、第２のエッチング工程として、ヒューズ層１２上で、エッチングストッパー膜１４を第１の絶縁膜１３に対して選択的にエッチングすることにより、第１の絶縁膜１３の表面を露出させる。 （もっと読む）

【課題】半導体装置の集積回路を自動配線にて設計する際、ＳＭＣ（Ｓｃａｎ Ｍｏｄｅ Ｃｏｎｔｒｏｌ：スキャンモード制御）信号などの静的信号を複数の回路セルに同時に供給する静的信号配線を、通常信号配線と同じ配線層に配置すると、集積回路全体の配線リソースが不足しやすい。
【解決手段】本発明の半導体装置では、静的信号を複数の回路セルに同時に供給する静的信号配線を、電源配線やグランド配線と同じ下層部に配置する。このため、通常信号配線を上層部に自由に配置することが可能となり、特に自動配線時における配線性の向上が期待される。その結果、集積回路全体としてののべ面積の削減、半導体装置全体としての製造コストの削減、などが期待される。 （もっと読む）

【課題】チップの面積をより小さくする。
【解決手段】アンテナ比演算部１２は、レイアウトデータ蓄積部１１から読み出したレイアウトデータに基づいて一の拡散層領域に２以上の独立した金属配線が接続されている構成要素を抽出し、この構成要素に対し、２以上の独立した金属配線のそれぞれの面積と、それぞれの金属配線に接続されるそれぞれの電極の面積とを求め、それぞれの金属配線の面積とそれぞれの金属配線に接続される電極の面積とのアンテナ比をそれぞれ求め、一の金属配線の面積に対する、一の拡散層領域に接続される全ての金属配線の総面積の比に基づいて、一の金属配線に係るプラズマチャージダメージに関する設計基準の緩和値を求める。レイアウト検証部１３は、一の金属配線に対応するアンテナ比に対し、一の金属配線に係る緩和値で緩和された設計基準によって検証する。 （もっと読む）

【課題】信頼性を損なうことなく更なる集積化を実現し得る半導体装置を提供する。
【解決手段】第１のトランジスタＬ１のゲート電極を含み、第１のコンタクト層４８ａを介して第２のトランジスタＬ２のソース／ドレイン拡散層２０に電気的に接続される、直線状の第１のゲート配線１６ａと、第２のトランジスタＬ２のゲート電極を含み、第２のコンタクト層４８ｂを介して第１のトランジスタのソース／ドレイン拡散層２２に電気的に接続される、第１のゲート配線と平行な直線状の第２のゲート配線１６ｂと、第１のゲート配線及び第２のゲート配線を覆うように形成された絶縁膜であって、第１のゲート配線と第２のトランジスタのソース／ドレイン拡散層とを露出し、長辺方向が第１のゲート配線の長手方向である第１の開口部４６ａが形成された絶縁膜と、第１の開口部内に埋め込まれた第１のコンタクト層とを有している。 （もっと読む）

【課題】低い印加電圧（３Ｖ以下）で導通状態を変更可能なアンチヒューズ素子（アンチヒューズ構造）を提供する。
【解決手段】本発明のアンチヒューズ構造１００は、第一配線３と、前記第一配線３上に順次積層された、不純物を含有した第一の多結晶シリコン膜６、第一のタングステンシリサイド膜７、第一の窒化タングステン膜８からなる第一のアンチヒューズ部２０ａと、前記第一のアンチヒューズ部２０ａ上に接続された第二配線１０と、を具備してなることを特徴とする。 （もっと読む）

【課題】少なくともロジック回路ブロックを含む半導体集積回路において、半導体集積回路の電源用パッドとロジック回路ブロックの電源ラインとを接続する電源配線、及び／又は、半導体集積回路のグランド用パッドとロジック回路ブロックのグランドラインとを接続するグランド配線の抵抗値を下げる。
【解決手段】この半導体集積回路は、半導体基板と、半導体基板上にそれぞれの層間絶縁膜を介して形成され、半導体基板に形成された複数のトランジスタに接続されて複数のトランジスタと共に少なくともロジック回路ブロックを構成する複数の配線層と、複数の配線層が形成された半導体基板上に層間絶縁膜を介して形成され、複数の配線層における最大膜厚の５倍〜２０倍の膜厚を有する最上層の配線層とを具備する。 （もっと読む）

【課題】使用した配線用マスクを簡単かつ確実に判別でき、確認工数を削減する。
【解決手段】所定の配線パターンと共に両端に端子を備えた抵抗素子の複数４１、４２、４３、を含む抵抗素子領域を形成するための所定配線用マスクを用いたリソグラフィステップと、半導体ウエハ特有の配線パターンと共に特有の配線パターンに応じて抵抗素子の端子間にて直列およびまたは並列接続された接続配線を含む識別領域５０を形成するための識別配線５１用マスクを用いたリソグラフィステップと、接続配線に接続され露出したパッド１９を形成するためのパッド配線用マスクを用いたリソグラフィステップと、を含む。第１配線層および第２配線層の抵抗素子領域および識別領域の組がＴＥＧチップまたはスクライブラインに形成されている。露出したパッドを介して抵抗素子の直列およびまたは並列接続された接続配線の抵抗値を測定するステップを更に含む。 （もっと読む）

【課題】ノイズが高周波である場合においても、多層配線層を介してデジタル回路とアナログ回路の間でノイズが伝播することを抑制する。
【解決手段】回路分離領域４０は第１回路領域２０と第２回路領域３０の間に位置している。回路分離領域４０には複数の第１導体及び複数の第１ビアが設けられている。複数の第１導体は、電源ライン１１０より下層に設けられ、電源ライン１１０に対向しており、かつ繰り返し配置されている。複数の第１ビアは多層配線層の中に、複数の第１導体それぞれごとに設けられており、各第１導体を電源ライン１１０に接続している。 （もっと読む）

【課題】プリミティブセルに用いる金属配線層を増やすことなくプリミティブセルを小型化する。
【解決手段】素子形成領域に複数の回路素子によってプリミティブセルを構成する場合に、素子形成領域に前記プリミティブセルを構成するために必要な第１導電型の第１半導体ウェル領域及び第２導電型の第２半導体ウェル領域を並列的に複数個形成し、その上に前記素子形成領域の延在方向に一定ピッチで規則的に複数のゲート配線を配置したとき、形成された前記第１半導体ウェル領域及び前記第２半導体ウェル領域にＬ字型に屈曲された形状があるとき、これをＬ字形の屈曲部分を隣のウェル領域に延長してＴ字形の形状とし、延長した部分に、ソース電極とドレイン電極が共に電源ライン又はグランドラインに接続するダミーＭＯＳトランジスタを構成し、プリミティブセルを構成する素子の接続を一層の金属配線層の金属配線を用いて行う。 （もっと読む）

【課題】配線長やビア数に起因する不良の流出を削減すること。
【解決手段】本発明では、複数のセルと複数の信号線とを含む回路の接続を表す第１の回路情報に基づいてレイアウトを実行し（Ｓ２１）、その回路情報を第２の回路情報とすると共に、レイアウトの実行結果から、複数の信号線の各々の配線長と、複数の信号線の各々が経由するビアホールの数であるビア数とを抽出する（Ｓ２２）。第２の回路情報に対して故障シミュレーションを実行し、故障の検出ができないノードである故障未検出ポイントを抽出する（Ｓ２３）。故障未検出ポイントのそれぞれに対して、配線長及びビア数を用いて重み付けを施し（Ｓ２４）。故障未検出ポイントの中から、重み付けの結果を表す算出値が設定値を超える故障未検出ポイントを選択し、その故障未検出ポイントに対してテストポイントを挿入する（Ｓ２５）。 （もっと読む）

シールド構造体は、集積回路上の第１金属化層に形成された櫛状構造体が複数の歯を備え櫛状構造体の歯は他方の櫛状構造体に向かって延びる第１、第２櫛状構造体と、第１櫛状構造体から上方に延びる複数の第１導電性ビアと、第２櫛状構造体から上方に延びる複数の第２導電性ビアと、第１金属化層の上方の第２金属化層に配置された第１、第２平面構造体と、第１平面構造体から複数の第１導電性ビアに向かって下方に延びる複数の第３導電性ビアと、第２平面構造体から複数の第２導電性ビアに向かって下方に延びる複数の第４導電性ビアとを備え、第１、第２櫛状構造体、第１、第２平面構造体及び第１〜第４導電性ビアは全て同電位であり接地されることが好ましい。ある実施形態では１つ以上の信号線が第１、第２平面構造体間の第２金属化層に配置され、他の実施形態では１つ以上の信号線が第１、第２平面構造体間の第３金属化層に配置される。 （もっと読む）

【課題】機能回路の電源配線及び接地配線に要する接地面積を少なくし、同時に消費電流による電源電圧降下及び接地電圧上昇を抑えることで、薄型・軽量・高機能・低価格の半導体装置を提供する。
【解決手段】機能回路に電源電圧を供給する電源配線１００９及び接地電圧を供給する接地配線１０１０が格子状に配置されている半導体装置である。格子状にすることで、電源電圧降下及び接地電圧上昇は大幅に低減できる。また、配線幅を細くしても、格子状にしない場合と同程度の電源電圧降下及び接地電圧上昇に抑えられるので、電源配線及び接地配線の配置面積を大幅に低減できる。 （もっと読む）

【課題】電子回路の小型化を実現する。
【解決手段】ＭＯＳトランジスタ２０が、格子状に形成されたゲート電極２２と、ゲート電極２２で囲まれたソース領域２３およびドレイン領域２４と、ゲート電極２２の格子の一方向に沿って配置され、ソース領域２３およびドレイン領域２４とコンタクトを介して接続するソース用メタル配線２７およびドレイン用メタル配線２８を有する。ソース領域２３およびドレイン領域２４のそれぞれは、各メタル配線の長さ方向に長辺を有する長方形状に形成される。ソース用メタル配線２７およびドレイン用メタル配線２８は、その長さ方向にジグザグ形状に形成されて、それぞれソース用コンタクト２５およびドレイン用コンタクト２６に接続する。 （もっと読む）

【課題】Ｉ／Ｏバッファ変更があった場合であっても、リワーク性を有する半導体集積回路を提供する。
【解決手段】半導体集積回路（７）のチップの外周部に沿って形成されたＩ／Ｏ配置領域（２）と、その外周部の内側に形成されたプリミティブブロック配置領域（３）とを具備する半導体集積回路（２）を構成する。その半導体集積回路（７）は、そのプリミティブブロック配置領域（３）は、容量セルの配置を許容する許容領域（３）と、そのＩ／Ｏ配置領域（２）に沿って形成され、その容量セルの配置が禁止された禁止領域（１１）とを含む。 （もっと読む）

【課題】従来技術の半導体集積回路では、電源遮断領域において発生する電圧降下等を抑制することができないという問題があった。
【解決手段】本発明にかかる半導体集積回路は、高電位側電源ライン１４及び低電位側電源ライン１５と、部分電源ライン１３ａ，１３ｂと、高電位側電源ライン１４と部分電源ライン１３ａとの間に設けられた電源スイッチＳＷＡ１〜ＳＷＡｍと、部分電源ライン１３ａと低電位側電源ライン１５との間に設けられた内部回路１２ａと、高電位側電源ライン１４と部分電源ライン１３ｂとの間に設けられた電源スイッチＳＷＢ１〜ＳＷＢｎと、部分電源ライン１３ｂと低電位側電源ライン１５との間に設けられた内部回路１２ｂと、部分電源ライン１３ａ，１３ｂ間に設けられ、電源スイッチＳＷＡ１〜ＳＷＡｍ，ＳＷＢ１〜ＳＷＢｎがオンの場合にオンに制御される電源スイッチＳＷＸ１〜ＳＷＸｐと、を備える。 （もっと読む）

【課題】チップ面積を縮小しつつ、高信頼性を実現する半導体装置を提供する。
【解決手段】半導体装置は、第１、第２配線Ｓ１，Ｓ２を有する第１回路部２１０と、第３、第４配線Ｓ３、Ｓ４を有する第２回路部２２０と、それらの間に設けられ、第１回路部２１０から第２回路部２２０に向かう方向に直交する方向に沿って隣接する第１、第２トランジスタＴＲ１、ＴＲ２を有する中間部２３０と、を備え、第１トランジスタＴＲ１の一方の拡散層ＤＡ１の第１接続領ＣＡ１内の高濃度領域ＣＡＩ１は第１配線Ｓ１に、他方の拡散層ＤＢ１は第３配線Ｓ３に接続される。第１接続領域ＣＡ１とゲートＧ０１との距離は、第２接続領域ＣＡ２とゲートＧ０２との距離よりも長い。第１トランジスタＴＲ１の一方の拡散層ＤＡ１の第１接続領域ＣＡ１とゲートＧ０１との間には、第１接続領域ＣＡ１よりも幅が狭い延在領域ＥＡ１が設けられる。 （もっと読む）

実施形態は、集積回路（ＩＣ）を設計する方法（たとえば、コンピュータで実現される方法）に関する。この実施形態において、基板（４０２）上の集積回路の導電層（４０４−１，４０４−２，４０４−３，４０４−４，４０４−５）を記述するレイアウトデータ（４００）が、集積回路のための設計仕様データに従って生成される。導電層は、ボンディングパッド（４０６）の最上層を含む。レイアウトデータにおける金属構造体（４０８）が変更されて、各々のボンディングパッド（４０６）の下の閾値体積内の導電層（４０４−１，４０４−２，４０４−３，４０４−４，４０４−５）の重畳した平面内における金属密度を最大化する。レイアウトデータ（４００）の記述は、集積回路を製造するための１以上のマスクに生成される。重畳した平面内における金属密度を最大化することにより、相互接続体における誘電性材料（４１２）を通る縦方向チャネルが減少される、あるいはなくなる。したがって、α粒子が容易に相互接続体を貫通して下部の基板（４０２）に達することができなくなり、メモリセルにおけるシングルイベントアップセットのようなソフトエラーを減少させる。
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