【課題】配線抵抗に起因した電圧降下を抑制し、検査工程での誤判定を受けにくい半導体チップおよび半導体ウェハを提供する。更に、配線抵抗に起因した電圧降下を抑制し、検査工程で誤判定を受けにくい半導体チップの検査方法を提供する。
【解決手段】電極パッド領域は、絶縁膜（７）上で一列に配列されたｎ個（ｎ≧３）の電極パッド（４_ｍ−４から４_ｍ＋４）を備える。内部セル領域は、電極パッド領域側に配列されている半導体回路（３_ｌ−３から３_ｌ＋３）にそれぞれ接続された配線（ＶＤＤＬ）をｎ個の電極パッドの配列方向に備える。ｎ個の電極パッドの内、第１の電極パッド（４_ｍ−１）と、第１の電極パッドから１個の電極パッドを隔てた第２の電極パッド（４_ｍ＋１）とが、絶縁膜中で互いに接続され、かつ、配線Ｌ_ｍ−１およびＬ_ｍ＋１によって、配線（ＶＤＤＬ）にそれぞれ接続されている。 （もっと読む）

【課題】占有面積の小さな直線状の電気ヒューズを有する半導体装置を提供する。
【解決手段】複数の突出部１０ｆは、電気ヒューズ部１０ａの中央位置からずれた位置、より具体的には、ビア１０ｄに近くかつビア１０ｅから遠い位置に設けられている。また、複数の突出部２０ｆは、電気ヒューズ部２０ａの中央位置からずれた位置、より具体的には、ビア２０ｄから遠くかつビア２０ｅに近い位置に設けられている。つまり、突出部１０ｆおよび突出部２０ｆは、ジグザグ状に配置されている。 （もっと読む）

【課題】新たな要因に起因したクラックの発生を抑制すること。
【解決手段】第１のＡｌ配線３１と絶縁膜３３とを含む第１のＡｌ配線層３０と、第２のＡｌ配線４１と絶縁膜４３とを含む第２のＡｌ配線層４０と、複数の第３のＡｌ配線５１と絶縁膜５２とを含む第３のＡｌ配線層５０と、第１のＡｌ配線３１と第２のＡｌ配線４１とを接続する第１のビア３２と、第２のＡｌ配線４１と第３のＡｌ配線５１とを接続する第２のビア４２とを有し、少なくとも一部の第３のＡｌ配線５１は隣り合う第３のＡｌ配線５１同士の間隔Ｂが２．２５μｍ以下である隙間６０を形成しており、平面視で隙間６０の中の少なくとも一部は第１のＡｌ配線３１及び第２のＡｌ配線４１と重ならない領域を有し、隙間６０を形成するように対峙した第３のＡｌ配線５１の対峙方向の配線幅Ｃは１５μｍより大きく、第２のビア４２同士の間隔Ｆは第２のビア４２の径Ｇの３倍以上である半導体装置。 （もっと読む）

【課題】チップ面積の増大を抑制しつつ、ダミー配線パターンの配置にかかる工数を低減する。
【解決手段】レイアウト設計方法は、レイアウト設計装置が、レイアウト領域に対して、半導体集積回路の配置配線（Ｓ１）を行った後、レイアウト領域に配置されているバルクセルを抽出し（Ｓ２）、レイアウト領域において、抽出したバルクセルの周囲に、所定の大きさを備える空き配線領域が存在するかどうかを検索し（Ｓ３）、検索の結果、所定の大きさを備える空き配線領域を検出した場合、抽出したバルクセルの座標を基準にして、検出した空き配線領域にダミー配線パターンを配置（Ｓ４）する。 （もっと読む）

【課題】半導体集積回路のレイアウト検証であって、検証済のレイアウトパタンデータへ部分的に変更を加えた後で行うＤＲＣ検証において、検証の対象とならない箇所に対するＤＲＣ検証の時間を省略し、アンテナ比のようなＤＲＣ検証の時間を短縮する。
【解決手段】検証済のレイアウトパタンデータへ部分的に変更を加えた後で行うＤＲＣ検証において、変更箇所から等電位追跡を用いてＤＲＣ検証の検証対象箇所を特定する。具体的には、変更前後のレイアウトパタンデータの差分図形を抽出して該差分図形から変更ノードを抽出する。また、変更後のレイアウトパタンデータに対して等電位番号を付与して該等電位番号を参照して該変更ノードと同じ等電位番号を持つ検証対象箇所を抽出する。更に、前抽出された記検証対象箇所に対して、アンテナ比のＤＲＣ検証を実行する。 （もっと読む）

【課題】半導体装置の電流による配線破壊箇所の予測方法において、解析時間を短縮する。
【解決手段】下層配線１４Ａ，１４Ｂをそれぞれ一つの直列抵抗で、第１の下層ビア１５Ａ，第２の下層ビア１５Ｂを１個の抵抗で、第１の上層ビア１７Ａ、第２の上層ビア１８Ｂを１個の抵抗で、第１及び第２の上層配線１６Ａ，１６Ｂを抵抗ブリッジ回路で、パワートランジスタＴＲを直列抵抗で、それぞれモデリングしてなる解析モデルをモデリング用計算機により生成する。回路シミュレータ３により、解析モデルにおけるパワートランジスタＴＲに電流を供給し、解析モデルにおける各抵抗に流れる電流に基づいて、第１及び第２の下層配線１４Ａ，１４Ｂ、第１及び第２の上層配線１６Ａ，１６Ｂにおける各抵抗の電流密度を計算し、各抵抗の電流密度と、配線破壊を起こす電流密度閾値とを比較器４により比較することにより、配線破壊箇所を予測する。 （もっと読む）

【課題】３層以上の配線を接続する際に、最も効率的にかつ最小面積で接続を行えるコンタクト構造を実現可能な半導体装置およびその製造方法、並びに表示装置を提供する。
【解決手段】基板２０１上に３層以上のｎ層の導電層２０２〜２０４が積層して形成され、ｎ層の導電層がコンタクトパターンを介して接続され、コンタクトパターンが形成される一つの主コンタクト領域には、（ｎ−１）個の導電層２０２，２０３を接続する（ｎ−１）個の接続領域２１１，２１２を有し、（ｎ−１）個の導電層のうち基板２０１に対する積層方向（基板２０１の主面に対する法線方向）において第１層より上層の導電層は、その終端部がコンタクトパターンＣＰＴＮの縁の一部に臨むように形成され、（ｎ−１）個の導電層は、第ｎ層の導電層により電気的に接続されている。第ｎ層の導電層は、コンタクトパターンＣＰＴＮであるコンタクト孔を埋めつくよう形成されている。 （もっと読む）

【課題】半導体集積回路装置において、レイアウトの面積効率の低下を抑制可能となる、マルチハイトセルのレイアウト構造を提供する。
【解決手段】標準論理セル１０は、電源配線または接地配線となるメタル配線１２を共有するようにＹ方向に隣接して配置された第１および第２回路領域Ａ１，Ａ２を備えている。Ｘ方向において、第１回路領域Ａ１の両端部の位置ｘ１ａ，ｘ１ｂと第２回路領域Ａ２の両端部の位置ｘ２ａ，ｘ２ｂとは、少なくともいずれか一方が異なっている。すなわち、標準論理セル１０の外形形状ＣＦは、第１および第２回路領域Ａ１，Ａ２の外形形状が矩形であるにもかかわらず、非矩形となっている。 （もっと読む）

【課題】キャパシタの電極として機能する配線の延伸方向への電流供給を容易とすること。
【解決手段】第１金属層１２と、前記第１金属層の膜厚方向に離間して設けられ、第１方向および前記第１方向に交差する第２方向に配列された複数の孔３６を備えた第２金属層１４と、前記第２金属層の膜厚方向で前記第１金属層とは反対側に離間して設けられ、前記第１方向および前記第２方向とは異なる方向に延伸し、第１配線と第２配線とが交互に設けられた複数の第１配線１６ａおよび複数の第２配線１６ｂと、前記複数の第１配線と前記複数の第２配線との間に設けられた誘電体膜２６と、前記複数の第１配線を、それぞれ前記複数の孔を通過し前記第１金属層に電気的に接続する複数の第１ビア配線３２と、前記複数の第２配線を、それぞれ前記第２金属層に電気的に接続する複数の第２ビア配線３４と、を具備するキャパシタ。 （もっと読む）

【課題】発熱体である抵抗から熱容量の大きいアノード領域への放熱を阻止し、ジュール熱を効率的に抵抗で消費するようにして、電気ヒューズの切断電力の低減化を図る。
【解決手段】絶縁膜５上にポリシリコン層６を形成し、該ポリシリコン層６上の一部に絶縁膜マスクを形成する。次に、該絶縁膜マスク層で被覆された以外のポリシリコン層６上にシリサイド層７を形成する。次にフォトエッチング工程を経てシリサイド層７、ポリシリコン層６をエッチングし、アノード領域１、カソード領域２及びアノード領域１とカソード領域２を接続するリンク領域３からなる電気ヒューズを形成する。電気ヒューズは、アノード領域１とリンク領域３の境界を挟んでリンク領域３方向からアノード領域１の一部に延在する非シリサイド領域を具備する。リンク領域３の非シリサイド領域は高抵抗領域１１を構成し、アノード領域１の非シリサイド領域は熱伝導阻止層１ｂを構成する。 （もっと読む）

【課題】標準論理セルのセル高さを縮小する。
【解決手段】第１，第２，第３の電源配線(WP1,WP2,WP3)および複数の第１の信号配線(WS1)は、半導体基板の上層に形成され、少なくとも１つの第２の信号配線(WS2)は、複数の第１の信号配線(WS1)の上層に形成される。第１および第２の電源配線(WP1,WP2)は、セル高さ方向に互いに離間してセル幅方向に延伸する。第３の電源配線(WP3)は、第１および第２の電源配線(WP1,WP2)の間をセル幅方向に延伸する。複数の第１の信号配線(WS1)は、第１，第２，第３の電源配線(WP1,WP2,WP3)から離間し、複数の回路要素(DF,GW)の少なくとも１つに電気的に接続される。少なくとも１つの第２の信号配線(WS2)は、セル幅方向に延伸し、複数の回路要素(DF,GW)および複数の第１の信号配線(WS1)の少なくとも１つに電気的に接続される。 （もっと読む）

【課題】配線層間膜の平坦化を行いながら、クラックの伝搬と配線層間膜の剥がれを抑制することを目的とする。
【解決手段】電極パッド１１３形成領域の、低誘電率膜より誘電率の高い配線層間膜からなる多層配線層領域において、ダミービアを形成しないことにより、配線層間膜の平坦化を行いながら、クラックの伝搬と配線層間膜の剥がれを抑制することができる。 （もっと読む）

【課題】配線間のピッチを縮小可能にした半導体装置を提供する。
【解決手段】半導体基板に形成された複数のトランジスタと、第１の方向に延在する第１の配線を備えた第１の配線層と、第１の配線層よりも上層に設けられ、第１の方向と交差する第２の方向に延在し、第１の配線と電気的に接続された第２の配線を備えた第２の配線層と、半導体基板と第１の配線層との間に設けられ、複数のトランジスタに接続する第１の中継配線と、第１の中継配線が形成された第１の中継配線層と第１の配線層との間に設けられ、第１の配線と複数のトランジスタのうちの一つとを接続する第２の中継配線とを有する構成である。 （もっと読む）

【課題】セル高さが低減した場合であっても、容量セルの容量値を十分に確保可能なレイアウト構成を提供する。
【解決手段】第１の電源電圧を供給する電源配線１１が第１の方向に延びており、電源配線１１と平行に、第２の電源電圧を供給する電源配線１２および第３の電源電圧を供給する電源配線１３が延びている。容量素子１６は、ソースおよびドレインに第１の電源電圧が与えられ、ゲートに第２または第３の電源電圧が与えられるトランジスタによって構成されている。容量素子１６は電源配線１１の下に、電源配線１２側の領域から電源配線１３側の領域にわたって形成されている。 （もっと読む）

【課題】半導体装置の電源線および接地線の高抵抗化を抑制する。
【解決手段】第１の方向に延伸された第１の回路セル列及び第２の回路セル列と、第１の方向に延伸され、第１の回路セル列上に配置され、第１の電源線には第１の電源電位が供給される、第１及び第２の電源線と、第１の方向に延伸され、第２の回路セル列上に配置され、第２の電源電位が供給される第３の電源線と、第２の電源線と第３の電源線との間に接続され、導通状態において第２の電源線と第３の電源線とを接続して第３の電源線から第２の電源線に第２の電源電位を供給し、非導通状態において第２の電源線と第３の電源線とを電気的に切り離す第１のトランジスタと、第１の回路セル列に配置され、第１の電源線から供給される第１の電源電位と第２の電源線から供給される第２の電源電位との間の電源電圧で動作する第１の回路素子とを備える。 （もっと読む）

【課題】ロジック回路を含む半導体装置に関し、処理時間を短縮し製造コストを低減する。
【解決手段】ロジック回路の形成領域（１１４）は、所定の精度で光近接補正処理された第１領域（１１４ｂ，１７０）と、所定の精度より低い精度で光近接補正処理された第２領域（１１４ａ，１８０）とを備える。特に第１領域（１１４ｂ，１７０）は、トランジスタとして動作するゲート配線（１７２）を有し、第２領域（１１４ａ，１８０）は、トランジスタとして動作しないダミーレイアウト（１８２）を有する。 （もっと読む）

【課題】 例えば半導体集積回路等のチップに搭載する電気ヒューズの容量を省スペースで効率よく増加させることのできる電気ヒューズ、及び、それを備える半導体装置を提供する。
【解決手段】 電気ヒューズは、第１導電層４と、第１導電層４上に形成された第２導電層５とを有しフィラメント１を備える。そして、フィラメント１は、第１導電層４の状態及び第２導電層５の状態の組み合わせを変えることにより、少なくとも３つの識別可能な抵抗状態が生成されるように構成される。 （もっと読む）

【課題】半導体集積回路の長寿命化、および設計期間の短縮を同時に実現すること。
【解決手段】設計支援装置７００は、検出部７０１により、レイアウト情報によって表現された設計対象回路から配線間を接続するビアを検出する。つぎに、決定部７０２により、配線間を接続しないダミービアの接続位置を、検出部７０１によって検出されたビアに接続された配線のうち、少なくとも一つの配線上の位置に決定する。そして、挿入部７０４により、決定部７０２によって決定された接続位置にダミービアを挿入する。 （もっと読む）

【課題】電源幹線内で同電位の電源線を相互に接続することにより配線抵抗を削減するとともに、電源幹線間で同電位の電源線を接続することにより配線抵抗をさらに削減できるようにすること。
【解決手段】半導体集積回路装置は、第１の層において第１の方向に延伸する第１の電源線および第２の電源線と、第２の層において第１の方向に延伸するとともに第１の電源線の直上に設けられた第３の電源線と、第２の層において第１の方向に延伸するとともに第２の電源線の直上に設けられた第４の電源線とを備え、第１の電源線および第２の電源線は第１の方向に延伸するセル棚（セル列）に含まれる複数のセルに電源を供給し、第３の電源線は第１の電源線の電位と異なる電位が供給され、第４の電源線は第２の電源線の電位と異なる電位が供給される。 （もっと読む）

【課題】高歩留まり且つ低コストで半導体装置を製造することができるパターン作成方法を提供すること。
【解決手段】実施形態によれば、パターン作成方法が提供される。パターン作成方法では、設計パターンに応じた基板上パターンを形成できるよう前記基板上パターンに応じたマスクパターンを作成する際に、前記設計パターン間が満たす必要のある相対関係に基づいて、前記設計パターン間に対応するマスクパターン間が前記相対関係を満たすよう前記マスクパターンを作成する。 （もっと読む）