【課題】キャッピング層及び絶縁層のマイクロ電子デバイスからの除去に関する改良された組成物を提供する。
【解決手段】シリコン含有層を、かかる層をその上に有するマイクロ電子デバイスから除去する除去組成物及び方法を開示する。除去組成物は、次のものに限定されないが、シリコン酸化物、プラズマエンハンスド・テトラエチルオルソシリケート（Ｐ−ＴＥＯＳ）、ボロホスホシリケートガラス（ＢＰＳＧ）、プラズマエンハンスド酸化物（ＰＥＯＸ）、高密度プラズマ酸化物（ＨＤＰ）、ホスホシリケートガラス（ＰＳＧ）、スピンオン誘電体（ＳＯＤ）、熱酸化物、アップドープされたシリケートガラス、犠牲酸化物類、シリコン含有有機ポリマー類、シリコン含有ハイブリッド有機／無機材料類、有機シリケートガラス（ＯＳＧ）、ＴＥＯＳ、フッ素化シリケートガラス（ＦＳＧ）、半球状グレイン（ＨＳＱ）、炭素ドープされた酸化物（ＣＤＯ）ガラス、及びこれらの組み合わせを含む総を、下部電極、デバイス基板、及び／又はエッチストップ層の材料に対して、選択的に除去する。 （もっと読む）

【課題】チャネル幅やチャンネル長が異なるにも係らずほぼ同じ閾値電圧が要求される複数種類のトランジスタを有する半導体装置において、工程数を削減する。
【解決手段】半導体装置は、少なくともチャネル幅が互いに異なる複数のトランジスタを有しており、これらトランジスタの閾値電圧が、これらトランジスタへの実質的に等しいチャネルドーズ量と、これらトランジスタのゲート絶縁膜への所定金属の付着および／またはこれらトランジスタのゲート電極材料による仕事関数制御（すなわち、これらトランジスタのチャネル領域に対するゲート構造（ゲート絶縁膜および／またはゲート電極）に基づく仕事関数制御）との両方を用いて、ほぼ同じに設定されている。 （もっと読む）

【課題】余分なインターフェース回路等を必要とせず、記憶情報を光学的に設定して電気的に書き込むことができる不揮発性メモリ回路および装置を提供する。
【解決手段】第１のインバータ２１および第２のインバータ２２からなるフリップフロップ２０と、前記フリップフロップの非反転出力端子Ｃと接地線ＧＮＤとの間に接続された第１のＭＩＳ型トランジスタ１１と、前記フリップフロップの反転出力端子Ｃ＿と前記接地線との間に接続された第２のＭＩＳ型トランジスタ１２と、前記第１のＭＩＳ型トランジスタおよび第２のＭＩＳ型トランジスタのゲートに接続された書込ワード線ＷＬＷとを備えた不揮発性メモリ回路であって、前記フリップフロップの前記非反転出力端子と前記接地線との間に接続された第１のフォトダイオード４１と、前記フリップフロップの前記反転出力端子と前記接地線との間に接続された第２のフォトダイオード４２とを有する。 （もっと読む）

【課題】キャパシタ内の揮発性副産物を除去して電極の伝導性を向上させ、より高い静電容量が得られる半導体素子のキャパシタ形成方法を提供する。
【解決手段】半導体基板上にストレージノード電極を形成する工程と、ストレージノード電極上に、高誘電定数を持つ誘電体膜を形成する工程と、誘電体膜上にプレート電極を蒸着する工程と、プレート電極上にキャッピング膜を蒸着しながら当該半導体基板上に水素原子（Ｈ）を含有するガスを供給して、当該電極内に残留する反応不純物を排出させる工程と、を含む構成とした。 （もっと読む）

【課題】回路動作速度を犠牲にすることなく、待機時の消費電力を小さくすることが可能な半導体集積回路装置を提供する。
【解決手段】同一Si基板上に少なくともソース・ゲート間又はドレイン・ゲート間に流れるトンネル電流の大きさが異なる複数種類のMOSトランジスタを設け、当該複数種類のMOSトランジスタの内、トンネル電流が大きい少なくとも１つのMOSトランジスタで構成された主回路と、トンネル電流が小さい少なくとも１つのMOSトランジスタで構成され、主回路と２つの電源の少なくとも一方の間に挿入した制御回路を有し、制御回路に供給する制御信号で主回路を構成するソース・ゲート間又はドレイン・ゲート間に電流が流れることの許容／不許容を制御し、待機時間中に主回路のINとOUTの論理レベルが異なる際のIN−OUT間リーク電流を防止するスイッチを主回路のIN又はOUTに設ける。 （もっと読む）

【課題】セル面積の縮小化とともに、シェアードコンタクト形成時のゲート電極側部に形成されたサイドウォールの膜減りによる半導体基板への突き抜けを防止する。
【解決手段】半導体基板上にゲート絶縁膜を介してゲート電極１３が形成され、その両側にサイドウォール１５，１６が形成され、ゲート電極１３両側の半導体基板にソース・ドレイン１７，１８が形成されている半導体基板上に、ゲート電極１３、ソース・ドレイン１７，１８等を被覆する犠牲膜２３を形成する工程と、犠牲膜２３にゲート電極１３上から一方側のソース・ドレイン１８上を開口するシェアードコンタクト２４を形成する工程と、シェアードコンタクト２４の内部にゲート電極１３と一方側のソース・ドレイン１８に接続する導電性プラグ２６を形成する工程と、犠牲膜２３を除去する工程とを備えたことを特徴とする。 （もっと読む）

【課題】チャネルストップ注入層が活性領域に形成されることを防止して、トランジスタ特性の低下を防止した半導体装置を提供する。
【解決手段】ランダムロジック部ＲＰはボディコンタクト部ＢＤを有するのに対し、ＳＲＡＭ部ＳＰはボディコンタクト部ＢＤを有していない。また、ＳＲＡＭ部ＳＰの周辺回路ＰＰは、ランダムロジック部にはＰＴＩ構造を採用し、そのＭＯＳトランジスタはＰＤＳＯＩ−ＭＯＳトランジスタとしてボディ固定される構成となっている。 （もっと読む）

【課題】低消費電力で小型な半導体記憶装置を提供する。
【解決手段】複数のメモリセルから成るメモリセルアレイを有する半導体記憶装置において、データの読み書きの単位となる、列方向に配列された複数のローカルブロックを、メモリセルアレイＣ１１〜Ｃ２４を列方向に分割することで形成し、データの読み書きのため複数のメモリセルＣ１１〜Ｃ２４を制御するバンク制御回路１２０を、複数のローカルブロック単位に配置するとともに、それぞれ隣接するメモリセルとウエルを共有させる。 （もっと読む）

【課題】メモリーにおいて波長以下の線幅を有する微細なワード線やデータ線をパターニングする際、メモリーアレーとサブワードドライバやセンスアンプの境界部において、パターン端部で生ずる回折光が干渉するためワード線やデータ線端がショートしたり、断線を起こす問題を解決するパターン形成方法を提供する。
【解決手段】ワード線やデーター線をパターニングするためのマスクパターン（ａ）において、終端部の隣り合うワード線ＷＬ１、ＷＬ２、ＷＬ５、ＷＬ６の長さを変えて先端をずらし、さらにワード線端ＷＬ１、ＷＬ２、ＷＬ５，ＷＬ６を斜めに角を落とす。レジストパターン内の分離やパターン同士の接触を防止することができ、パターニングする配線の断線や、配線間のショートを防止することができる。 （もっと読む）

【課題】小型化および大容量化が容易な半導体メモリを提供する。
【解決手段】本発明の積層メモリ１は、絶縁フィルム５上に配線部３および回路部４を印刷して形成した半導体メモリ２を積層して構成されている。そして、配線部３は、半導体メモリ２の端部まで達しており、該端部にて各層の半導体メモリ２を接続することができる。したがって、半導体メモリ２内に、隣り合う半導体メモリ２と接続するための構成を設ける必要がないので、半導体メモリ２の構成を簡略化でき、積層メモリ１を小型化することができる。また、積層する半導体メモリ２の枚数を増やすことで容易に大容量化することができる。 （もっと読む）

【課題】複数の半導体記憶装置を混載した場合であってもより効率的なデータ転送が可能な半導体記憶装置を提供すること。
【解決手段】本発明の半導体記憶装置は、基板と、基板上に形成される揮発性の第一の半導体記憶装置及び不揮発性の第二の半導体記憶装置とを有する半導体装置であって、第一の半導体記憶装置及び第二の半導体記憶装置のそれぞれは、チップイネーブル信号を入力するための第一のパッド、書き込みイネーブル信号を入力するための第二のパッド、出力イネーブル信号を入力するための第三のパッド、アドレス信号を入力するための第四のパッド、データを入力するための第五のパッドを有し、かつ、第一の半導体記憶装置は、第二の半導体記憶装置における第一のパッドに電気的に接続される第六のパッドを、第二の半導体記憶装置は、第一の半導体記憶装置における前記第一のパッドに電気的に接続される第七のパッドを、有している。 （もっと読む）

【課題】ソフトエラーを防止しつつ小型化を図ることが容易な半導体記憶装置を提供すること。
【解決手段】ボトムウェル３と、該ボトムウェルよりも不純物の注入深さが浅い複数のウェル５ｐ，５ｎとを有する半導体記憶装置１０を構成するにあたり、複数のウェルの各々はメモリセルアレイＭＣＡを平面視上横切るようにして互いに平行に配置し、メモリセルアレイでのセル配列構造は、複数のバリューセルＣｖが配置されたバリューセル領域Ｖを複数のダミーセルＣｄが配置されたダミーセル領域Ｄで取り囲んだ構造とし、平面視したときに、バリューセル領域はボトムウェルに含まれ、かつボトムウェルの縁はダミーセル領域の下に位置するように、ボトムウェルの形状および大きさを選定する。 （もっと読む）

【課題】
メモリセルを複数のメモリブロックに分ける分割プリチャージ方式の半導体記憶装置では、データ線ＤＬ、反データ線ＤＬＢが長くなり、クロストークの影響が大きかった。
【解決手段】
データ線ＤＬ、又は反データ線ＤＬＢのみからなる列は、相補関係にあるデータ線ＤＬと反データ線ＤＬＢとの複合列が隣り合うように配置されることを特徴とする。この場合、各データ線ＤＬ、各反データ線ＤＬＢの間隔を大きくすることなく、クロストークの影響を半分に減らすことができる。 （もっと読む）

【課題】リペア用スペアメモリセルと、プロセス的なパターン密度の緩和用パターンのチップ面積に対する増加を抑える半導体記憶装置を提供する。
【解決手段】複数のメモリセルをマトリックス状に配置し、任意のアドレス情報により動作を行い、前記メモリセルマトリックス６を囲む外側領域に前記メモリセルと同様の形状のパターン６ａを備え、前記メモリセルマトリックス６と周辺回路パターンとのパターン密度の緩和を図る半導体記憶装置において、前記パターン６ａを、前記メモリセルと同一パターンとし、前記パターンをリペア用スペアメモリセルとして使用する。 （もっと読む）

【課題】半導体集積回路装置の静的消費電流テストや複数の機能回路の電気的特性を複数の半導体集積回路装置で同時に行っても、半導体集積回路装置個々の静的消費電流特性や複数の機能回路の電気的特性を高い精度で測定可能とする。
【解決手段】電源電圧発生器(301A-301D)は、同時に検査される複数の半導体集積回路装置(1A-1D)に対応して設けられ、半導体集積回路装置毎に、半導体集積回路装置を夫々動作させるための電源電圧を発生する。制御回路(CPU)は、複数の半導体集積回路装置を同時に検査するため、夫々の半導体集積回路装置に対応して独立に設けられている。判定器(JUDGE)は、複数の半導体集積回路装置に夫々対応して設けられ、夫々の前記半導体集積回路装置の電気的特性の許容範囲を判定する。制御回路(CPU)は、複数の半導体集積回路装置の検査を独立に制御して同時に検査する。 （もっと読む）

【課題】メモリ・セルの設計に関する種々の制約を同時に叶えるメモリ・セルの金属ラインのレイアウトを提供する。
【解決手段】メモリ・セルは、第１の方向に走るポリシリコン・ゲート２を有して提供される。金属ラインの一連の層は、第１の方向と実質的に直交する第２の方向に走るビット・ライン４の層を含み、その後に、第２の方向に走るデータ・ライン６を含み、そして、次に、第１の方向に走るワード・ライン８を含んで、提供される。データ・ライン６は、ビット・ライン４が、メモリ・セル内に記憶されたデータ値を感知するために用いられている間に保持されている値にプリチャージされる。 （もっと読む）

【課題】従来の半導体装置では、チップの全域に亘りグリッド点に基づいてパターニングが行われていたために、チップサイズが増大する問題があった。
【解決手段】本発明にかかる半導体装置は、格子状に配列されたグリッド点３０に基づきパターンが形成される第１の領域１２と、外周の形状がグリッド点３０に基づき規定されるレイアウトセルが複数形成される第２の領域１３とを有し、レイアウトセル内のパターンは、配線ルールに基づき形成され、レイアウトセル内のパターンのうち前記第１の領域１２内のパターンと接続されるパターンは、第１の領域１２との境界においてグリッド点に基づき形成されるものである。 （もっと読む）

【課題】メモリセルの冗長救済に用いるヒューズを複数のメモリ回路について共有化した場合に対応した歩留まり予測を可能にする。
【解決手段】複数のメモリ回路１〜４が、冗長救済のためのヒューズを共有する場合には、複数のメモリ回路１〜４をその総容量に等しい容量を有する１つのメモリ回路５と置換して、歩留まり算出を行う。 （もっと読む）

【課題】ＣＭＯＳプロセスによるロジックＬＳＩにおいて一般に用いられる基本的構成回路のみを用いてＣＭＩＳ型半導体不揮発記憶回路を実現する。
【解決手段】ＭＩＳトランジスタ１５と、ＭＩＳトランジスタ１６とを有し、選択ノード１７には、ＭＩＳトランジスタ１５，１６の何れか一方の閾値電圧に消えずに残る変化を引き起こす書き込み電圧が供給される不揮発性メモリセル４と、ＮＯＲ（又はＮＡＮＤ）論理を出力する論理ゲート１１，１２を有するＲＳフリップフロップを備え、倫理ゲート１１，１２は、前記第１及び第２の出力ノードのラッチを解除するためのリストア信号が入力されるリストア端子を備えた構成とする。 （もっと読む）

【課題】ワード線ドライバの新レイアウトによりチップサイズの縮小を図る。
【解決手段】本発明の例に関わる半導体メモリは、メモリセルアレイ１１と、メモリセルアレイ１１上に配置される複数のワード線ＷＬ１１，・・・ＷＬ１Ｃと、複数のワード線ＷＬ１１，・・・ＷＬ１Ｃの各々に１つずつ接続される複数の転送トランジスタ２１とを備え、複数の転送トランジスタ２１のうちの１つは、他の１つの転送トランジスタと向きが異なる。 （もっと読む）