【課題】ビット線コンタクト材料膜を直接にエッチングしてビット線コンタクトプラグを形成する方法を提供する。
【解決手段】方法は、ゲート構造と、基板内にありゲート構造の両側に隣接するソース／ドレインを備えるトランジスタを含む基板を設ける段階、基板の上に導電膜を形成し、導電膜の上にビット線コンタクト材料膜を形成し、ビット線コンタクト材料膜にハードマスク膜を形成する段階、導電膜をエッチングストップ膜として用い第一エッチング工程を行い、ハードマスク膜とビット線コンタクト材料膜をエッチングし、ソース／ドレインの上にビット線コンタクトプラグを形成する段階からなる。 （もっと読む）

【課題】デュアルダマシン（Dual-Damascene）法を用いた多層Ｃｕ配線の形成工程を簡略化する。
【解決手段】層間絶縁膜４５上に形成したフォトレジスト膜５１をマスクにして層間絶縁膜４５をドライエッチングし、層間絶縁膜４５の中途部に形成したストッパ膜４６の表面でエッチングを停止することによって配線溝５２、５３を形成する。ここで、ストッパ膜４６を光反射率の低いＳｉＣＮ膜によって構成し、フォトレジスト膜５１を露光する際の反射防止膜として機能させることにより、フォトレジスト膜５１の下層に反射防止膜を形成する工程が不要となる。 （もっと読む）

【課題】厚さが異なる２種類以上のゲート絶縁膜を有する半導体集積回路装置の信頼性を向上させることのできる技術を提供する。
【解決手段】半導体基板１の表面に形成された酸化シリコン膜６の上層に酸化シリコン膜７を形成し、次いで厚いゲート絶縁膜を形成する領域Ａを覆ったフォトレジストパターン８をマスクとして、薄いゲート絶縁膜を形成する領域Ｂの酸化シリコン膜６，７を除去した後、フォトレジストパターン８および酸化シリコン膜７を除去し、続いて熱酸化処理を半導体基板１に施すことによって、厚さの異なるゲート絶縁膜を形成する。 （もっと読む）

【課題】２層ゲート構造と１層ゲート構造を有する半導体記憶装置において１層ゲート構造を有する回路素子のゲート電極と基板間の電気的短絡を防止する。
【解決手段】本発明は、１層ゲート構造を有する選択ゲートトランジスタ及びＭＯＳトランジスタの下層ゲート電極層２３ｂ、２３ｃの膜厚をメモリセルトランジスタの浮遊ゲート電極層２３ａの膜厚より厚くすることにより、第２電極間絶縁層２４ｂ、２４ｃに開口部２８ｂ、２８ｃを形成する際のエッチングにより下層ゲート電極層２３ｂ、２３ｃを貫通しゲート絶縁層２２ｂ、２２ｃの上面が露出されることを防止する。従って、後の下層ゲート電極層２３ｂ、２３ｃの露出表面に形成された自然酸化膜を除去する際にゲート絶縁層２２ｂ、２２ｃが同時に除去されることがなく、選択ゲートトランジスタ及びＭＯＳトランジスタのゲート電極ＳＧ、ＴＧと半導体基板２１との電気的ショートを防止することができる。 （もっと読む）

【課題】金属からなる層間配線を容易に形成できる三次元半導体デバイスの製造方法、基板生産物の製造方法、基板生産物、及び三次元半導体デバイスを提供する。
【解決手段】この製造方法は、シリコン基板８０の表面８０ａに有底の穴８２を形成する穴形成工程と、犠牲材料８５により穴８２を埋め込む埋込工程と、集積回路層９０をシリコン基板８０の表面８０ａに形成する集積回路形成工程と、シリコン基板８０の裏面８０ｂよりシリコン基板８０を薄化することにより、穴８２を貫通させると共にシリコン基板８０の裏面８０ｂから犠牲材料８５の一部を露出させる薄化工程と、犠牲材料８５を除去して金属材料を埋め込むことにより層間配線を形成する配線形成工程と、シリコン基板８０を他の基板上に積み重ね、集積回路層９０の回路と他の基板上の回路とを層間配線を介して電気的に接続する積層工程とを備える。 （もっと読む）

内蔵メモリ内の１以上の不良を修理するためのメモリ修理回路は少なくとも１つのヒューズレジスタ及び当該ヒューズレジスタに結合された状態機械回路を含む。状態機械回路は、（ｉ）内蔵メモリ内の１以上の不良に関するステータス情報を受信し、（ii）ステータス情報に基づいてメモリが修理可能かを判断し、（iii）メモリが修理可能であるとみなされるときは、メモリの不良メモリセルに対応するアドレスを記憶し、（iv）メモリ修理回路に供給された電圧源を用いて、不良メモリセルに対応するアドレスをヒューズレジスタに焼き付け、及び（ｖ）不良メモリセルに対応するアドレスがヒューズレジスタに焼き付けられたことを確認するように動作する第１の状態機械を実装する状態機械回路を備える。状態機械回路がさらに、（ｉ）少なくとも１つのヒューズレジスタに記憶された情報を内蔵メモリに関連する少なくとも１つの修理レジスタにダウンロードし、及び（ii）アドレスが内蔵メモリ内の不良メモリ部分に対応する回路で受信されると、不良メモリ部分へのアクセスを少なくとも１つの修理レジスタに再ルーティングするように動作する第２の状態機械を実装する。
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【課題】外部から局所的に圧力がかかっても破損しにくい半導体装置を提供する。また、外部からの局所的押圧による非破壊の信頼性が高い半導体装置を歩留まり高く作製する方法を提供する。
【解決手段】単結晶半導体領域を用いて形成された半導体素子を有する素子基板上に、有機化合物または無機化合物の高強度繊維に有機樹脂が含浸された構造体を設け、加熱圧着することにより、有機化合物または無機化合物の高強度繊維に有機樹脂が含浸された構造体及び素子基板が固着された半導体装置を作製する。 （もっと読む）

【課題】積層メモリ・ダイを利用する半導体構造とその構造を形成する方法を提供する。
【解決手段】半導体構造は、第１の半導体ダイＤ１と、前記第１の半導体ダイと同一の第２の半導体ダイＤ２を有している。第１の半導体ダイは、第１の識別回路ＩＤと、第１の半導体ダイの表面に、第１の複数個数の入出力パッドＰＩＯ１〜ＰＩＯｎを有している。第２の半導体ダイは、第２の識別回路を有しており、第１および第２の識別回路は、互に異なるプログラムを書き込まれている。第２の半導体ダイは、また、第２の半導体ダイ表面において第２の複数個数の入出力パッドを有している。第１の複数個数の入出力パッドは、各々、垂直方向に一直線上に配列されており、各第２の複数個数の入出力パッドの１個に接続されている。第２の半導体ダイは、第１の半導体ダイに対して垂直方向に一直線上に配列され、第１の半導体ダイに固着されている。 （もっと読む）

【課題】面積、消費電力、待ち時間が減少され、かつ再構成可能な集積回路を提供する。
【解決手段】再構成可能回路は、複数のロジックブロック（１）と、前記複数のロジックブロック（１）の間を接続する複数の配線（５，６）と、前記複数の配線（５，６）の間に選択的に挿入され、１ｋΩ以下のオン抵抗を有する複数のスイッチブロック（２）とを具備する。 （もっと読む）

【課題】ノイズによる誤動作を従来よりも低減すること。
【解決手段】メモリマクロ１は、複数のメモリセル３を含むメモリセルアレイ２と、メモリセル３に接続された相補デジット線対ＤＴｊ、ＤＢｊと、相補デジット線対ＤＴｊ、ＤＢｊに接続されたカラム系周辺回路６とを備えている。通過配線２０−１〜２０−Ｍは、メモリマクロ１上の相補デジット線対ＤＴｊ、ＤＢｊに対して垂直に交差する方向に設けられる。メモリマクロ１の相補デジット線対ＤＴｊ、ＤＢｊに水平な部分の長さをＹとし、部分Ｙのうちの、メモリセルアレイ２、カラム系周辺回路６の幅に対応する長さをそれぞれＹａ、Ｙｂとしたとき、Ｍが（Ｙａ＋Ｙｂ）／Ｙｂ以上である場合、カラム系周辺回路６上に設けられる通過配線を禁止するために、通過配線２０−１〜２０−Ｍの全てがメモリセルアレイ２上に均等に配置される。 （もっと読む）

Ｎ本のワード線を含む１つ以上のメモリアレイブロック（１０）を有するメモリを提供する。ここで、Ｎは１より大きい。このメモリは、該１つ以上のメモリアレイブロック（１０）に結合された複数のセンスアンプ（２８，２９）を備える。このメモリは、Ｍ個のダミービットセル（４２，４３）を含む１つ以上のダミービット線（４０，４１）をさらに備える。ここで、ＭはＮに等しい。このメモリは、該１つ以上のダミービット線（４０，４１）に結合されたタイミング回路（２０）をさらに備える。タイミング回路（２０）は、１つ以上のプルダウントランジスタスタック（６０，６１）を備え、同スタックはメモリアクセスのタイミング制御のために用いられるラッチ制御出力信号（１０４）を発生させるための感知回路（７０）に結合されている。タイミング制御には、読取動作について複数のセンスアンプ（２８，２９）をイネーブルとするためのセンストリガ信号（４４）を発生させること、書込動作について複数の書込ドライバ（２６，２７）をディスエーブルとするなど、メモリアクセスを終了させるためのローカルリセット信号（１００）を発生させること、またはその両方が含まれる。
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【課題】 積層メモリの貫通電極は同一配置位置であり、各層は並列接続となる。そのため各層を個別にアクセスするために複数の貫通電極が必要になるという問題がある。
【解決手段】 本発明の積層メモリは、各層の階層認識情報を設定するＩＤ用貫通電極の配置位置を異ならせた第１及び第２のメモリチップを交互に積層する。このように交互に積層することで、各層の階層認識情報用の内部回路はカスケード接続となる。内部回路は各層の階層認識情報を簡単に生成することができる。これらの階層認識情報を識別することで各層の動作又は非動作が選択できる積層メモリが得られる。 （もっと読む）

【課題】コンタクトライナー膜を有し、ゲート絶縁膜に水素を効果的に供給することが可能な構造を有するＰＭＩＳトランジスタを備える半導体装置を提供する。
【解決手段】活性領域１００上に形成されたＰ型ＭＩＳトランジスタを有する半導体装置は、ゲート絶縁１０２膜と、ゲート電極１０３と、側壁絶縁膜１１２と、ソースドレイン領域１０７と、ゲート電極１０３及び側壁絶縁膜１１２を覆うように形成されたコンタクトライナー膜１０９と、層間絶縁膜１１０と、コンタクトプラグ１１１とを備える、コンタクトライナー膜１０９は、側壁絶縁膜１１２の側面と活性領域１００の上面とが交わる角部近傍において、上面側から角部に向かって延びるスリット１０９Ａを有している。 （もっと読む）

【課題】面積を削減する階層ビット線方式を用いた半導体記憶装置を提供する。
【解決手段】各メモリセルアレイ１１の列を選択する複数のローカルビット線ＬＢＬと、２つのメモリセルアレイ１１ごとに１つ設けられ、かつメモリセルからローカルビット線ＬＢＬを介して転送されるデータを検知する複数のローカルセンスアンプ１２と、複数のローカルセンスアンプ１２に対応して設けられた複数のレプリカセル群１５と、複数のレプリカセル群１５にそれぞれ接続された複数のレプリカビット線ＲＢＬと、レプリカビット線ＲＢＬの電位に基づいてローカルセンスアンプ１２を活性化する複数の活性回路１４と、メモリセルを構成するトランジスタのウェル領域に電源を供給するためのコンタクトが配置されるコンタクト領域１７とを具備する。異なるローカルセンスアンプ１２に接続された２つのメモリセルアレイ１１は、コンタクト領域１７を挟まずに隣接している。 （もっと読む）

【課題】メモリの単位メガバイト当たり製造コストを、単にモノリシック回路集積法で慣用的に製造される回路の数分の一に低減させる
【解決手段】各層が別々に最適化されるように、別々の層（１０３）上へのメモリ回路（１０３）および制御論理回路（１０１）の物理的分離が可能な三次元（３ＤＳ）メモリ（１００）。幾つかのメモリ回路（１０３）について１つの制御論理回路（１０１）で十分であり、コストを低減できる。３ＤＳメモリ（１００）の製造は、メモリ回路（１０３）を５０μｍ以下の厚さに薄肉化する工程と、該メモリ回路を、ウェーハ基板形態のまま回路積層体に接合する工程とを有する。微粒子の高密度層間垂直バス相互接続部（１０５）が使用されている。３ＤＳメモリ（１００）製造方法は、幾つかの性能および物理的サイズ効率を可能にしかつ確立された半導体加工技術により実施される。 （もっと読む）

【課題】メモリの単位メガバイト当たり製造コストを、単にモノリシック回路集積法で慣用的に製造される回路の数分の一に低減させる
【解決手段】各層が別々に最適化されるように、別々の層（１０３）上へのメモリ回路（１０３）および制御論理回路（１０１）の物理的分離が可能な三次元（３ＤＳ）メモリ（１００）。幾つかのメモリ回路（１０３）について１つの制御論理回路（１０１）で十分であり、コストを低減できる。３ＤＳメモリ（１００）の製造は、メモリ回路（１０３）を５０μｍ以下の厚さに薄肉化する工程と、該メモリ回路を、ウェーハ基板形態のまま回路積層体に接合する工程とを有する。微粒子の高密度層間垂直バス相互接続部（１０５）が使用されている。３ＤＳメモリ（１００）製造方法は、幾つかの性能および物理的サイズ効率を可能にしかつ確立された半導体加工技術により実施される。 （もっと読む）

【課題】基板表面と基板上に形成された配線とで形成される段差部分にシリコン膜を形成した場合においても、メモリ素子の書き込み特性を低下させない半導体装置および当該半導体装置の作製方法を提供する。
【解決手段】絶縁表面を有する基板１０上に形成された第１の電極１１と、第１の電極１１の側壁部に形成されたサイドウォール絶縁層１２と、第１の電極１１上及びサイドウォール絶縁層１２を覆って形成されたシリコン膜１３と、シリコン膜１３上に形成された第２の電極１４と、を有し、第１の電極１１又は第２の電極１４は、シリコン膜１３と合金化する材料で形成されているメモリ素子を複数有している。 （もっと読む）

【課題】チップ平面上の余剰領域を削減し、チップサイズを縮小する。
【解決手段】データの入出力を行う複数のデータパッド２２ａは、基板２０の外周の一辺の近傍に、その一辺に沿って配置され、複数のデータパッド２２ａに沿って、その内側にデータの入出力を行う複数のデータパッド２２ｂが配置されている。データを出力するためのＮＭＯＳ２８ａ，２８ｂは、データパッド２２ａ，２２ｂの間に配置され、データを出力するためのＰＭＯＳ２７ａ，２７ｂは、データパッド２２ａ，２２ｂの近傍に、ＮＭＯＳ２８ａ，２８ｂに対向する位置に配置されている。 （もっと読む）

【課題】エッチング方法を変化させてビットラインの損失を防止する半導体メモリ素子の製造方法を提供する。
【解決手段】第１の絶縁膜１０２上に金属配線層とエッチング停止膜１１２を形成する。金属配線層とエッチング停止膜１１２をパターニングして金属配線１１０を形成する。そして、第１の絶縁膜１０２上に第２の絶縁膜１１４を形成し、エッチング停止膜１１２が露出されるように第１のエッチングガスで第２の絶縁膜１１４の一部をエッチングする。続いて金属配線１１０が露出されるように第２のエッチングガスでエッチング停止膜１１２を除去する。それによって、たとえば比抵抗が低いアルミニウムを金属膜１０６として用い、そのアルミニウム金属膜１０６によるビットラインにビアホール１２０を連結する際、エッチングガスを変化させるだけで別途に追加膜を形成せずともアルミニウム金属膜１０６のエッチング損傷を抑制できる。 （もっと読む）

【課題】行選択回路の小面積化と製造時の露光、エッチング等の影響を解消する半導体記憶装置を実現する。
【解決手段】アドレス入力に応じて所望のワード線を選択するように行アドレス信号と接続されたワード線選択回路と、疑似メモリセルのワード線に接続された疑似ワード線電位固定回路とを備え、疑似ワード線電位固定回路をワード線選択回路と同様にＮＡＮＤゲートＮＡＮＤＲ（ｉ）（ｉ＝−１〜ｍ＋２）とインバータＩＮＶＲ（ｉ）（ｉ＝−１〜ｍ＋２）で構成し、疑似ワード線電位固定回路の入力は疑似メモリセルのワード線を常に非選択となるように行アドレス信号と接続されている。これにより全てのワード線を選択駆動する回路の構成を同一とすることが可能となり、行選択回路の小面積化と製造時の露光、エッチング等の影響を解消することが可能となる。 （もっと読む）