【課題】高いバイアス電圧を必要とせずに、メモリセルとして動作可能なマルチゲート半導体デバイスを提供する。
【解決手段】マルチゲートＭＯＳＦＥＴをベースとした、比較的低いバイアス電圧を要するキャパシタレスのメモリデバイス。充分な本体係数を用意し、Ｖ_Ｔフィードバックループを導入することによって、閾値電圧をゲート−本体間電圧を関連させる蓄積層を用いて、ヒステリシスウインドウ（Ｈ）を導入できる。ＭＯＳＦＥＴは、「１」値または「０」値を保存することができ（５４，５１）、（プログラムウインドウＰＷの範囲内で）保存した値を読み出し、ホールドする（５０）。デバイスは、１．５Ｖなどの比較的低い動作電圧、１０^１６動作サイクルなどの高い信頼性、〜５秒などの長い保持時間で動作する。 （もっと読む）

【課題】半導体装置の性能を向上させる。
【解決手段】規則的に配列した複数の微細な開口部ＯＰを有するフィルタＦＬを通過したイオンビーム２２をレンズ２６で収束して半導体ウエハ１Ｗに照射することにより、チャネルドープイオン注入を行なう。この際、フィルタＦＬには、イオンビーム２２と同じ極性の電圧を印加する。フィルタＦＬの開口部ＯＰの中央部に向かって入射した不純物イオンは、そのまま直進して開口部ＯＰを通過することができるが、フィルタＦＬの開口部ＯＰの中央部以外の領域に向かって入射する不純物イオンは、フィルタＦＬによる電場によって進行方向が曲げられて、開口部ＯＰを通過することができない。このため、半導体ウエハ１Ｗに注入された不純物イオンは、規則的な配列を有したものとなり、ＭＩＳＦＥＴのしきい値電圧のばらつきを抑制できる。 （もっと読む）

【課題】半導体装置の性能を向上させる。
【解決手段】基板１Ｃは、半導体基板２と絶縁層３と半導体層４とが積層されたＳＯＩ領域１Ａと、半導体基板２で構成されたバルク領域１Ｂとを有しており、ＳＯＩ領域１Ａの半導体層４に形成されたＭＩＳＦＥＴは、チャネル領域に不純物が導入されておらず、バルク領域１Ｂの半導体基板２に形成されたＭＩＳＦＥＴは、チャネル領域に不純物が導入されている。ＳＯＩ領域１ＡのＭＩＳＦＥＴを形成する際には、ＭＩＳＦＥＴのチャネル領域に不純物が導入されないようにし、ウエル領域形成用のイオン注入とチャネルドープイオン注入とハローイオン注入とは行なわない。バルク領域１ＢのＭＩＳＦＥＴを形成する際には、ウエル領域形成用のイオン注入とチャネルドープイオン注入とハローイオン注入とを行う。 （もっと読む）

【課題】内蔵メモリに連続したアドレスをそのまま入力していたので、領域のサイズを同じ値にしなければならなかった。このため、メモリサイズを大まかにしか設定することができず、リーク電流および消費電力を大幅に低減できなかった。本発明はリーク電流および消費電力を大幅に低減できる半導体装置を提供することを目的にする。
【解決手段】メモリをサイズが異なる複数の領域に分割して必要な領域のみ電力を供給するようにし、かつアドレス変換部を用いて連続したアドレスをメモリの実アドレスに変換するようにした。アドレス変換を行うので、サイズおよび電力を供給する領域を自由に設定できるので、リーク電流および消費電力を大きく低減できる。 （もっと読む）

【課題】メモリの単位メガバイト当たり製造コストを、単にモノリシック回路集積法で慣用的に製造される回路の数分の一に低減させる。
【解決手段】各層が別々に最適化されるように、別々の層（１０３）上へのメモリ回路（１０３）および制御論理回路（１０１）の物理的分離が可能な三次元（３ＤＳ）メモリ（１００）。幾つかのメモリ回路（１０３）について１つの制御論理回路（１０１）で十分であり、コストを低減できる。３ＤＳメモリ（１００）の製造は、メモリ回路（１０３）を５０μｍ以下の厚さに薄肉化する工程と、該メモリ回路を、ウェーハ基板形態のまま回路積層体に接合する工程とを有する。微粒子の高密度層間垂直バス相互接続部（１０５）が使用されている。３ＤＳメモリ（１００）製造方法は、幾つかの性能および物理的サイズ効率を可能にしかつ確立された半導体加工技術により実施される。 （もっと読む）

【課題】メモリ混載ロジックデバイスのＲＡＭ領域の閾値電圧のばらつきを低減する。
【解決手段】本発明の半導体装置は、ロジック領域１０１と、ＲＡＭ領域１０２とが設けられたシリコン基板１と、ロジック領域１０１に形成されたＮＭＯＳトランジスタ２０と、ＲＡＭ領域１０２に形成されたＮＭＯＳトランジスタ４０と、を備える。ＮＭＯＳトランジスタ２０、４０は、ゲート絶縁膜５とメタルゲート電極６との順でシリコン基板１上に積層された積層構造を有する。ＮＭＯＳトランジスタ２０は、シリコン基板１とメタルゲート電極６との間に、構成元素として、ランタン、イッテルビウム、マグネシウム、ストロンチウム及びエルビウムからなる群から選択される元素を含む、キャップメタル４を有する。ＮＭＯＳトランジスタ４０には、キャップメタル４が形成されていない。 （もっと読む）

【課題】リングゲート型ＭＯＳトランジスタ間の領域だけでなく、リング内の領域においてもディッシング現象の発生を抑止する。
【解決手段】半導体装置１は、基板１０と、基板１０上に形成されたリング形状のゲート電極２１を有するトランジスタ２０ｂと、ゲート電極２１の外側に配置され、ゲート電極２１と同層に設けられる複数の外部ダミーパターン４０と、ゲート電極２１の内側に配置され、ゲート電極２１と同層に設けられる少なくとも１つの内部ダミーパターン４１とを備える。 （もっと読む）

【課題】半導体記憶装置の製造において、パターン間隔を縮小し、レジスト膜厚、エッチング量等のバラツキに対応する。
【解決手段】半導体装置の製造方法は、基板上に被加工膜を形成する工程（ａ）、被加工膜上にレジスト膜を形成する工程（ｂ）、フォトマスクのマスクパターン２００ｂをレジスト膜に転写パターン２００ｃとして転写する工程（ｃ）、転写パターン２００ｃを加工する工程（ｄ）を含む。転写パターン２００ｃは、所定間隔を開けて端部同士が対向して直列に並ぶ第１及び第２の転写ラインパターン２０１ｃ及び２０２ｃと、これらに各々並列する第３及び第４の転写ラインパターン２０３ｃ及び２０４ｃと、第２及び第３の転写ラインパターン２０２ｃ及び２０３ｃの端部同士を接続する接続部２１２とを含む。工程（ｄ）にて、接続部２１２の少なくとも一部を除去し、第２及び第３の転写ラインパターン２０２ｃ及び２０３ｃを分離する。 （もっと読む）

【課題】高性能及び低電力が要求される多様な装置及びシステムを支援できる、マルチチャネルインタフェース方式のワイド入出力を有する半導体メモリ装置及びそれを含む半導体パッケージを提供する。
【解決手段】本発明の一実施形態に係る半導体メモリ装置は、複数のメモリセルアレイを含む半導体ダイからなり、半導体ダイの中央部に形成される入出力バンプパッド部を含む。入出力バンプパッド部は、前記それぞれのメモリセルアレイを外部装置と独立的に接続するための複数のチャネルを提供する。マルチチャネル方式のワイド入出力インタフェースを通じて動作周波数の減少及びバンド幅の拡張を図ることによって、高性能の装置及びシステムを支援すると同時に電力消耗を減少させる。 （もっと読む）

【課題】同一の半導体基板上にゲート絶縁膜の膜厚の異なる半導体素子領域を容易に形成することが可能な半導体装置の製造方法を提供する。
【解決手段】半導体基板に素子分離絶縁膜を形成することにより、第１の半導体素子領域と第２の半導体素子領域とを画定する工程と、前記第２の半導体素子領域と前記第２の半導体素子領域を囲う前記素子分離絶縁膜を覆い、前記第１の半導体素子領域と前記第１の半導体素子領域を囲う前記素子分離絶縁膜を露出させるマスクを形成する工程と、前記マスクを用いて、前記第１の半導体素子領域を囲う前記素子分離絶縁膜をエッチングする工程と、前記素子分離絶縁膜をエッチングする工程の後、前記マスクを用いて前記第１の半導体素子領域に対して異方性エッチングを行う工程と、前記マスクを除去する工程と、前記マスクを除去した後に熱酸化により第１の半導体素子領域と第２の半導体素子領域とにゲート酸化膜を形成する工程と、を有することを特徴とする半導体装置の製造方法により上記課題を解決する。 （もっと読む）

【課題】共通ゲートを有する複数のトランジスタセルをアレー状に配置する構成を持つ不揮発性半導体集積回路装置において、ＳＴＩ領域のパターニング工程でのパターンの変形を防ぐ製造方法を提供する。
【解決手段】半導体メモリ等のメモリセルアレー等の露光において、矩形形状のＳＴＩ溝領域エッチング用単位開口を行列状に配置したＳＴＩ溝領域エッチング用単位開口群をネガ型レジスト膜２８上に露光するに際して、列方向に延びる第１の線状開口群を有する第１の光学マスクを用いた第１の露光ステップと、行方向に延びる第２の線状開口群を有する第２の光学マスクを用いた第２の露光ステップとを含む多重露光を適用する。直行する２方向において、それぞれの方向に対してマスクを用いて露光を行うことで、矩形形状４８の端部における近接効果を回避することができ、矩形形状４８の端部が丸みを帯びるのを回避することができる。 （もっと読む）

【課題】複数のコアチップとインターフェースチップからなる半導体記憶装置において、Ｉ／Ｏ構成の切り替えを容易とする。
【解決手段】互いに異なるチップ識別情報ＬＩＤが割り当てられた複数のコアチップＣＣ０〜ＣＣ７と、コアチップＣＣ０〜ＣＣ７を制御するインターフェースチップＩＦとを備える。インターフェースチップＩＦは、外部との間で同時に入出力する単位外部データのビット数が可変であり、チップ識別情報ＬＩＤと比較するためのチップ選択情報ＳＥＬを、単位外部データのビット数に応じて可変とする。これにより、Ｉ／Ｏ構成の変更に伴うページ構成の切り替えを不要とすることが可能となる。 （もっと読む）

【課題】基板の内部であって、活性領域と素子分離領域との境界領域にコンタクトホールが形成された場合に、基板に流れるリーク電流を抑制できるようにする。
【解決手段】半導体基板１０の上部に形成された素子分離領域１０ａ及び活性領域１０ｂと、半導体基板１０の上に形成された絶縁膜１２と、絶縁膜１２に少なくとも活性領域１０ｂを露出するように形成され、且つ、素子分離領域１０ａにおける活性領域１０ｂとの境界領域を含む領域に形成されたコンタクトホール１３と、コンタクトホール１３における、活性領域１０ｂの上に位置する第１の底面の上に形成された第１のバリアメタル膜１４と、コンタクトホール１３における、最下端に位置する第２の底面と第１の底面とをつなぐ壁面上に形成された第２のバリアメタル膜１７とを備える。第２のバリアメタル膜１７は、第１のバリアメタル膜１４よりも比抵抗が高いことを特徴とする。 （もっと読む）

【課題】積層された複数の半導体チップ間で貫通電極切替情報を共有する。
【解決手段】複数の半導体チップ間でデータ転送を行うための複数の貫通電極を互いに共有した積層型半導体装置であって、複数の半導体チップに含まれる第１の半導体チップＩＦは、複数の貫通電極のうちデータ転送を行う貫通電極を指定する貫通電極切替情報ＳＷを保持し、複数の半導体チップに含まれる第２の半導体チップＣＣ０〜ＣＣ７に貫通電極切替情報ＳＷを転送する。本発明によれば、貫通電極切替情報ＳＷが第１の半導体チップＩＦから第２の半導体チップＣＣ０〜ＣＣ７に転送されることから、第２の半導体チップには貫通電極切替情報ＳＷを不揮発的に記憶する回路を設ける必要がない。これにより、第２の半導体チップのチップ面積を縮小することが可能となる。 （もっと読む）

【課題】 高電圧の生成効率を向上し、消費電力を削減する。
【解決手段】 昇圧回路は、第１ノードおよび第２ノードの間に第３ノードを介して直列に接続された第１および第２キャパシタと、第４ノードおよび第５ノードの間に第６ノードを介して直列に接続された第３および第４キャパシタと、第４ノードが第１レベルに設定されているときに、第３ノードを電源線に接続する第１スイッチと、第１ノードが第１レベルに設定されているときに、第６ノードを電源線に接続する第２スイッチと、第６ノードの電荷を第２ノードに転送する第３スイッチと、第３ノードの電荷を第５ノードに転送する第４スイッチと、第２ノードを電圧線に接続する第５スイッチと、第５ノードを電圧線に接続する第６スイッチとを有する。 （もっと読む）

【課題】ソフトエラー耐性やラッチアップ耐性の更なる向上が求められている。
【解決手段】ＣＭＯＳレイアウトを有する半導体集積回路を以下のように構成する。その半導体集積回路（１）は、基板（２）と、基板（２）に、第１方向に沿って形成されたＮウェル（５）と、基板（２）に、第１方向に沿って形成され、素子分離領域（７）を介してＮウェル（５）の隣に形成されたＰウェル（６）とを備えていることが好ましい。そして、素子分離領域（７）よりも下の基板（２）に形成され、第１方向と異なる第２方向に沿って形成されたディープＮウェル（３）と、第２方向に沿って形成され、ディープＮウェル（３）に隣接して形成されたディープＰウェル（４）とを具備することが好ましい。 （もっと読む）

【課題】メモリマクロを含む半導体集積回路装置の遅延故障を確実に検出できないという問題があった。
【解決手段】メモリマクロを備える半導体集積回路装置１であり、スキャンモード制御信号（ＳＭＣ）に応じて、入力データ信号の値とスキャンテスト値とのいずれかを、動作クロックに従って保持する入力データ保持部２２−０〜２２−ｋと、テストモード制御信号（ＴＥＮ）に応じて、入力データ保持部２２−０〜２２−ｋが保持する値とメモリセル部が記憶するデータ値とのいずれかを、複数の入力データ保持部が動作する位相とは異なる位相に従って保持する出力データ保持部４１−０〜４１−ｋと、を備える。入力データ保持部２２−０〜２２−ｋと、出力データ保持部４１−０〜４１−ｋとは、入力データ保持部２２−０を先端として交互に直列に接続され、複数の出力データ保持部の一つが保持する値は、スキャンテスト値として後段の入力データ保持部へ伝送される。 （もっと読む）

【課題】アンチヒューズ素子セットＡＦＳＥＴに含まれるデコーダ回路の数を抑制する。
【解決手段】アンチヒューズ素子セットＡＦＳＥＴのビット記憶回路ＢＭは、プログラム電圧が印加されたときに絶縁状態から導通状態へ変化する２つのアンチヒューズ素子ＡＦを含む。この２つのアンチヒューズ素子ＡＦの論理状態により、１ビット分のデータを表現する。２つのアンチヒューズ素子ＡＦは、１つのデコーダ回路１６０により一元的に制御される。データ記録に際しては、デコーダ回路１６０は２つのアンチヒューズ素子ＡＦを同時にプログラム電圧ライン１６ａ、１６ｂと接続することにより、２つのアンチヒューズ素子ＡＦを同時に絶縁破壊する。 （もっと読む）

【課題】大規模な半導体集積回路における不良トランジスタの検出と、不良トランジスタの特性の測定とを高速で行うことができる、半導体集積回路評価方法を提供する
【解決手段】評価セルアレイ１１，１２中のトランジスタＴｒの閾値Ｖｔｈが、閾値Ｖｔｈの正規分布曲線に対して、５σ以内の分布から外れたものを、複数のセンスアンプＳＡ＿Ａ，ＳＡ＿Ｂを用いて判定（閾値Ｖｔｈ判定）する。そして、閾値Ｖｔｈが５σ以内の分布から外れたトランジスタＴｒに対して、トランジスタ特性の測定を行う。そして、上述の閾値Ｖｔｈ判定を行う際には、複数のセンスアンプＳＡ＿Ａ，ＳＡ＿Ｂ間のオフセット差により閾値Ｖｔｈの判定結果にバラツキが生じることを避けるため、複数のセンスアンプＳＡ＿Ａ，ＳＡ＿Ｂのオフセット差に応じた基準電流ＲＥＦを設定し、同一の入力に対して複数のセンスアンプの判定結果を一致させる。 （もっと読む）

【課題】各々ばらつきの少ない異なる閾値電圧を有する複数のトランジスタを備えた半導体装置およびその製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置は、半導体基板２上に形成された高誘電率材料を母材料とするゲート絶縁膜１１、ゲート電極１２、およびゲート絶縁膜１１に接するように形成されたＳｉＮを主成分とする絶縁材料からなるオフセットスペーサ１３、を有する低閾値電圧ＭＩＳＦＥＴ１０と、半導体基板２上に形成された高誘電率材料からなるゲート絶縁膜２１、ゲート電極２２、およびゲート絶縁膜２１に接するように形成されたＳｉＮを主成分とする絶縁材料からなるオフセットスペーサ２３、を有する高閾値電圧ＭＩＳＦＥＴ２０と、を有し、オフセットスペーサ２３は、オフセットスペーサ１３よりも、単位体積当たりのＳｉ−Ｈ結合とＮ−Ｈ結合の存在比、単位体積当たりのＣｌの量、および単位体積当たりのＨの量の少なくともいずれか１つが大きい。 （もっと読む）