【課題】ゲート電極をフルシリサイド化したＭＩＳＦＥＴを有する半導体装置及びその製造方法に関し、ＭＩＳＦＥＴの特性劣化を引き起こすことなくゲート電極をフルシリサイド化しうる半導体装置の製造方法、並びに、そのような製造方法を用いて形成された優れた特性のＭＩＳＦＥＴを有する半導体装置を提供する。
【解決手段】半導体基板１０上に形成されたゲート絶縁膜１８と、ゲート絶縁膜１８上に形成された金属シリサイド膜５６ｂと、金属シリサイド膜５６ｂ上に形成された金属シリサイド膜５６ａとを有し、金属シリサイド膜５６ｂにおける金属元素に対するシリコンの組成が、金属シリサイド膜５６ａにおける金属元素に対するシリコンの組成よりも大きいゲート電極２６ｎと、ゲート電極２６ｎの両側の半導体基板１０内に形成された不純物拡散領域対５４とを含むトランジスタを有する。 （もっと読む）

メモリデバイスは、ビットセル（３４）にアクセスする前にビット線電圧を低減するために、選択的プリチャージおよび電荷共有を利用する。ビット線電圧の低減は、ビット線の異なるセクション（３１、３３）を異なる電圧（たとえば、供給電圧および接地）にプリチャージし、これらのセクション間で電荷共有を使用することによって達成される。読取り安定性は、ビット線電圧の低減の結果として改善される。ビット線セクション間の相対容量差（Ｂ２−Ｃ２）により、電荷共有後のビット線電圧を決定する。したがって、メモリデバイスはプロセス変動または温度変動に耐性がある。ビット線電圧は、供給電圧または接地にプリチャージされるセクションを選択することによって、設計において制御できる。
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【課題】駆動能力を高めることができる半導体装置およびその製造方法を提供する。
【解決手段】半導体装置５００ａにおいては、基板１０上に、ゲート酸化膜３１およびポリシリコン層３０を順次積層させたゲート構造が配置されている。ゲート構造の側面に沿って酸化膜４０が配置され、酸化膜４０の側面および基板１０の上面に沿って酸化膜５０が配置されている。酸化膜４０，５０からなるサイドウォール酸化膜において、ゲート構造の側面に沿った第１の層の厚みの最小値は、基板１０の上面に沿った第２の層の厚みより小さい。 （もっと読む）

【課題】半導体装置の製造技術において、同一基板上に金属シリサイド膜厚の異なる領域を作り分ける。
【解決手段】シリコン基板１の主面ｆ１の第１領域Ｒ１に第１トランジスタＱ１を、同第２領域Ｒ２に第２トランジスタＱ２を形成する。その後、主面ｆ１に保護酸化膜ＰＴ１を形成し、第１ドライエッチングＤＥ１を施すことで、第１領域Ｒ１および第２領域Ｒ２を覆う保護酸化膜ＰＴ１を除去する。その後、第１ドライエッチングＤＥ１よりも低い高周波パワーで、かつ、炭素、水素およびフッ素の化合物を含まないガスを用いた第２ドライエッチングＤＥ２を、第２領域Ｒ２に対して施す。その後、シリコン基板１の主面ｆ１上に金属膜Ｍ１を堆積し、熱処理を施すことで、金属シリサイド膜ｓｃを形成する。 （もっと読む）

【課題】ヒューズ配線部の開口工程において、ヒューズ配線にダメージを与えて誤切断してしまうことを防ぐ。
【解決手段】ヒューズ配線６上の開口部１７下にて、ＳｉＣＮ膜からなる保護膜１１とプラズマＣＶＤ法によって成膜された窒化シリコン膜または酸化シリコン膜からなる保護膜１８とが積層された構造を形成することにより、ヒューズ配線６上のシード膜２３およびバリア導電膜２２をウエットエッチングする際の洗浄液のヒューズ配線６への浸入を保護膜１８にて防ぐ。 （もっと読む）

【課題】埋め込み酸化膜にディボットが発生することを防ぎ、トランジスタのしきい値電圧をメモリセル領域外とメモリセル領域の両方において所望の値に調整する。
【解決手段】メモリセル領域外３に対応する第１領域とメモリセル領域４に対応する第２領域を含むシリコン基板１０上に窒化膜３０を形成し、隣り合う２つの溝４１を第１領域に形成し、隣り合う２つの溝４２を第２領域に形成する。溝４１、４２の幅Ｗ４１、Ｗ４２が広がるように窒化膜３０を後退させる。このとき、第１溝４１に挟まれた第１部分１１上の窒化膜３０を残し、第２溝４２に挟まれた第２部分１２上の窒化膜３０を除去する。埋め込み酸化膜５０で溝４１、４２を埋め、窒化膜３０をストッパーとして用いて埋め込み酸化膜５０を研磨し、窒化膜３０を除去する。不純物を第１部分１１に注入し、第１部分１１及び第２部分１２上にゲート電極７１、７２を形成し、不純物を第２部分１２に注入する。 （もっと読む）

【課題】 半導体集積回路のチップサイズを低減する。
【解決手段】 入出力データを伝達する複数の入出力端子と、入出力データのうち互いに異なる番号のビットが割り当てられ、互いに異なるアドレスが割り当てられた複数のメモリセルアレイ領域とを備えている。ビット線スイッチは、各メモリセルアレイ領域のメモリセルにそれぞれ接続される複数のビット線を、メモリセルアレイ領域に形成された共有ビット線にそれぞれ接続する。センスアンプは、共有ビット線に接続され、前記ビット線スイッチを介して伝達される前記ビット線のデータを増幅する。センスアンプを、互いに異なるビットの入出力データに対して共有させることで、センスアンプの数を減らすことができ、チップサイズを低減できる。 （もっと読む）

【課題】微細なパターンの配線分離を行うことができる半導体装置の製造方法を提供すること。
【解決手段】基板に素子分離領域を形成し第１及び第２の拡散領域に分ける工程と、前記基板上に被加工対象膜を形成する工程と、前記被加工対象膜上にハードマスク層と第１レジスト層を形成する工程と、前記第１レジスト層に第１パターンを形成する工程と、前記第１パターンをマスクとして前記ハードマスク層をエッチングする工程と、前記ハードマスク層上に第２レジスト層を形成する工程と、前記第２レジスト層に前記第１パターンを分離する第１スペース幅を有する第２パターンを形成する工程と、前記第２レジスト層に形成された前記第２パターンをマスクとして寸法変換エッチングを行うことにより前記ハードマスク層に第１スペース幅から縮小された第２スペース幅を有する第３パターンを形成する工程と、前記ハードマスク層に形成された第３パターンを用いて前記被加工対象膜をエッチングする工程と、を含むことを特徴とする半導体装置の製造方法。 （もっと読む）

【課題】集積回路メモリデバイス、および、単一の集積回路メモリデバイス内における複数のメモリタイプへのアクセスを提供する。
【解決手段】メモリデバイスは、エミュレートされる第１のメモリ領域およびエミュレートされる第２のメモリ領域を有する不揮発性メモリアレイと、インターフェースを有するコントローラとを備えている。メモリデバイスは、エミュレートされる第１のメモリタイプ、およびエミュレートされる第２のメモリタイプをエミュレートするように構成されている。メモリデバイスはさらに、メモリデバイスがエミュレートされる第１のメモリタイプをエミュレートする時にエミュレートされる第１のメモリ領域内にデータを記憶するように構成されており、また、メモリデバイスがエミュレートされる第２のメモリタイプをエミュレートする時にエミュレートされる第２のメモリ領域内にデータを記憶するように構成されている。 （もっと読む）

【課題】ビアホールの位置が大きくシフトした場合でも、層間絶縁膜に形成されるボイドとの接触を確実に防止して、高い信頼性および高い歩留まりを確保できる半導体装置を提供する。
【解決手段】半導体装置は、層間絶縁膜と、層間絶縁膜の下側に配置された下側配線層と、層間絶縁膜の上側に配置された上側配線層と、層間絶縁膜を貫通して、下側配線層に属する配線と上側配線層に属する配線を電気接続するためのビアホールとを備える。下側配線層において、所定の方向に沿って延びる複数の配線ラインと、少なくとも２つの配線ラインの部分的連結によって形成され、ビアホールと接触するためのコンタクト領域とが設けられる。互いに隣接した配線ライン間に位置する層間絶縁膜には、ボイドが存在しており、一方、コンタクト領域におけるビアホールの接触部分と、コンタクト領域に隣接する配線ラインとの間に位置する層間絶縁膜にはボイドが存在していない。 （もっと読む）

【課題】配線層にスイッチ素子を有するプログラム可能な半導体装置の提供。
【解決手段】第１の配線層１０１の配線と第２の配線層１０２の配線を接続するビア１０３の内部、ビアの第１の配線との接触部、第２の配線との接触部のうちの少なくとも１つに、電解質材料１０４等導電率が可変の部材が配設され、ビア１０３は、第１の配線との接触部を第１の端子、第２の配線との接触部を第２の端子とする導電率が可変型のスイッチ素子又は可変抵抗素子として用いられ、スイッチ素子の導電率を変えることで、第１の端子と第２の端子との接触部との接続状態を、短絡、開放、又はその中間状態に可変に設定自在とされる。金属イオンの酸化還元反応によって、第１の電極と第２の電極間の導電率が変化する２端子スイッチ素子を備え、前記第１の電極に接続された逆極性の第１、第２のトランジスタと、第２の電極に接続された逆極性の第３、第４のトランジスタを備えている。 （もっと読む）

【課題】周辺トランジスタの駆動特性の劣化を抑制できる不揮発性半導体メモリを提供する。
【解決手段】不揮発性半導体メモリは、第１の領域を取り囲む有機物を含む第１の素子分離絶縁膜９と、第１の領域内に配置されるメモリセルと、第２の領域を取り囲む有機物を含む第２の素子分離絶縁膜９と、第２の領域内に配置される周辺トランジスタＨＶＴｒと、第２の素子分離絶縁膜９の側面に沿って、半導体基板１内に設けられる不純物層７と、素子分離絶縁膜９の底面に沿って、ｐ型の第１の不純物層８とを備える。素子分離絶縁膜９の側面に沿って不純物層７を設けることで、有機物に起因する固定電荷トラップの影響を緩和でき、不揮発性半導体メモリに用いられる周辺トランジスタ、例えばイントリンシック領域内に設けられるｎチャネル型の高耐圧系ＭＩＳトランジスタの逆ナローチャネル効果を抑制できる。 （もっと読む）

【課題】配線ピッチが微細化した場合などでも読み出し電圧を確保する。
【解決手段】サブビット線ＳＢＬ００〜ＳＢＬｎ３等は、第１メタル（第１金属配線層）で形成されている。一方、メインビット線は、第２、第３メタル（第２、第３金属配線層）に分散して形成されている。これにより、メインビット線のカップリング容量やオーバラップ容量が小さく抑えられ、カップリングノイズの影響も低減される。 （もっと読む）

集積回路(10)上のメモリ(14)のための電力供給電圧は、メモリを作動する間、動的に調整される。メモリを作動することは、供給電圧（V_DD1）でメモリに給電することを含む。メモリの作動中、集積回路のテストメモリ(16)は並行して電力を供給される。テストメモリおよびメモリは、各々第１のビットセル構成タイプのビットセルを含む。テストメモリのテストに基づいてメモリを作動させながら、供給電圧の電圧レベルが、調整される（30）。電圧レベルが、メモリの失敗した作動を保証しないだけでなく、供給電圧を正確に最小化した値とみなすように、外部の変化によって調整される。システム及び方法は、いかなる種類ものメモリでも実装されうる。メモリ(14)およびテストメモリ(16)は、分離されるか、または、集積回路上に散在して物理的に実装されうる。
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【課題】共通の構造を有していながら端子の配列が面対称の関係にある２つの半導体チップを有する半導体チップ及び半導体装置並びにこれらの製造方法、回路基板並びに電子機器を提供することにある。
【解決手段】第１の半導体チップ１００の第１の端子Ｔ₁の位置と、第２の半導体チップ２００の第２の端子Ｔ₂の位置とは、面対称の関係にある。第１の半導体チップ１００の第１のバッファ回路Ｃ₁，Ｃ₂と、第２の半導体チップ２００の第２のバッファ回路Ｃ₁，Ｃ₂とは、少なくとも設計上同一である。第１及び第２の内部回路（デコーダ１１、制御回路２１等）は、少なくとも設計上同一である。配線５５，６１は異なるパターンで形成されてなる。 （もっと読む）

ブロック共重合体などの自己組織化材料は、ピッチマルチプリケーションのためのマンドリル（１６２）として使用される。共重合体は、基板（１１０）上に堆積され、所望のパターンへと自己組織化を促される。ブロック共重合体を形成するブロックのうちの一つ（１６４）は、選択的に除去される。残っているブロックは、ピッチマルチプリケーションのためのマンドリル（１６２）として使用される。スペーサ材料は、ブロック（１６２）上にブランケット堆積される。スペーサ材料は、マンドリル（１６２）の側壁上にスペーサを形成するために、スペーサエッチングに暴露される。マンドリル（１６２）は、独立したスペーサを残すために選択的に除去される。スペーサは、下部基板（１１０）内にパターンを画定するために、ピッチ増倍化マスク機構として使用されうる。
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【課題】 信頼性が向上しているとともに比較的低い電圧でプログラムされることが可能な電気ヒューズを提供する。
【解決手段】 電気ヒューズは、半導体基板と、導電性または一部導電性のポリシリコンを具備するゲートと、を具備する。半導体基板はゲートの近くにおいてアモルファス化されたパイプ領域を具備するとともにパイプ領域に隣接する第１、第２電極領域を具備する。電気ヒューズは、第１、第２電極領域内の半導体基板上の金属シリサイド層をさらに具備する。金属シリサイドは、ニッケル・シリサイド、コバルト・シリサイド、チタン・シリサイド、パラジウム・シリサイド、プラチナ・シリサイド、エルビウム・シリサイド、およびこれらの組合せからなる群から選択される。 （もっと読む）

【課題】特性ばらつきが低減され、且つマスク枚数を増やす事なく製造可能なトランジスタを有する半導体装置を提供する。
【解決手段】
半導体装置は、半導体基板１上に形成された第１導電型のウエル３と、ウエル３上に形成された第１のトランジスタ、および第２のトランジスタを備えている。第１のトランジスタは、第１導電型の不純物を含む第１のポケット領域９ａ、第２導電型の不純物を含む第１のソースおよびドレイン領域１１ａを有し、第２のトランジスタは、第１導電型の不純物を含む第２のポケット領域９ｂ、第２導電型の不純物を含む第２のソース領域および第２のドレイン領域を有し、アナログ機能を実行する。ソース側及びドレイン側の第２のポケット領域９ｂに含まれる第１導電型の不純物の濃度は、第１のポケット領域９ａに含まれる第１導電型の不純物の濃度よりも低い。 （もっと読む）

【課題】半導体装置及びその形成方法を提供する。
【解決手段】セルゲートパターン及び周辺ゲートパターン周辺に互いに異なる絶縁パターンをそれぞれ配置してセルゲートパターン及び周辺ゲートパターン周辺に互いに異なる熱処理負担（Ｈｅａｔ Ｂｕｄｇｅｔ）をそれぞれ与えるための方策を提供する。そのために、セルアレイ領域及び周辺回路領域を有する半導体基板を準備する。セルアレイ領域に第１及び第２セルゲートパターンが配置される。周辺回路領域に位置して第２セルゲートパターンに隣り合う周辺ゲートパターンが形成される。第１及び第２セルゲートパターン周辺に埋め込み絶縁パターンが配置される。周辺ゲートパターンの周辺に平坦化絶縁パターンが配置される。 （もっと読む）

【課題】デュアルダマシン（Dual-Damascene）法を用いた多層Ｃｕ配線の形成工程を簡略化する。
【解決手段】層間絶縁膜４５上に形成したフォトレジスト膜５１をマスクにして層間絶縁膜４５をドライエッチングし、層間絶縁膜４５の中途部に形成したストッパ膜４６の表面でエッチングを停止することによって配線溝５２、５３を形成する。ここで、ストッパ膜４６を光反射率の低いＳｉＣＮ膜によって構成し、フォトレジスト膜５１を露光する際の反射防止膜として機能させることにより、フォトレジスト膜５１の下層に反射防止膜を形成する工程が不要となる。 （もっと読む）