【課題】ビット線交差方式を採用して隣接ビット線間の容量を低減する効果を維持しつつも、ダミーメモリセルを無くしてメモリセルアレイの面積の増大を回避し得る半導体記憶装置を得る。
【解決手段】第２配線層内には、交差配線１８ａ，１８ｂとシャント配線ＳＬ０〜ＳＬ２，ＳＬ７〜ＳＬ９とが形成されている。交差領域ＴＲ３，ＴＲ４は、第Ｘ３〜Ｘ６行に属している。シャント配線ＳＬ０〜ＳＬ２，ＳＬ７〜ＳＬ９は、交差領域ＴＲ３，ＴＲ４が属さない第Ｘ０〜Ｘ２，Ｘ７〜Ｘ９行にそれぞれ属している。第４配線層内には、シャント配線ＳＬ３〜ＳＬ６が形成されている。シャント配線ＳＬ３〜ＳＬ６は、交差領域ＴＲ３，ＴＲ４が属する第Ｘ３〜Ｘ６行にそれぞれ属している。 （もっと読む）

【課題】 半導体装置の配線構造の微細化に対応して、ＬＴ法での歩留まり低下を防止し、ヒューズ部構造の信頼性を確保できる半導体装置及び半導体装置の製造方法を得ることを目的とする。
【解決手段】 この発明の半導体装置は、メモリ部救済用の金属製のヒューズ配線を搭載しており、ヒューズ配線０１上にＳｉＣＮ膜０５、ビア層間絶縁膜０６、パッシベーション膜を形成後、パッシベーション膜をエッチングで除去し、ビア層間絶縁膜０６をエッチバックして除去する。その結果ヒューズ配線０１上にはＳｉＣＮ膜０５のみを備えている。 （もっと読む）

【課題】 上層電気ヒューズの一端と下層電気ヒューズの一端にかかる電位を容易に一致させることができるヒューズ構造を得る。
【解決手段】 本発明のヒューズ構造は、上下に配置された上層電気ヒューズ及び下層電気ヒューズを有する。そして、これらの上層電気ヒューズ及び下層電気ヒューズは、電気的にバイアスを加えることで溶断することができる。さらに、上層電気ヒューズの一端と下層電気ヒューズの一端は、共通接続されている。 （もっと読む）

【課題】従来のワード長可変記憶装置では、積層収納する半導体メモリ毎にチップアドレスデータ比較回路をあらかじめ備えなければならず、汎用の半導体メモリを使用できないという問題がある。
【解決手段】本発明は、複数の半導体メモリチップを実装基板上に樹脂封止し、前記実装基板にはデータ入出力用の端子が設けられ、前記各半導体メモリチップのデータ入出力端子は前記実装基板のデータ入出力端子に別々に接続することを特徴とする、ワード長可変記憶装置製造方法に関するものである。 （もっと読む）

周辺回路１００のアレイ１０２及び周辺１０４の異なるサイズのフィーチャーが１つのステップで基板１１０上にパターン化される。特に、独立に形成された２つのパターン１７７、２３０を組合せた混合パターンが、一つのマスク層１６０上に形成され、次に、下の基板（１１０）に転写される。独立に形成されたパターンのうち第1パターン１７７はピッチ増倍によって形成され、独立に形成されたパターンのうち第２パターン２３０は従来のフォトリソグラフィによって形成される。第1パターン１７７は、第２パターン２３０の形成に使用されたフォトリソグラフィ法の解像度以下のフィーチャー１７５を含む。これらのラインは、フォトレジスト上にパターンを形成し、そしてそのパターンを非晶質炭素層にエッチングすることによって製作される。非晶質炭素のエッチングされていない部分の幅より小さい幅を有する側壁スペーサー１７５は、前記非晶質炭素の側壁上に形成される。その後、非晶質炭素は除去されて、側壁スペーサー１７５を残してマスクパターン１７７を形成する。従って、スペーサー１７５は、フォトレジスト上にパターンを形成するために使用されたフォトリソグラフィ方法の解像度より小さいフィーチャーサイズを有するマスク１７７を形成する。保護物質２００がスペーサー１７５のまわりに形成される。スペーサーは１７５さらに、ハードマスク２１０を用いることにより保護され、そして次にフォトレジスト２２０がハードマスク２１０上に形成されパターン化される。フォトレジストパターン２３０はハードマスク（２１０）を通じて保護物質２００に転写される。その後、スペーサー１７５及び保護物質２００によって作成されたパターン１７７、２３０の組合せは、下の非晶質炭素ハードマスク層１６０に転写される。その後、異なるサイズのフィーチャーを有する組合せパターンは下の基板１１０に転写される。
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【課題】 ビット線及びワード線に対するクロストークを低減しながら上層の信号配線を配置可能とし、かつブロック配置ローテーションの制約がなくチップ上の信号配線方向に適合したレイアウト構造を有することで、デッドスペースの発生や配線乗り換えによる面積ロスを低減する。
【解決手段】 スタティックＲＡＭのメモリセルアレイ領域１０上においてワード線２１，２２…とビット線３１ａ，３１ｂ…との交点を縦横２点ずつ覆うようにダミー配線パターン４１１，４１２…，４２１，４２２…を形成することで、これらダミー配線パターンの間に横方向に走る配線チャネル５ａ１，５ａ２…と、縦方向に走る配線チャネル５ｉ１，５ｉ２…とを格子状に形成する。いずれかの配線チャネル（例えば５ａ２）を通るように信号配線７０を自動配置する。この信号配線７０は、ワード線２１，２２…の上層に位置し、かつダミー配線パターンと同層のメタル配線である。 （もっと読む）

【課題】深さの異なる溝に絶縁膜を埋め込んで素子分離を形成するに際して、各素子分離の半導体基板表面からの高さを均等とし、高品質の半導体装置を製造する半導体装置の製造方法を得ること。
【解決手段】半導体基板上に第１〜第３のマスク層を形成し、第３及び第２のマスク層において深さの深い第１の素子分離及び深さの浅い第２の素子分離の対応領域をエッチングし、第１のマスク層において第１の素子分離の対応領域をエッチングし、第３及び第１のマスク層をマスクとして半導体基板における第１の素子分離の形成領域をエッチングして第１の溝を形成し、第１のマスク層における第２の素子分離に対応する領域をエッチングし、第３のマスク層をマスクとして半導体基板における第１の素子分離及び第２の素子分離の形成領域をエッチングして第２の溝を形成すると共に第１の溝をさらに深堀し、第１の溝及び第２の溝に絶縁膜を埋め込み、絶縁膜を平坦化する。 （もっと読む）

【課題】面積当たりに占めるゲート数の割合が大きい密パターンの領域と面積当たりに占めるゲート数の割合が小さい疎パターンの領域とが混在する場合において、１つのマスクを用いて低消費電力に優れた半導体集積回路装置と高速動作に優れた半導体集積回路装置とを作り分けること。
【解決手段】図１（イ）：写真製版に使用するマスクの作成時に、高速動作や低消費に効く周辺回路部領域（１）を意図的にパターンが疎（２Ａ＜Ｂ）となるように形成し、パターンを密（２Ａ≧Ｂ）にするメモリ部領域（２）と区別する。図１（ロ）：絶縁膜５のマスクエッチにおいて、Ｏ₂（酸素）などのエッチング条件を変更する。これによって、パターンが密（２Ａ≧Ｂ）になっているメモリ部領域（２）とパターンが疎（２Ａ＜Ｂ）になっている周辺回路部領域（１）とでＣＤシフト量が別々に変更される。 （もっと読む）

【課題】 冗長救済機能を備えた半導体記憶装置を有するロジック半導体装置において、半導体装置の高集積化に伴って生じる半導体装置の面積を増大させることなく、冗長救済を行なった後も、内部回路素子の金属配線における腐食の発生を防止する。
【解決手段】 半導体基板１０上に形成された冗長救済されるべき回路素子を含む内部回路素子２６と、半導体基板１０上に内部回路素子２６を覆うように形成された第１、第２及び第３の層間絶縁膜１５、１８及び２１と、第３の層間絶縁膜２１の上に形成された冗長救済されるべき回路素子２６の冗長救済に用いられるヒューズ２５とを備えている。第３の層間絶縁膜２１とヒューズ２５との間には、耐透水性を有する絶縁膜２２が介在している。 （もっと読む）

【課題】本発明は、階層化されたビット線を有する半導体メモリにおいて、これらのビット線の配線レイアウトの効率化を図るとともに、全体のレイアウト面積を削減できるようにするものである。
【解決手段】たとえば、１つのカラムにおいて、グローバルビット線対ＧＢＬ，ＧＢＬＢには、複数のローカルビット線対ＬＢＬ，ＬＢＬＢが、それぞれ、選択トランスファーゲート１５ａ，１５ｂを介して共通に接続されている。そして、それぞれの選択トランスファーゲート１５ａ，１５ｂを構成する、ＰＭＯＳスイッチトランジスタＳＰａ，ＳＰｂおよびＮＭＯＳスイッチトランジスタＳＮａ，ＳＮｂが、それぞれ、メモリセルアレイ１１を挟んで反対側に配置されてなる構成となっている。 （もっと読む）

【課題】 メモリ領域とロジック領域でのＳＴＩの突き出し量のバラツキを低減するのと共に、ゲート写真製版のフォーカスマージンを向上し得る半導体装置の製造方法を得ることを目的とする。
【解決手段】 素子分離としてのＳＴＩ形成後の半導体基板において、メモリ領域のメモリセル部に対するチャネルドープ工程をゲート酸化前に行い、所定の不純物注入完了後にレジスト付きの状態にてフッ酸含有の溶液によりＳＴＩ段差を調整するためウエットエッチングを行い、メモリ領域とロジック領域のＳＴＩ突き出し量の差が同程度になるようにした。 （もっと読む）

【課題】
従来の、ＳＲＡＭやロジック回路等の半導体素子あるいはＬＳＩの、α線、或いは宇宙線によるソフトエラーのエラー率計算方法では、マルチビットエラーが発生した場合、パターンが実際と異なるという問題があった。
【解決手段】
発生したイオンによる電荷が水平にイオンが走った場合、従来は、VH（High電位）側NMOSノード３に対するVL（Low電位）側NMOSノードの領域６、VH側NMOSノード３に対するVH側PMOSノードの領域５、VL側PMOSノード４に対するVH側PMOSノード５の領域、VL側PMOSノード４に対するVL側NMOSノードの領域６はエラーとは関係ないとして計算では考慮しなかった。本発明では、このHigh-Lowが問題となるノードのペアとなる領域に電荷が発生した場合、従来エラーに関係ないと見なしていた電荷によるエラー抑制効果をソフトエラーシミュレーションに組込むようにした。これにより、マルチビットエラーのパターンが実測に合うようになった。 （もっと読む）

【課題】 ３次元半導体メモリ装置において、データ転送時の充放電に必要な配線容量を減らして低消費電力化する。
【解決手段】 第１の半導体チップ上に複数積層され、バンクメモリが分割されたサブバンクが入出力ビットに対応してまとめられて配置されたメモリセルアレイチップと、前記入出力ビットの数分設けられ、前記サブバンクを対応する入出力ビットが同じとなるように前記メモリセルアレイチップをその積層方向に貫通する形態で接続するチップ間配線とを有する。
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【課題】３次元半導体装置において、信号伝送路の３次元配線容量を減らして消費電力を削減する。
【解決手段】半導体回路チップ３０を複数枚積層し、この半導体回路チップ間の信号伝送のためのチップ間配線５０を複数本備えた３次元半導体装置において、信号伝送時に信号伝送の経路となる１つのチップ間配線５０のみを選択し、それ以外のチップ間配線５０をチップ間配線５０と信号線との間に設けたスイッチによって電気的に切り離す。これによって、配線の充放電に関わるチップ間配線容量を最小限にする。 （もっと読む）

【課題】デュアルゲート構造を有するＭＩＳ型トランジスタにおいて、デュアルゲートにおけるシリサイド部分の断線に起因する遅延の劣化を防止して、動作不良を防止できるようにする。
【解決手段】 半導体装置は、上部がシリサイド化されたゲート電極２２を有するＰ型ＭＯＳトランジスタ１００及びＮ型ＭＯＳトランジスタ２００を備え、ゲート電極２２におけるＰ型ＭＯＳトランジスタ１００部分は、Ｐ型不純物が導入されたポリシリコンを含み、そのＮ型ＭＯＳトランジスタ２００部分は、Ｎ型不純物が導入されたポリシリコンを含む。Ｐ型ＭＯＳトランジスタ１００及びＮ型ＭＯＳトランジスタ２００の互いのドレインは、シリサイド化されたポリシリコンを含む共有配線２３により接続されている。共有配線２３の線幅は、ゲート電極２２の線幅よりも大きくなるように設定されている。 （もっと読む）

本発明は、半導体構成に関連して電気的接続を形成する方法を含む。その上に導電線路を有し、導電線路に隣接して少なくとも２つの拡散領域を有する半導体基板が設けられる。パターン化されるエッチ・ストップが拡散領域の上に形成される。パターン化されるエッチ・ストップは、開口を貫通して延びる１対の開口を有し、開口は導電線路の軸に実質的に平行に一列に並んでいる。絶縁材料がエッチ・ストップ上に形成される。絶縁材料は、絶縁材料内にトレンチを形成し且つ開口をエッチ・ストップから拡散領域まで延ばすために、エッチングに対して露出される。トレンチの少なくとも一部分は開口の直上にあり、線路の軸に沿って延びる。導電材料が開口内とトレンチ内に形成される。
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【解決手段】シングル中性子イベントの測定を可能にするのに十分な感度のある中性子変換層を組み込んだ半導体基板。前記基板は、アクティブ半導体素子層と、ベース基板と、前記アクティブ半導体素子層と前記ベース基板との間に提供される絶縁層と、前記アクティブ半導体素子層と前記ベース基板との間に提供される中性子変換層を含む。前記中性子変換層は、前記絶縁層内に位置し、且つ同絶縁層と前記ベース基板との間、若しくは前記アクティブ半導体素子層と同絶縁層との間に位置する。前記中性子変換層と前記アクティブ半導体素子層との間、および前記中性子変換層と前記ベース基板との間の少なくとも１つの間に障壁層が提供され、前記中性子変換層中に提供される中性子変換材料の拡散を防ぐ。さらに、前記アクティブ半導体素子層に複数の溝を形成する場合がある。 （もっと読む）

【課題】 入力回路の簡素化と製品管理の取り扱いを簡便にしつつ、実質的な低消費電力化及び素子の微細化に適合して安定した入出力伝達特性を実現できる入力回路を備えた半導体集積回路装置を提供する。
【解決手段】 外部端子から供給される入力信号を受ける差動増幅回路に第１と第２の動作電圧を第１と第２のスイッチＭＯＳＦＥＴを介して供給するようにし、バイアス電圧発生回路により上記入力信号が上記第１と第２の動作電圧の中心電圧付近にあるときに上記第１と第２スイッチＭＯＳＦＥＴをオン状態にし、その入力信号が継続的に一定期間上記第１電圧又は第２電圧にあるときには、それに対応した出力信号を形成すべく上記第１又は第２スイッチＭＯＳＦＥＴのいずれか一方をオン状態に他方をオフ状態にする制御電圧を形成し、上記第１動作電圧と第２動作電圧に対応した第１振幅の入力信号と、上記第１動作電圧と第２動作電圧の間の所定の中間電圧に対応した第２振幅の入力信号の双方の供給を可能とする。 （もっと読む）

【課題】チップサイズを増大させることなく特性の向上を図ることができる半導体記憶装置を提供する。
【解決手段】本発明の半導体記憶装置は、メモリセル領域５０と周辺回路領域との間に配置されたセル形状の書込動作補助回路２を有し、書込動作補助回路２は、書込開始時にデジット線のディスチャージ動作を行い、書込終了時にデジット線のプリチャージ動作を行う第１の回路４と、デジット線のディスチャージ動作及びデジット線のプリチャージ動作の切替を行う第２の回路５とを有する。 （もっと読む）