【課題】ソフトエラー耐性に優れた、微細構造を有する半導体装置を提供すること。
【解決手段】本発明は、複数のトランジスタを含むメモリセル領域Ｃｅｌｌとメモリセル領域Ｃｅｌｌに隣接して配置されたコア領域Ｃｏｒｅとを備える。メモリセル領域Ｃｅｌｌ及びコア領域Ｃｏｒｅは、基板１と、基板１上に形成されたｐ型ウェル領域２及びｎ型ウェル領域３を備える。また、メモリセル領域Ｃｅｌｌは、基板１とｐ型ウェル領域２及びｎ型ウェル領域３の下に形成されたｐ型深ウェル領域５ａを備える。ｐ型深ウェル領域５ａは、少なくともｐ型ウェル領域２と接している。 （もっと読む）

【課題】 全てのウェル間及びウェル内分離のための深いトレンチ分離領域と、隣接するデバイスの拡散領域と下層の浮動ウェル部分との間の接合部に対する共用コンタクトとを有する集積回路デバイス及びそのデバイスを形成する方法を提供する。
【解決手段】 全てのウェル間及びウェル内分離に対してＤＴＩ領域（１６０）を用いて、ＳＴＩとＤＴＩの不整合によるＦＥＴ幅のばらつきを回避する低コストの分離スキームをもたらす、改良された集積回路デバイス構造体（２００）（例えば、スタティック・ランダム・アクセス・メモリ・アレイ構造体、又はＰ型及びＮ型デバイスの両方を組み込んだ他の集積回路デバイス構造体）（１２１ａ及び１２１ｂ）、並びにその構造体を形成する方法の実施形態を開示する。さらに、ウェル内分離のために用いられるＤＴＩ領域（１６０）は効果的に幾つかの浮動ウェル部分（２０５）を形成し、これらの各々は電源電圧（例えば、Ｖｄｄ）に接続して閾値電圧（Ｖｔ）の変動を防止する必要があるので、本開示の集積回路デバイスはまた、隣接するデバイス（１２１ａ及び１２１ｂ）の拡散領域（２２１及び２２２）と下層の浮動ウェル部分（２０５）の間の接合部に対する共用コンタクト（２８０）を含む。この共用コンタクトは、各々の浮動ウェル部分（２０５）に対して別々の電源電圧コンタクトが必要であった場合に生じるコスト及び面積上の不利益を解消する。 （もっと読む）

【課題】ハイブリッド半導体基板及びその製造方法を提供する。
【解決手段】本発明は、（ａ）ベース基板３の上の絶縁層５と絶縁層の上のＳｅＯＩ層７とを備えるセミコンダクタ−オン−インシュレータ（ＳｅＯＩ）領域１３と、バルク半導体領域１１とを具備するハイブリッド半導体基板１を提供するステップであって、ＳｅＯＩ領域とバルク半導体領域とは同じベース基板を共用するステップと、（ｂ）ＳｅＯＩ領域の上にマスク層９を提供するステップと、（ｃ）ＳｅＯＩ領域とバルク半導体領域を同時にドーピングすることにより、第１の不純物レベルを形成するステップであって、このドーピングは、ＳｅＯＩ領域の第１の不純物レベルがマスク内に含まれるように実行されるステップとを含む方法に関する。それによって、ハイブリッド半導体基板の製造プロセスに、より多くのプロセスステップが含まれることを防ぐ。 （もっと読む）

【課題】データ保持電力供給電圧の変動を低減するメモリアーキテクチャを提供する。
【解決手段】集積回路構造は、アクティブ電力供給線とデータ保持電力供給線とを含む。メモリマクロが、アクティブ電力供給線およびデータ保持電力供給線に接続される。メモリマクロは、メモリセルアレイとスイッチとを含む。スイッチは、メモリセルアレイをアクティブ電力供給線に接続することと、メモリセルアレイをデータ保持電力供給線に接続することとの間で、接続を切り換えるように構成される。データ保持電力供給線は、メモリマクロの外部に存在する。 （もっと読む）

【課題】高集積化が容易な積層メモリ素子を提供する。
【解決手段】本願発明の積層メモリ素子は、基板と、基板上に互いに積層された、少なくとも１層のメモリ層をそれぞれ含む複数のメモリグループと、該複数のメモリグループのうち、複数の隣接した２つのメモリグループ間に介在する複数のＸデコーダ層と、前記複数の隣接した２つのメモリグループ間に、複数のＸデコーダ層と交互に介在される複数のＹデコーダ層と、を具備する積層メモリ素子である。 （もっと読む）

【課題】減少した信号スキューを提供するマルチチップ・パッケージされた集積回路装置及びその動作方法を提供する。
【解決手段】本発明のパッケージされた集積回路装置は、導電性パッドを上に含む基板と、基板上に複数のチップを含むチップスタックと、１次導電性ラインと、２次導電性ラインと、を備える。１次導電性ラインは、基板上の導電性パッドと、チップスタックの複数のチップのうちの一つの上に設けられた導電性パッドとを電気的に連結する。２次導電性ラインは、チップスタック内の複数のチップのうちの一つの上に設けられた導電性パッドを、その上側にある複数のチップのうちの一つ、及び下側にある複数のチップのうちの一つの上に設けられた対応する導電性パッドに電気的に連結する。 （もっと読む）

【課題】側壁転写加工技術を用いる場合に、転写用のマスクが非対称な形状となることに起因した不具合を極力防止する
【解決手段】半導体基板１上に形成したシリコン酸化膜４にコンタクトプラグ５を形成し、シリコン窒化膜６、シリコン酸化膜７を積層し、芯材用膜を積層して芯材パターンに加工する。上面に非晶質シリコン膜を形成してスペーサ加工をしてマスクパターンを形成する。このとき、マスクパターンは、芯材パターンを挟んで対向するペア部の間隔に対して隣接部の間隔が小さくなるように形成される。芯材パターン除去の後、マスクパターンをマスクとしてシリコン酸化膜７、シリコン窒化膜６を加工して配線溝パターンを形成し、内部に導体膜８，９を埋め込み、埋め込み配線１０ａ、１０ｂを形成する。埋め込み配線１０ｂは、上部で配線幅が広く形成されている。 （もっと読む）

【課題】高い回路性能と安定動作とを両立した半導体装置を製造することが可能な半導体装置の製造方法を提供する。
【解決手段】試験結果に応じた調整を行う調整回路を含む半導体装置の製造途中において、当該半導体装置を試験し（ステップＳ３）、その試験結果に応じて電子ビーム描画装置による電子ビーム描画によって、配線パターンやビアパターンなどを形成することにより、調整回路の回路パターンを確定させる（ステップＳ４）。その後は、残りの半導体製造工程を行い半導体装置を完成させる（ステップＳ５）。 （もっと読む）

【課題】集積度を高めることが容易な３次元積層された多層構造メモリ素子を提供する。
【解決手段】本積層メモリ素子は、基板と、基板上に相互積層され、複数の群に分割された複数のメモリ層と、各群内のメモリ層と電気的に接続され、各群内のメモリ層の間に配された複数のインターデコーダと、複数のインターデコーダと電気的に接続され、複数のインターデコーダの間に配された少なくとも一つのプレデコーダと、を備えることを特徴とする。 （もっと読む）

【課題】グローバルな閾値ばらつきの補正機能を備えた半導体装置を提供すること。
【解決手段】測定回路９は、ＳＲＡＭ２，３，４のいずれか１つのＳＲＡＭに、通常電圧よりも低い電圧で書き込みを行った後に通常電圧で読み出すことを各メモリセルに実行して書込不良ビット数を検出し、また、通常電圧で書き込みを行い、通常電圧よりも低い電圧での読み出しと通常電圧での読み出しとを行うことを各メモリセルに実行してディスターブ不良ビット数を検出し、検出した書込不良ビット数とディスターブ不良ビット数との大小関係からグローバルな閾値ばらつきの状態を判断し、数が多い方の不良ビット数から印加するバックゲートバイアスを決定し、ヒューズボックス７に記録する。ウェルバイアス生成回路８がヒューズボックス７に記録されたバックゲートバイアスに基づき生成するウェルバイアスにより搭載される全てのＳＲＡＭにバックゲートバイアスが印加される。 （もっと読む）

高エネルギーの原子粒子衝突に曝される際に、ソフトエラーアップセット事象に対して不感性を呈する記憶素子が提供される。記憶素子はそれぞれ、２つのアドレストランジスタと、双安定要素を形成するように相互接続される４つのトランジスタの対とを含む、１０個のトランジスタを有してもよい。トゥルーおよびコンプリメントクリアライン等のクリアラインは、あるトランジスタの対と関連している正の電源端子および接地電源端子にルーティングされてもよい。クリア操作の際、トランジスタの対の一部または全部は、選択的にクリアラインを使用して、電力供給を停止することが可能である。これは、論理０値が、アドレストランジスタを介して駆動されるクリア操作を促進し、クロスバー電流サージを低減させる。
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【課題】システムオンチップアプリケーション用の二重誘電体MIMコンデンサを提供する。
【解決手段】集積回路構造は、第１領域と第２領域とを有するチップを含む。第１金属‐絶縁体‐金属（MIM）コンデンサは、第１領域に形成される。第１MIMコンデンサは、第１下部電極と、第１下部電極の上の第１上部電極と、第１下部電極と第１上部電極との間に位置および隣接する第１キャパシタ絶縁体とを有する。第２MIMコンデンサは、第２領域に位置し、第１MIMコンデンサと実質的に同じレベルに位置する。第２MIMコンデンサは、第２下部電極と、第２下部電極の上の第２上部電極と、第２下部電極と第２上部電極との間に位置および隣接する第２キャパシタ絶縁体を有する。第２キャパシタ絶縁体は第１キャパシタ絶縁体と異なる。第１上部電極および第１下部電極は、それぞれ第２上部電極および第２下部電極と同時に形成されることができる。 （もっと読む）

【課題】 多数の電圧ドメインを有する集積回路デバイスおよびシステムのための改良された電圧変換システムを提供する。
【解決手段】 集積回路のためのオンチップ電圧変換装置は、第１のキャパシタと、この第１のキャパシタの第１の電極を第１の電圧ドメインの低側電圧レールに選択的に結合するように構成された第１のＮＦＥＴデバイスと、第１のキャパシタの第１の電極を第１の電圧ドメインの高側電圧レールに選択的に結合するように構成された第１のＰＦＥＴデバイスと、第１のキャパシタの第２の電極を第２の電圧ドメインの低側電圧レールに選択的に結合するように構成された第２のＮＦＥＴデバイスであって、第２の電圧ドメインの低側電圧レールが第１の電圧ドメインの高側電圧レールに対応する、第２のＮＦＥＴデバイスと、第１のキャパシタの第２の電極を第２の電圧ドメインの高側電圧レールに選択的に結合するように構成された第２のＰＦＥＴデバイスと、を含む。 （もっと読む）

【課題】製造工程完了後にメモリ素子の駆動に必要な正負両極性の高電圧をメモリ素子に印加することを可能とした半導体装置を実現できるようにする。
【解決手段】半導体装置は、半導体基板１１に形成された被保護素子と、第１の保護トランジスタ４１と、第２の保護トランジスタ４２とを備えている。第１の保護トランジスタ４１は、第２導電型の深いウェル１５の上部に形成された第１導電型の第１のウェル５１に形成されている。第２の保護トランジスタ４２は第２導電型の第２のウェル５２に形成されている。第２のソース・ドレイン拡散層２１Ｂは、第３のソース・ドレイン拡散層２２Ａと電気的に接続され且つ第１のウェル５１と同電位である。第４のソース・ドレイン拡散層２２Ｂは、第２の拡散層２７と電気的に接続され且つ第２のウェル５２及び第２の拡散層２７と同電位である。 （もっと読む）

【課題】電源電圧が供給されるＳＲＡＭマクロを複数備えた半導体集積回路の回路面積を削減する。
【解決手段】ロジック回路１０４と複数のＳＲＡＭマクロ１０３とを有するシステムＬＳＩ１００において、システムＬＳＩ１００の外部から供給された電圧ＶＤＤＰよりも低い安定化電圧ＶＤＤＭを生成する電源回路１０２を設け、複数の各ＳＲＡＭマクロ１０３に、電源回路１０２により生成した電圧ＶＤＤＭと外部から供給された電圧ＶＤＤとを供給する。また、ロジック回路１０４には、外部から供給された電圧ＶＤＤを供給する。 （もっと読む）

【課題】耐放射線特性の優れた半導体回路を提供することを目的とする。
【解決手段】複数のｐＭＯＳトランジスタ１１を直列又は一のｐＭＯＳトランジスタ１２を備えた並列回路に接続した第１の回路ブロック１と、複数のｎＭＯＳトランジスタ２１を直列又は一のｎＭＯＳトランジスタ２２を備えた並列回路に接続した第２の回路ブロック２とを備え、前記第１の回路ブロック１と前記第２の回路ブロック２との接続点Ｓを出力端子Ｖｏｕｔに接続するとともに、全ての前記ｐＭＯＳトランジスタ１１，１２のゲート及び全ての前記ｎＭＯＳトランジスタ２１，２２のゲートを共通の入力端子Ｖｉｎに接続する半導体回路。 （もっと読む）

【課題】低電圧化による誤動作を抑制した半導体装置を提供する。
【解決手段】複数のメモリセルと、センスアンプと、外部と電気的に接続するための複数のパッドを含む、１または複数のパッド列とを有し、パッド列は、パッド列の端部およびパッド列の内部に配置された、センスアンプに接地電位を供給するための複数のセンスアンプ接地用パッドと、少なくとも信号を入力するための信号用パッドとを含み、センスアンプ接地用パッドと信号用パッドの間に、信号用パッドを除く、他の種類のパッドが少なくとも１つ配置されている構成である。 （もっと読む）

【課題】 ３次元ダイスタックを用いて形成されたメモリを提供する。
【解決手段】 システムは、中央処理装置（ＣＰＵ）、ＣＰＵと連絡し、複数の垂直に積層された集積回路チップと複数の入力／出力（Ｉ／Ｏ）ポートを含み、各Ｉ／Ｏポートは、基板貫通ビアによって複数のチップの少なくとも１つに接続されるメモリデバイス、及び
ＣＰＵと前記メモリデバイスと連絡し、メモリデバイスにデータを伝送、またはメモリデバイスから伝送するのを管理するように構成するダイレクトメモリアクセス（ＤＭＡ）コントローラを含むシステム。 （もっと読む）

基板（基材）上で論理デバイスを製造すること、論理デバイスの表面上に中間半導体基板を形成すること、およびその中間半導体基板上にキャパシタレスメモリセルを製造することを含む集積回路を製造するための方法である。論理デバイスの表面上に形成されるキャパシタレスメモリセルを備える集積回路もまた開示される。それらは、そのような集積回路を含むマルチコアマイクロプロセッサとして使用される。
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【課題】エッチングストッパ膜を有し、配線間容量の増大を抑制可能な半導体装置及び半導体装置の製造方法を提供する。
【解決手段】半導体基板１１と、半導体基板１１の表面上部に配設された層間絶縁膜２９と、層間絶縁膜２９に埋め込まれ、半導体基板１１に対向する上面が層間絶縁膜２９の上面と面一に配設され、互いに離間して配置された複数のビアプラグ３１と、層間絶縁膜２９及びビアプラグ３１の表面上部に配設された層間絶縁膜３９と、層間絶縁膜３９によって分離され、ビアプラグ３１と接続され、ビアプラグ３１に対向する上面が層間絶縁膜３９の上面と面一に配設され、層間絶縁膜３９を挟んで相対向する側面に、層間絶縁膜２９の側から順に、層間絶縁膜２９とはエッチング性が異なり且つ層間絶縁膜３９より比誘電率の高い側壁絶縁膜３５、及び側壁絶縁膜３５とはエッチング性が異なる側壁絶縁膜３７を有する複数の第２配線３３とを備える。 （もっと読む）