【課題】先端プロセスでは、ＭＯＳのゲートトンネルリーク電流が増大し、低リーク電流での待機が必要となる半導体装置では問題となる。
【解決手段】第１と第２のＰ型ＭＯＳと、第１と第２のＮ型ＭＯＳと夫々が有する複数のＣＭＯＳ構成スタティック型メモリセルと、電源線とソース線との電位差である前記複数のスタティック型メモリセルの電源電圧を制御する制御回路であって、第３のＮ型ＭＯＳを有する電源電圧制御回路とを具備する。第１のＮ型ＭＯＳのドレイン領域のうち、コンタクトを取る領域は砥素を含み、エクステンション領域は燐を含み、第２のＮ型ＭＯＳのドレイン領域のうち、コンタクトを取る領域は砥素を含み、エクステンション領域は燐を含み、前記第３のＮ型ＭＯＳのドレイン領域は、コンタクトを取る領域及びエクステンション領域に砥素を含む。 （もっと読む）

【課題】チップサイズの拡大を抑制するとともに、信号線を形成する領域を確保すること。
【解決手段】本発明の一態様に係る半導体記憶装置１は、複数のサブアレイが行列状に配置され、複数のサブアレイ列Ａ１２を有するメモリセルアレイＡ１３と、メモリセルアレイＡ１３の外側に形成され、サブアレイ列Ａ１２と略平行に並ぶように配置された複数のアドレスパッドを含むアドレスパッド列Ａ１１と、メモリセルアレイの中間部に形成され、サブアレイ列と略平行に並ぶように配置されたデータＩ／Ｏパッドを含むデータＩ／Ｏパッド列Ａ１０と、メモリセルアレイの中間部に配置されたアドレス入力回路Ａ８と、メモリセルアレイＡ１３上に、サブアレイ列Ａ１２と略直交する方向に形成され、アドレスパッドＡ１４とアドレス入力回路Ａ８とを直接接続するパッド入力アドレス配線Ａ４とを備える。 （もっと読む）

導電物質を選択的に形成する方法及び金属導電構造を形成する方法を開示する。下部に横たわる物質領域を露出するように有機物質をパターン化することができる。下部に横たわる物質の上に位置する有機物質の残留部分と反応することなく下部に横たわる物質と反応するプラチナ前駆ガス等の前駆ガスに、下部に横たわる物質を晒してもよい。前駆ガスを原子層蒸着処理に用いてもよく、その間、前駆ガスは導電構造を形成するように下部に横たわる物質と選択的に反応して有機物質とは反応しない。導電構造は、例えば、半導体デバイス製造の様々な段階においてパターニング用マスクとして用いることができる。 （もっと読む）

【課題】 集積回路デバイスのヒューズ構造を提供する。
【解決手段】 本発明のヒューズ構造は、半導体基板の一部の上に配置された金属含有導電性材料のストリップを含み、ストリップは、第１方向に沿って延伸し、均一な線幅を有する。誘電体層は、導電層を覆う。誘電体層内は、第１ビアと第２ビアを有し、第１インターコネクトと第２インターコネクトをそれぞれ含む。第１インターコネクトは、ストリップ上の第１位置と物理的且つ電気的に接触しており、第２インターコネクトは、ストリップ上の第２位置と物理的且つ電気的に接触している。導電ストリップ上の第１と第２位置は、シリコンを含まない。誘電体層の上方は、第１インターコネクトに電気的に接続された第１配線構造と、第２インターコネクトに電気的に接続された第２配線構造である。 （もっと読む）

【課題】通常メモリセルの保持データの誤読み出しを確実に防止することが可能な半導体メモリを提供する。
【解決手段】半導体メモリのセルフタイミング回路において、ダミーワード線に接続され通常レイアウトユニットから構成されたセルフタイミング用ダミーメモリセルが連続して配置された第１のダミービット線と、ダミーワード線に接続され通常レイアウトユニットと点対称又は線対称の関係を有する対称レイアウトユニットから構成されたセルフタイミング用ダミーメモリセルが連続して配置された第２のダミービット線と、第１のダミービット線及び第２のダミービット線を入力し、そのうち電位の変化速度の遅い方のダミービット線の電位変化に基づいて、セルフタイミング信号を出力するタイミング制御回路とを備える。 （もっと読む）

【課題】素子分離絶縁膜としてＳＯＧ膜を用いる場合に、熱処理でクラックが発生するのを防止できる構成を提供する。
【解決手段】シリコン基板１にゲート絶縁膜４、多結晶シリコン膜５、加工用絶縁膜を形成し、その後トレンチ１ａを形成する。トレンチ１ａ内にシリコン酸化膜８を形成し、ポリシラザンからなる塗布膜を多結晶シリコン膜５の中間高さまで充填する。クラック防止用のシリコン窒化膜９を形成したのち、さらに塗布膜を形成する。熱処理を行うと塗布膜はシリコン酸化膜２、１０に転換するが、このとき熱収縮応力により上層のシリコン酸化膜１０にクラックが発生することがあるが、シリコン窒化膜９で阻止できる。 （もっと読む）

【課題】ゲッタリングサイト（ｇｅｔｔｅｒｉｎｇ ｓｉｔｅ）を十分に増大させて、後続の高温工程のために生じる結晶欠陥を防止することができるシリコンウエハを提供すること。
【解決手段】表面から一定深さに形成される第１の無欠陥層と、該第１の無欠陥層とシリコンウエハの裏面との間の領域に形成されたバルク領域とを備え、前記第１の無欠陥層は、前記表面から約２０μｍ〜８０μｍの深さに形成され、バルク領域内において、酸素濃度が前記バルク領域の全体にわたって１０％の偏差範囲内で均一な分布を有することを特徴とする。 （もっと読む）

コンピューティングシステムが少なくとも１つの機能的ユニット及び少なくとも１つの機能的ユニットに接続された磁気ランダムアクセスメモリ(MRAM)ブロックを含む。MRAMブロックは少なくとも１つの機能的ユニットのパワーダウン状態の間、少なくとも１つの機能的ユニットの機能的状態を格納するように構成される。
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【課題】ＳＲＡＭセルアレイにおいて、トランジスタ能力と配線容量抵抗のシステマティックなばらつきの評価を容易にする。
【解決手段】リングオシレータを形成する反転回路としてアレイ端にテスト用のセルを配置し、ビット線を充放電しながらリングオシレータを動作させる。具体的には、メモリセルアレイ上で、少なくともメモリセルアレイの４隅に配置されたテスト用のセルを含むリングオシレータを形成する。このとき、ビット線に相当する配線を用いてテスト用のセル同士を接続する。 （もっと読む）

【課題】基板表面へのダメージを低減しつつ、自己整合コンタクトと基板のシリサイド化構造とを両立させる。
【解決手段】半導体装置１００は、シリコン基板１０２と、シリコン基板１０２上に形成されたゲート電極１０８およびその側壁に形成されたサイドウォール１１２を含む第１のゲート１１４ａと、シリコン基板１０２表面において、第１のゲート１１４ａのサイドウォール１１２側方に形成されたシリサイド層１３２と、平面視で第１のゲート１１４ａと少なくとも部分的に重なるとともにシリコン基板１０２表面のシリサイド層１３２に達するコンタクト１６４とを含む。ここで、コンタクト１６４と、第１のゲート１１４ａのゲート電極１０８との間には、絶縁膜が配置されている。 （もっと読む）

半導体素子（１０）を半導体層内に、そして半導体層の上に形成する方法が実現される。トレンチ（１８，２０，２２）は、第１活性領域（２４，２６，２８，３０）に隣接して形成される。前記トレンチには、絶縁材料（３２，３４，３６）が充填される。マスクパターン（４８，５０，５２）を前記トレンチの中央部分の上に形成して、前記トレンチのうち、前記マスクパターンの第１側部と前記第１活性領域との間に位置する第１側部を露出させる。前記トレンチの前記第１側部を掘り込むエッチングを行なう工程によって、第１窪み（５４，５６，５８，６０）が前記トレンチに残る。第１エピタキシャル領域（６２，６６）を前記第１窪みに成長させて、前記第１活性領域を延長して前記第１窪みを包含することにより、第１拡幅活性領域を形成する。
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【課題】不良解析の際に、メモリセルのレイアウトを制限したり、工程数を増加することなく、メモリセル数を数えやすくすること。
【解決手段】半導体基板２上にメモリセル３ａの繰り返しパターンが形成されたメモリセルアレイ領域３を有し、メモリセルアレイ領域３上に形成された所定層の電源配線４ａ、接地配線４ｂを、少なくともメモリセルアレイ領域３において、メモリセル３ａの配置と対応させて縦方向及び横方向に格子状にレイアウトしている。 （もっと読む）

【課題】半導体装置の動作不良を防止し、半導体装置の製造工程を簡略化する。
【解決手段】本発明の例に関わる半導体装置は、半導体基板１と、半導体基板１内に設けられる一対の不純物拡散層２Ａ，２Ｂと、不純物拡散層２Ａ，２Ｂ間の半導体基板上に設けられるゲート絶縁膜３と、ゲート絶縁膜３上に設けられるゲート電極４と、一対の不純物拡散層２Ａ，２Ｂ上にそれぞれ設けられる２つのコンタクト５Ａ，５Ｂとを具備し、ゲート電極４とコンタクト５Ａ，５Ｂは、同じ材料から構成され、ゲート電極４上端およびコンタクト５Ａ，５Ｂ上端は、半導体基板１表面からの高さが一致する。 （もっと読む）

【課題】Ｈ０Ｔ（ハイブリッド配向技術）プロセスおよび個々のデバイス間のＳＴＩ（シャロウトレンチアイソレーション領域）の組み合わせを使用して、同じ集積回路上のＳＲＡＭおよびロジック回路を提供する。
【解決手段】ＳＴＩを備えたＨＯＴ基板上に複数のＳＲＡＭ（１２０８）が形成され、さらに、複数のロジック回路が、複数のＳＯＩ（１２０２）領域上の一部のデバイスおよび複数のＳＯＩ（１２０２）領域上の他のデバイスと共に同じチップ上に形成される。 （もっと読む）

【課題】低減された集積度および低消費電力の基準を満たすと同時に、電気的性能の改良をもたらす、多重構造トランジスタを有する新規なデバイスを提供する。
【解決手段】積層の所定レベルに位置する第１トランジスタＴ１１と、所定レベルの上方の積層の第２レベルに位置する第２トランジスタＴ２１とを備え、第１トランジスタは第２トランジスタのチャネル区域１１６に対向するゲート電極１０８を備え、第１トランジスタと第２トランジスタとは絶縁区域１２０により分離され、この絶縁区域は第１トランジスタのゲートと第２トランジスタのチャネルとの間の第１領域Ｒ１にて第１トランジスタのゲートと第２トランジスタのチャネルとの間の結合を可能にするように規定された組成および厚さを有し、この絶縁区域は、第１トランジスタおよび第２トランジスタのアクセス区域の間の第１領域の周囲に、第１領域とは異なる組成および厚さを有する第２領域Ｒ２を備える。 （もっと読む）

【課題】ウェル電位を十分な高さに保ちつつ、ウェルとソース・ドレイン領域との間におけるリーク電流の発生を抑えることのできる半導体装置を提供する。
【解決手段】本発明の一態様に係る半導体装置は、最近接するＮ型素子領域１１とＰ型素子領域２１との間の第１の領域７ａ下におけるＰ型ウェル１３のＰ型素子領域２１側の少なくとも一部の深さが、Ｎ型素子領域１１とＰ型ウェルコンタクト接続部１２との間の領域下におけるＰ型ウェル１３の深さよりも浅く、第１の領域７ａ下、およびＮ型素子領域１１に隣接する範囲で第１の領域７ａからＮ型素子領域１１およびＰ型素子領域２１の長手方向に延在する第２の領域７ｂ下におけるＮ型ウェル２３のＮ型素子領域１１側の少なくとも一部の深さが、Ｐ型素子領域２１とＮ型ウェルコンタクト接続部２２との間の領域下におけるＮ型ウェル２３の深さよりも浅い。 （もっと読む）

【課題】高アスペクト比の孔または溝を穿孔する。
【解決手段】酸化シリコンからなる絶縁膜１に対して、Ｃ₅Ｆ₈、Ｏ₂およびＡｒのエッチングガスを用いプラズマエッチング処理を施し、絶縁膜１を選択的にエッチングすることにより、絶縁膜１に孔３を穿孔する際に、最初は、ポリマー層のデポジション性が弱い条件でエッチング処理を行い、続いてポリマー層のデポジション性が強い条件に切り換えてエッチング処理を行うようにした。 （もっと読む）

【課題】メモリセルに含まれる選択トランジスタのゲート配線のピッチに対する上層の杭打用金属配線ピッチの影響を低減する。
【解決手段】メモリセルアレイ（１）の両側にワード線ドライブ回路（２Ｒ，２Ｌ）を対向して配置し、各ワード線ドライブ回路には、ワード線ドライバをメモリセル行に対して交互に配置する。メモリセルの選択トランジスタのゲート配線（ＰＧｏ，ＰＧｅ）は、各メモリセル行に対応して配置される。杭打用の上層の金属配線（ＭＬｏ，ＭＬｅ）は、対向配置されるワード線ドライブ回路からメモリセルアレイの中央部の接続領域（１０）まで延在させ、接続領域においてゲート配線に交互に電気的に接続する。金属配線は、ゲート配線の２倍のピッチで対向して配置する。 （もっと読む）

凹型導電性ソケットを備える環状バイアを有するダイを含むダイスタックおよびそのダイスタックを形成する方法は、様々な電子システムで使用するための構造を提供する。一実施形態において、ダイスタックは、別のダイの凹型導電性ソケット中に挿入されたダイの頂部上に導電性ピラーを含む。 （もっと読む）

【課題】専用のヒューズチップとメモリコアチップを積層して少ないチップ間接合信号数で相互接続し、チップサイズの増大を回避し得る積層メモリを提供する。
【解決手段】本発明の積層メモリは、不良メモリセルを置換するための予備メモリセルを含むメモリセルアレイ２０を備えたメモリコアチップＭＣと、予備メモリセルへの置換に対応する電気的切断状態を設定可能なヒューズ部とこのヒューズ部の状態情報に基づき不良メモリセルの救済動作を制御する救済制御回路を備えたヒューズチップＨＣとが積層された構成を備える。このように構成された積層メモリは、メモリコアチップＭＣにヒューズ素子や救済制御回路を搭載不要としてサイズを縮小でき、メモリコアチップＭＣとヒューズチップＨＣの間のチップ間接合信号数を削減することができる。 （もっと読む）