【課題】ｐｎ接合近傍における重金属イオンが除去された半導体装置及びその製造方法を提供する。
【解決手段】ｐ型半導体母体基板と、前記ｐ型半導体母体基板上に形成された深いｎ型ウエル層と、前記深いｎ型ウエル層の上に形成された浅いｐ型ウエル層と、前記浅いｐ型ウエル層上に設けられ、ｎ型ソース・ドレイン拡散層、ゲート酸化膜、及びゲート電極とを有するトランジスタと、を有する半導体装置の製造方法において、前記深いｎ型ウエル層、前記浅いｐ型ウエル層、及び前記トランジスタを形成する回路形成工程と、前記回路形成工程より後に、前記浅いｐ型ウエル層と前記深いｎ型ウエル層との間に順方向バイアスを印加するバイアス印加工程と、を具備する。 （もっと読む）

【課題】 複数のビット線出力をその出力配列順に従って処理するという制約なしに、回路の配置を柔軟に行え、効率の良いレイアウトが可能な集積回路装置を提供すること。
【解決手段】 集積回路装置２０は、複数のワード線ＷＬ、複数のビット線ＢＬ及び複数のメモリセルＭＣを有するメモリセルアレイ３１２と、メモリ出力回路３２０とを有するデータメモリを備えている。メモリセルアレイ３１２での複数のビット線ＢＬの配列に従ったデータ読出し配列順序（２画素分Ｒ＜１＞，Ｒ＜１＞，Ｇ＜１＞，…，＜Ｒ０＞）と、メモリ出力回路３２０からのデータ出力配列順序（２画素分Ｒ＜０＞，Ｂ＜０＞，Ｇ＜０＞，Ｒ＜１＞，…Ｒ＜０＞）とが異なっている。メモリ出力回路３２０の領域に並べ替え配線領域４１０を有し、並べ替え配線領域４１０は、データ読み出し配列順序で入力されたデータを配線ＡＬＢ，ＡＬＣにより並べ替えて、データ出力配列順序で出力する。 （もっと読む）

【課題】第１ＭＩＳＦＥＴのゲート電極と第２ＭＩＳＦＥＴのゲート電極とを別工程で形成する半導体装置の製造技術において、第１ＭＩＳＦＥＴと第２ＭＩＳＦＥＴの信頼性向上を図ることができる技術を提供する。
【解決手段】半導体基板２０上にゲート絶縁膜２６、電荷蓄積膜２７、絶縁膜２８、ポリシリコン膜２９、酸化シリコン膜３０、窒化シリコン膜３１およびキャップ絶縁膜３２からなる積層膜を形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用して、低耐圧ＭＩＳＦＥＴ形成領域および高耐圧ＭＩＳＦＥＴ形成領域に形成されている積層膜を除去する。その後、半導体基板２０上にゲート絶縁膜３４、３６、ポリシリコン膜３７およびキャップ絶縁膜３８を形成する。そして、低耐圧ＭＩＳＦＥＴ形成領域および高耐圧ＭＩＳＦＥＴ形成領域にゲート電極を形成した後、メモリセル形成領域にゲート電極を形成する。 （もっと読む）

ＤＲＡＭメモリーデバイスのようなメモリーデバイスは、メモリーデバイスの下部ゲート領域と接触するＤＲＡＭメモリーの局所的配線の上方に１つかまたはそれ以上の金属層を含んでもよい。半導体コンポーネントのサイズが減少し、かつ、回路密度が増大するにつれて、これらの上部金属層における金属ルーティングの密度は、次第に、加工するのが難しくなる。上部金属層に結合されてもよい付加的金属ルーティングを下部ゲート領域に提供することによって、上部金属層の間隔要件が、緩和され、それと同時に、半導体デバイスのサイズを維持することができる。さらに、メモリーデバイスのゲート領域に形成された付加的金属ルーティングは、ストラッピング構造において、その他の金属コンタクトに平行に配置されてもよく、それによって、ＤＲＡＭメモリーセルの埋め込みデジット線のような金属コンタクトの抵抗を減少させる。 （もっと読む）

【課題】異なる高さのコンタクト線を有する高密度ＭＯＳＦＥＴ回路を製造するための構造、方法などを提示すること。
【解決手段】このＭＯＳＦＥＴ回路は、コンタクト線（５００、１３００）と、コンタクト線（５００、１３００）の近くに位置するゲート（３１０、１２１０）とを含む。コンタクト線（５００、１３００）は、ゲート（３１０、１２１０）の高さよりも低い高さを含む。このＭＯＳＦＥＴ回路はさらに、ゲート（３１０、１２１０）の近くに位置するゲート・スペーサ（７１０、７１５、１６１０、１６１５）を含み、コンタクト線（５００、１３００）とゲート（３１０、１２１０）との間のコンタクト線（５００、１３００）の近くに位置するコンタクト線スペーサを含まない。 （もっと読む）

【課題】ヒューズのプログラムが正しく行われたか否かを簡易かつ正確に、しかも短時間で検出する。
【解決手段】チップは、不良セルを冗長セルに置換可能なSRAM１と、チップ内の複数のヒューズのプログラム（ブロー）に関する情報を出力するヒューズデータ転送回路２と、シフトレジスタ３，４と、シフトクロック発生回路５と、リセット信号発生回路６とを備えている。チップIDとリダンダンシ情報に基づいて生成されるCRCコード情報を格納するCRCコード格納部１３と、チップID、リダンダンシ情報およびCRCコード情報に誤りがあるか否かを検出するCRC剰余計算回路１４とを設けるため、所望のヒューズが正しくプログラムされたか否かを簡易かつ正確に検出できる。 （もっと読む）

【課題】より小型化（薄型化）および高速化を達成することが可能な異なる種類のメモリを含む半導体メモリ装置を提供する。
【解決手段】この半導体メモリ装置は、ビット線と、ビット線と交差するように配置されたワード線と、ビット線とワード線との間に配置された記憶手段とを有するメモリセルを含む第１メモリと、第１メモリとは種類の異なる第２メモリとを備え、第１メモリと第２メモリとは、同一の半導体基板上に積層して形成されており、ビット線は、主ビット線と、主ビット線に接続され、メモリセルアレイ毎に配置された補助ビット線とを含み、記憶手段は、補助ビット線とワード線との間に配置されており、主ビット線と、補助ビット線とは、同じ方向に延び、かつ、平面的に見て互いに重なるように配置されている。 （もっと読む）

【課題】電界効果トランジスタの電気的特性を安定化することができ、信頼性が高く、さらに設計の自由度が向上した半導体装置および半導体装置の製造方法を提供する。
【解決手段】本発明の半導体装置は、半導体基板１０２上に、ゲート絶縁膜１２４と、ポリシリコン粒子１２５からなるゲート電極１２６と、を順に積層してなるゲート電極部を備える電界効果トランジスタを有し、ゲート絶縁膜１２４の膜厚は１．６ｎｍ以下であり、ゲート絶縁膜１２４近傍のポリシリコン粒子１２５の平均グレインサイズは１０ｎｍ以上１５０ｎｍ以下である。 （もっと読む）

【課題】自己整合シリサイド膜のシリサイドマスクパターンの形成工程で工程余裕度を向上させ、半導体素子の信頼性と収率を向上させた半導体素子の構造とその製造方法を提供する。
【解決手段】ゲート電極５２ａとキャパシタ上部電極５２ｂとの間の間隔を狭くして、スペーサ絶縁膜５４ａをエッチングして側壁スペーサ５３ａを形成する時、ゲート電極５２ａとキャパシタ上部電極５２ｂとの間に残留スペーサ絶縁膜５３ｂ、５４ｂを残して、シリコン基板４０を露出させない。これにより、後工程で自己整合シリサイド膜５６を形成するためにシリサイドマスクパターン５５を形成する時、工程余裕度を向上させることができ、従来、シリサイドマスクパターン５５の整合不良に起因して発生するコンタクトホールのエッチングによるゲート電極の損傷や、ゲートとキャパシタとの間での電流漏洩などの不良を防止し、半導体素子の信頼性と収率を向上させることができる。 （もっと読む）

【課題】
デコーダ部の両側にそれぞれのワード線に対応したドライバを設けることは困難となってきていた。
【解決手段】
半導体記憶装置は、行デコーダ部と、前記行デコーダ部の一方に配置された第１のセルアレイと、前記行デコーダ部の他方に配置された第２のセルアレイと、前記行デコーダ部上に配置され、前記第１のセルアレイの所定の行アドレスに対応するワード線と前記第２のセルアレイの前記所定の行アドレスに対応するワード線を短絡する配線層とを有する。 （もっと読む）

【課題】並列入出力化能された外部出力信号系から外部入力信号系に対する相互インダクタンスを小さくする。
【解決手段】半導体集積回路（３）はパッケージ基板（２）に臨む複数の外部接続端子（ＢＭＰ）を有し、その一部として、並列に入出力可能にされる外部入力端子（ＢＭＰ[Ｄ]）及び外部出力端子（ＢＭＰ[Ｑ]）等を有する。パッケージ基板は、相互に対応する外部接続端子とモジュール端子（ＢＬＬ）とを電気的に接続するために複数の配線層（Ｌ１〜Ｌ４）を有する。半導体集積回路に臨む第１の配線層（Ｌ１）は相互に対応する前記外部入力端子とモジュール端子とを接続する主な配線を有し、モジュール端子が形成される第２の配線層（Ｌ４）は相互に対応する外部出力端子とモジュール端子とを接続する主な配線を有する。ノイズ源と成り得る外部出力端子に接続された外部出力系の主な信号配線は半導体集積回路から離れた配線層に追いやられている。 （もっと読む）

【課題】スルーホールに収容されるプラグと、その下部の導体パターンとの間のコンタクト抵抗を低減可能な半導体装置の製造方法を提供する。
【解決手段】半導体装置１０の製造方法は、半導体基板上に絶縁膜（１５，１６，２１）を形成するステップと、異方性エッチングによって絶縁膜の上部分（１６，２１）にスルーホールの上部分２２を形成するステップと、スルーホールの上部分２２の側壁にエッチ保護膜２３を形成するステップと、絶縁膜の下部分（１５）に、スルーホールの上部分２２に連続するスルーホールの下部分２４を等方性エッチングによって形成するステップとを有する。 （もっと読む）

【課題】低電圧化と高速動作化を実現した差動増幅回路を提供する。
【解決手段】一対の第１入力端子にそれぞれゲートが接続された第１及び第２導電型の第１及び第２差動ＭＯＳＦＥＴ対の第１共通ソースにそれぞれ第１及び第２容量手段及び第１及び第２導電型の第１及び第２電流源ＭＯＳＦＥＴを設けて第１及び第２増幅部を構成する。上記第１及び第２差動ＭＯＳＦＥＴ対に流れる電流をそれぞれ供給する第２及び第１導電型の第１及び第２ＭＯＳＦＥＴ対及び上記第１及び第２ＭＯＳＦＥＴ対のそれぞれに直列形態にされた第２及び第１導電型の第３及び第４ＭＯＳＦＥＴ対により第１及び第２出力部を構成する。上記第３ＭＯＳＦＥＴ対と第４ＭＯＳＦＥＴ対の対応するドレイン同士を接続して一対の出力端子とし、上記第１及び第２電流源ＭＯＳＦＥＴ並びに上記第１ないし第４ＭＯＳＦＥＴのゲートにバイアス電圧を供給する。 （もっと読む）

【課題】トラップの電子の捕獲、放出によるしきい値電圧の変動を小さくすることができる半導体装置を得る。
【解決手段】半導体基板１１と、この半導体基板１１の表面上にゲート絶縁膜を介して形成されて半導体基板１１中での電荷の移動を電気的に制御する少なくとも１つのゲート電極１３とを備えた半導体装置であって、半導体基板１１は、不純物が添加された半導体で構成され、不純物の濃度が表面の位置で最も低く表面から深い位置となるほど高くなるようにされている。チャネル界面の不純物濃度のみ低下させ、基板１１の奥の濃度を上昇させることで、しきい値電圧Ｖｔｈを所定の電圧に保ちながら、導電チャネルを流れる電流の不均一性を緩和してトラップによるしきい値変動ΔＶｔｈを抑制することができる。 （もっと読む）

【課題】 グローバルビット線の長さを短縮することで、消費電力を減少し、アクセス時間を短縮する。
【解決手段】 所定のメモリ容量を有する少なくとも一つの完全セルアレイと、所定のメモリ容量に満たない容量を有する不完全セルアレイが一方向に配列されている。不完全セルアレイは、完全セルアレイより信号制御部の近くに配置されている。セルアレイの列の一端側に配置された信号制御部は、グローバル線に信号を入出力する。セルアレイの間に配置された読み書き制御部は、セルアレイに対するデータの読み書きを制御する。グローバル線は、セルアレイの列の一端からされ、読み書き制御部に接続されている。グローバル線は、長さの短い不完全セルアレイ上に必ず配線されるため、その負荷容量を削減でき、充放電電流を削減できる。この結果、半導体メモリの消費電力を削減でき、半導体メモリのアクセス時間を短縮できる。 （もっと読む）

【課題】金属不純物捕獲能力の向上を図ることができ、且つ、素子分離構造のエッチングによる形状変化（片落ち）を抑制する。
【解決手段】シリコン酸化膜よりなる素子分離構造２が形成されたシリコン基板１上に、熱燐酸によりウェットエッチングに対するエッチング選択比が素子分離構造２に比較して高いシリコン窒化膜３を金属不純物捕獲膜として形成する。イオン注入後、熱燐酸によりウェットエッチングによりシリコン窒化膜３を除去する。 （もっと読む）

【課題】 従来の半導体集積回路装置は、コア領域の一辺に対して最大数のＩ／Ｏユニットを配置するようにしていたため、例えば、配置すべきＩ／Ｏの数が少ない場合には、Ｉ／Ｏ領域に無駄な空きが生じて占有面積が増大することになっていた。
【解決手段】 コア領域１１に接続された複数の第１のパッド２３および複数の第２のパッド２４を備える半導体集積回路装置１ａであって、前記コア領域１１の少なくとも一辺に設けられる前記各第１のパッド２３および前記各第２のパッド２４を、それぞれ当該一辺の長さ方向に並べて配置するように構成する。 （もっと読む）

【課題】 半導体集積回路の不良解析に際し、不良箇所を迅速に発見し、不良解析を効率的に行う。
【解決手段】 下層の機能ブロックと上層の平坦化用ダミーパターン１０１を備えている。ここで、平坦化用ダミーパターンは、機能ブロックの種類に応じた形状または間隔で配置されている。このような構成により、上層からみるだけで機能ブロックの位置および種類、あるいはメモリセルのレイアウト形状およびピッチを迅速に、かつ容易に判断でき、不良解析を効率的に行うことができる。 （もっと読む）

【課題】 ２以上の半導体チップの高密度に実装することにより、スタックド構造のパッケージを大幅に小型化する。
【解決手段】 半導体集積回路装置１は、プリント配線基板２に半導体チップ３〜６がそれぞれ積層されたスタックド構造となっている。最下部に搭載されている半導体チップ３には、インタフェース回路７が設けられている。このインタフェース回路７は、バッファ、および静電保護回路などからなる。半導体チップ３〜６に入出力される信号は、すべて半導体チップ３のインタフェース回路７を介して入出力されることになる。これにより、半導体チップ４〜６にインタフェース回路が不要となり、半導体集積回路装置１を小型化することができる。 （もっと読む）

【課題】 チップ接合後においても不良セルの救済が可能な半導体記憶装置およびその製造方法を提供する。
【解決手段】 本発明に係る半導体記憶装置１は、スペアメモリセルを有するメモリＩＣチップ１０と、このメモリＩＣチップ１０が電気的接合部２を介して接続されているロジックＩＣチップ２０と、不良メモリセルからスペアメモリセルの選択動作を切り替える切替用素子部とを備えている。本発明では、スペアメモリセルの選択動作を切り替える切替用素子部を、ロジックＩＣチップ２０上であってメモリＩＣチップ１０との接続領域外方の切替用素子部形成領域２４に配置しているので、メモリＩＣチップ１０の接合後においてもロジックＩＣチップ２０上の切替用素子部の処理あるいは操作を行うことで、不良セルの救済が可能となる。 （もっと読む）