半導体集積回路装置
【課題】 従来の半導体集積回路装置は、コア領域の一辺に対して最大数のＩ／Ｏユニットを配置するようにしていたため、例えば、配置すべきＩ／Ｏの数が少ない場合には、Ｉ／Ｏ領域に無駄な空きが生じて占有面積が増大することになっていた。
【解決手段】 コア領域１１に接続された複数の第１のパッド２３および複数の第２のパッド２４を備える半導体集積回路装置１ａであって、前記コア領域１１の少なくとも一辺に設けられる前記各第１のパッド２３および前記各第２のパッド２４を、それぞれ当該一辺の長さ方向に並べて配置するように構成する。
【解決手段】 コア領域１１に接続された複数の第１のパッド２３および複数の第２のパッド２４を備える半導体集積回路装置１ａであって、前記コア領域１１の少なくとも一辺に設けられる前記各第１のパッド２３および前記各第２のパッド２４を、それぞれ当該一辺の長さ方向に並べて配置するように構成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、特に、ワイヤボンディング用パッドおよびウエハ試験用パッドを有する半導体集積回路装置に関する。
【背景技術】
【０００２】
近年、半導体集積回路装置の高集積化および高機能化に伴って、Ｉ／Ｏ（Input/Output）の数が増加し、チップの占有面積がＩ／Ｏの構成によって決定される場合も多くなって来ている。
【０００３】
そのため、Ｉ／Ｏの数が多くてもチップの占有面積が小さくなるように、幅の狭いＩ／Ｏが標準ライブラリとして作成されている。また、この標準ライブラリに提供されるパッドには、ダイシングされたＩＣチップとパッケージの入出力ピンとの接続を行うためのワイヤボンディング用パッド（ＷＢＰ：Wire Bonding Pad）、および、ウエハ上に形成されたＩＣチップにプローブピンを接触させて試験を行うためのウエハ試験用パッド（ＰＰ：Probing Pad）が含まれる。
【０００４】
図１は従来の半導体集積回路装置の一例の要部を模式的に示す図である。図１において、参照符号１は半導体集積回路装置（ＩＣチップ）、２はＩ／Ｏユニット（Ｉ／Ｏ）、１１はコア領域、そして、１２はＩ／Ｏ領域を示している。
【０００５】
図１に示されるように、Ｉ／Ｏ領域１２には、例えば、入力バッファや出力バッファ或いは入出力バッファ等を含むＩ／Ｏ回路部２１、コア領域１１に形成された回路（コア回路）を静電気から保護するＥＳＤ保護素子部２２、ＩＣチップ１とＩＣパッケージ（図示しない）の入出力ピンとの接続を行うワイヤボンディング用パッド２３、および、ウエハ上に形成されたＩＣチップ１に対してプローバのピンを接触させて試験を行うウエハ試験用パッド２４が設けられている。
【０００６】
ここで、従来のＩＣチップ１のＩ／Ｏ領域１２において、ＩＣチップ１の占有面積を小さく保ちつつ多数のＩ／Ｏを配設置可能とするために、例えば、Ｉ／Ｏ回路部２１，ＥＳＤ保護素子部２２，ワイヤボンディング用パッド２３およびウエハ試験用パッド２４をコア回路領域１１から外側方向（高さ方向）へ順次配置した幅の狭いＩ／Ｏユニット２を、コア領域１１に形成される回路の各配線に対して設けるようになっている。
【０００７】
すなわち、従来のＩＣチップ１は、例えば、コア領域１１の一辺に対して最大数のＩ／Ｏユニット２を配置するために、１つのＩ／Ｏを構成するＩ／Ｏ回路部２１，ＥＳＤ保護素子部２２，ワイヤボンディング用パッド２３およびウエハ試験用パッド２４を高さ方向に積み上げて幅が狭くなるように配置している。
【０００８】
なお、図１（他の図も同様）において、コア領域１１には、各ＩＣチップ１の機能を実現する回路、例えば、ＲＡＭやＲＯＭ或いはフラッシュＥＥＰＲＯＭ等のメモリ回路、または、ＭＰＵやＤＳＰ等の演算回路、或いは、他の様々な論理回路等（図示しない）が形成されている。また、コア領域１１の回路，Ｉ／Ｏ回路部２１，ＥＳＤ保護素子部２２，ワイヤボンディング用パッド２３およびウエハ試験用パッド２４間の配線は省略されているが、実際にはそれぞれを繋ぐ配線がなされているのはいうまでもない。
【０００９】
さらに、本明細書において、Ｉ／Ｏ領域１２には、Ｉ／Ｏ回路部２１，ＥＳＤ保護素子部２２，ワイヤボンディング用パッド２３およびウエハ試験用パッド２４が設けられる場合を一例として説明しているが、例えば、パッドはワイヤボンディング用およびウエハ試験用のものに限定されるものではなく、また、Ｉ／Ｏユニットとして他の機能を実現する部分が設けられたＩＣチップであってもよいのはもちろんである。
【００１０】
ところで、従来、ＤＡ（Design Automation）処理によりレイアウト構成したマスタースライス方式の半導体集積回路として、半導体基板上の少なくとも一辺に入力バッファ回路と入出力バッファ回路もしくは出力バッファ回路からなるセルを繰り返し規則的に配置したものも提案されている（例えば、特許文献１参照）。
【００１１】
【特許文献１】特開昭６０−０５９７６６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
上述したように、従来のＩＣチップ（半導体集積回路装置）１は、占有面積を小さく保ちつつ多数のＩ／Ｏを配置可能とするために、幅の狭いＩ／Ｏユニット２を設けるようになっている。
【００１３】
しかしながら、図１に示されるように、個々のＩＣチップ１において、例えば、コア領域１１の或る辺のサイズ（コア領域１１の任意の一辺の長さ）に対して配置すべきＩ／Ｏの数（必要とされるワイヤボンディング用パッド２３およびウエハ試験用パッド２４の数）が少ない場合も存在し、このようなときには、各Ｉ／Ｏユニット２の間隔を広く設定することが行われている。しかしながら、各Ｉ／Ｏユニット２の間隔を広く設定すると、Ｉ／Ｏ領域１２に無駄な空きが生じ、結果的にＩＣチップ１の占有面積が増大することになっていた。
【００１４】
本発明は、Ｉ／Ｏ領域の無駄な空きを極力小さくして占有面積の小さい半導体集積回路装置の提供を目的とする。
【課題を解決するための手段】
【００１５】
本発明によれば、コア領域に接続された複数の第１のパッドおよび複数の第２のパッドを備える半導体集積回路装置であって、前記コア領域の少なくとも一辺に設けられる前記各第１のパッドおよび前記各第２のパッドを、それぞれ当該一辺の長さ方向に並べて配置したことを特徴とする半導体集積回路装置が提供される。
【発明の効果】
【００１６】
本発明によれば、Ｉ／Ｏ領域の無駄な空きを極力小さくして占有面積の小さい半導体集積回路装置を提供することができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明に係る半導体集積回路装置の実施例を、添付図面を参照して詳述する。
本発明に係る半導体集積回路装置は、例えば、Ｉ／Ｏユニットにおけるワイヤボンディング用パッド，ウエハ試験用パッド，Ｉ／Ｏ回路部およびＥＳＤ保護素子部をそれぞれパーツ化して自由に組み合わせることにより、無駄な空き領域を極力小さくしてチップのサイズを縮小するものである。
【実施例】
【００１８】
図２は本発明に係る半導体集積回路装置の第１実施例の要部を模式的に示す図である。図２において、参照符号１ａは半導体集積回路装置（ＩＣチップ）、２ａはＩ／Ｏユニット、１１はコア領域、そして、１２はＩ／Ｏ領域を示している。
【００１９】
図２に示されるように、Ｉ／Ｏ領域１２には、例えば、入力バッファや出力バッファ或いは入出力バッファを含むＩ／Ｏ回路部２１、コア領域１１に形成された回路（コア回路）を静電気から保護するＥＳＤ保護素子部２２、ＩＣチップ１ａとＩＣパッケージ（図示しない）の入出力ピンとの接続を行うワイヤボンディング用パッド２３、および、ウエハ上に形成されたＩＣチップ１ａに対してプローバを接触させて試験を行うウエハ試験用パッド２４が設けられている。
【００２０】
ここで、図２と図１との比較から明らかなように、本第１実施例のＩＣチップ１ａにおけるＩ／Ｏユニット２ａは、従来例のＩ／Ｏユニット２のように、Ｉ／Ｏ回路部２１，ＥＳＤ保護素子部２２，ワイヤボンディング用パッド２３およびウエハ試験用パッド２４を単に高さ方向（コア回路領域１１から外側方向）に積み上げるのではなく、コア領域１１の一辺に設けられたＩ／Ｏ回路部２１およびＥＳＤ保護素子部２２を、その一辺の長さ方向（横方向）に並べて配置すると共に、これらＩ／Ｏ回路部２１およびＥＳＤ保護素子部２２の上方にワイヤボンディング用パッド２３およびウエハ試験用パッド２４を横方向に並べて配置するようになっている。
【００２１】
すなわち、例えば、コア領域１１の或る辺のサイズに対して配置すべきＩ／Ｏの数（必要とされるワイヤボンディング用パッド２３およびウエハ試験用パッド２４の数）が少ない場合、従来のＩＣチップ１におけるＩ／Ｏ領域１２の無駄な空きを埋めるように本実施例のＩ／Ｏユニット２ａを配置することで、Ｉ／Ｏユニット２ａ（Ｉ／Ｏ領域１２）の高さを低くしてＩＣチップ１ａの占有面積を縮小することができる。
【００２２】
なお、横方向に並べるワイヤボンディング用パッド２３およびウエハ試験用パッド２４は交互に配置されており、ダイシングされたＩＣチップ１とパッケージの入出力ピンとの接続を行うためのワイヤボンディング処理、並びに、ウエハ試験時のプローブピンをウエハ試験用パッド２４に接触させる処理において、隣接するパッドの間隙を広くして処理を容易に行えるようになされている。
【００２３】
図３は本発明に係る半導体集積回路装置の第２実施例の要部を模式的に示す図である。
図３と図２との比較から明らかなように、本第２実施例のＩＣチップ１ｂのＩ／Ｏユニット２ｂは、上述した第１実施例のＩＣチップ１ａのＩ／Ｏユニット２ａにおいて、ワイヤボンディング用パッド２３およびウエハ試験用パッド２４のみを横方向に並べて配置し、Ｉ／Ｏ回路部２１およびＥＳＤ保護素子部２２は、図１を参照して説明した従来のＩＣチップ１のＩ／Ｏユニット２と同様に（Ｉ／Ｏ回路部２１およびＥＳＤ保護素子部２２の各サイズが大きい方の辺が積み重なるようにして）、高さ方向に積み上げるようになっている。
【００２４】
図４は本発明に係る半導体集積回路装置の第３実施例の要部を模式的に示す図である。
図４と図３との比較から明らかなように、本第３実施例のＩＣチップ１ｃのＩ／Ｏユニット２ｃは、上記の第２実施例のＩＣチップ１ａのＩ／Ｏユニット２ａにおいて、Ｉ／Ｏ回路部２１およびＥＳＤ保護素子部２２を、Ｉ／Ｏ回路部２１およびＥＳＤ保護素子部２２の各サイズが小さい方の辺が積み重なるようにして、高さ方向に積み上げられている。
【００２５】
ここで、図２〜図４に示すＩ／Ｏユニット２ａ〜２ｃは、Ｉ／Ｏ回路部２１，ＥＳＤ保護素子部２２，ワイヤボンディング用パッド２３およびウエハ試験用パッド２４を模式的に描いているが、実際の形状やサイズは、様々に変化し得るのはいうまでもない。
【００２６】
このように、本発明の各実施例によれば、Ｉ／Ｏ回路部２１およびＥＳＤ保護素子部２２は分離してパーツ化され、横方向に並べて配置される各ワイヤボンディング用パッド２３および各ウエハ試験用パッド２４とコア領域１１との間に、任意に組み合わせて配置される。
【００２７】
上述した本発明の半導体集積回路装置の各実施例によれば、Ｉ／Ｏユニットの幅（横方向のサイズ）は大きくなるものの、その幅の広がりをＩ／Ｏ領域の無駄な空きで吸収することで、その高さを低くするという長所を生かすことができ、その結果、ＩＣチップの占有面積を低減することが可能になる。このことは、１枚のウエハから取得できるＩＣチップの数（ダイの有効数）の増加に直結し、半導体集積回路装置の価格を低廉化することが可能になる。
【００２８】
さらに、Ｉ／Ｏユニットを分離してパーツ化することにより、種類の異なる半導体集積回路装置に対してそのパーツを共用することができるため、Ｉ／Ｏの開発工数の削減といった効果も期待できる。
【００２９】
図５は本発明に係る半導体集積回路装置の第４実施例の全体構成を概略的に示す図である。
【００３０】
図５に示されるように、本第４実施例の半導体集積回路装置は、例えば、コア領域１１の上方の辺では、その辺のサイズに対して必要とされるＩ／Ｏの数が少ないために、上述した第１〜第３実施例のような幅方向（横方向）が広くて高さ方向が低いＩ／Ｏユニット２０を配置し、且つ、コア領域１１の左方の辺では、その辺のサイズに対して必要とされるＩ／Ｏの数が多いために、図１に示すような従来の幅方向が狭くて高さ方向が高いＩ／Ｏユニット２を配置するようになっている。この場合、従来のＩＣチップと比較して、コア領域１１の上方の辺に配置したＩ／Ｏユニット２０により高さ方向でｄだけ縮小され、ＩＣチップ１ｄの占有面積の低減が可能になる。このように、本発明の適用は、コア領域１１の全ての辺に対して行う必要はなく、各辺に対して選択的に適用することができる。
【００３１】
以上において、ワイヤボンディング用パッドおよびウエハ試験用パッドは、それぞれＩＣチップとパッケージの入出力ピンとをワイヤボンディングするためのパッドおよびウエハ上に形成されたＩＣチップに対してプローブピンを接触させて試験を行うためのパッドとして説明したが、Ｉ／Ｏユニットに対して他の目的に使用するパッドを設ける場合でも本発明は同様に適用することができる。さらに、Ｉ／Ｏ回路部およびＥＳＤ保護素子部に関しても、Ｉ／Ｏユニットに対して他の機能を実現する部分を設ける場合でも本発明は同様に適用することができるのはいうまでもない。
【００３２】
（付記１）
コア領域に接続された複数の第１のパッドおよび複数の第２のパッドを備える半導体集積回路装置であって、
前記コア領域の少なくとも一辺に設けられる前記各第１のパッドおよび前記各第２のパッドを、それぞれ当該一辺の長さ方向に並べて配置したことを特徴とする半導体集積回路装置。
【００３３】
（付記２）
付記１に記載の半導体集積回路装置において、前記第１のパッドは、ダイシングされた該半導体集積回路装置とパッケージの入出力ピンとの接続を行うためのワイヤボンディング用パッドであり、且つ、前記第２のパッドは、ウエハ上に形成された該半導体集積回路装置に対してプローブピンを接触させて試験を行うためのウエハ試験用パッドであることを特徴とする半導体集積回路装置。
【００３４】
（付記３）
付記２に記載の半導体集積回路装置において、さらに、分離してパーツ化されたＩ／Ｏ回路部およびＥＳＤ保護素子部を備え、該Ｉ／Ｏ回路部および該ＥＳＤ保護素子部を、前記コア領域の少なくとも一辺の長さ方向に並べて配置される前記各ワイヤボンディング用パッドおよび前記各ウエハ試験用パッドと前記コア領域との間に、任意に組み合わせて配置したことを特徴とする半導体集積回路装置。
【００３５】
（付記４）
付記３に記載の半導体集積回路装置において、前記Ｉ／Ｏ回路部および前記ＥＳＤ保護素子部を、前記コア領域の少なくとも一辺の長さ方向に並べて配置される前記各ワイヤボンディング用パッドおよび前記各ウエハ試験用パッドに対応させて、当該コア領域の少なくとも一辺の長さ方向に並べて配置したことを特徴とする半導体集積回路装置。
【００３６】
（付記５）
付記３に記載の半導体集積回路装置において、前記Ｉ／Ｏ回路部および前記ＥＳＤ保護素子部を、前記コア領域の少なくとも一辺の長さ方向に並べて配置される前記各ワイヤボンディング用パッドおよび前記各ウエハ試験用パッドに対応させて、当該コア領域の少なくとも一辺の高さ方向に並べて配置したことを特徴とする半導体集積回路装置。
【００３７】
（付記６）
付記１に記載の半導体集積回路装置において、前記各第１のパッドおよび前記各第２のパッドをそれぞれ前記コア領域の一辺の長さ方向に並べて配置する該コア領域の一辺は、当該コア領域の一辺のサイズが、その一辺に必要とされる数の該第１のパッドおよび該第２のパッドを長さ方向に並べたサイズよりも大きい辺であることを特徴とする半導体集積回路装置。
【産業上の利用可能性】
【００３８】
本発明は、様々な半導体集積回路装置に対して幅広く適用することができ、特に、ワイヤボンディング用パッドおよびウエハ試験用パッドを有する半導体集積回路装置に対して適用され、Ｉ／Ｏ領域の無駄な空きを極力小さくして半導体集積回路装置の占有面積の低減を可能とする。
【図面の簡単な説明】
【００３９】
【図１】従来の半導体集積回路装置の一例の要部を模式的に示す図である。
【図２】本発明に係る半導体集積回路装置の第１実施例の要部を模式的に示す図である。
【図３】本発明に係る半導体集積回路装置の第２実施例の要部を模式的に示す図である。
【図４】本発明に係る半導体集積回路装置の第３実施例の要部を模式的に示す図である。
【図５】本発明に係る半導体集積回路装置の第４実施例の全体構成を概略的に示す図である。
【符号の説明】
【００４０】
１，１ａ，１ｂ，１ｃ，１ｄ 半導体集積回路装置（ＩＣチップ）
２，２ａ，２ｂ，２ｃ，２０ Ｉ／Ｏユニット（Ｉ／Ｏ）
１１ コア領域
１２ Ｉ／Ｏ領域
２１ Ｉ／Ｏ回路部
２２ ＥＳＤ保護素子部
２３ ワイヤボンディング用パッド（第１のパッド）
２４ ウエハ試験用パッド（第２のパッド）
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、特に、ワイヤボンディング用パッドおよびウエハ試験用パッドを有する半導体集積回路装置に関する。
【背景技術】
【０００２】
近年、半導体集積回路装置の高集積化および高機能化に伴って、Ｉ／Ｏ（Input/Output）の数が増加し、チップの占有面積がＩ／Ｏの構成によって決定される場合も多くなって来ている。
【０００３】
そのため、Ｉ／Ｏの数が多くてもチップの占有面積が小さくなるように、幅の狭いＩ／Ｏが標準ライブラリとして作成されている。また、この標準ライブラリに提供されるパッドには、ダイシングされたＩＣチップとパッケージの入出力ピンとの接続を行うためのワイヤボンディング用パッド（ＷＢＰ：Wire Bonding Pad）、および、ウエハ上に形成されたＩＣチップにプローブピンを接触させて試験を行うためのウエハ試験用パッド（ＰＰ：Probing Pad）が含まれる。
【０００４】
図１は従来の半導体集積回路装置の一例の要部を模式的に示す図である。図１において、参照符号１は半導体集積回路装置（ＩＣチップ）、２はＩ／Ｏユニット（Ｉ／Ｏ）、１１はコア領域、そして、１２はＩ／Ｏ領域を示している。
【０００５】
図１に示されるように、Ｉ／Ｏ領域１２には、例えば、入力バッファや出力バッファ或いは入出力バッファ等を含むＩ／Ｏ回路部２１、コア領域１１に形成された回路（コア回路）を静電気から保護するＥＳＤ保護素子部２２、ＩＣチップ１とＩＣパッケージ（図示しない）の入出力ピンとの接続を行うワイヤボンディング用パッド２３、および、ウエハ上に形成されたＩＣチップ１に対してプローバのピンを接触させて試験を行うウエハ試験用パッド２４が設けられている。
【０００６】
ここで、従来のＩＣチップ１のＩ／Ｏ領域１２において、ＩＣチップ１の占有面積を小さく保ちつつ多数のＩ／Ｏを配設置可能とするために、例えば、Ｉ／Ｏ回路部２１，ＥＳＤ保護素子部２２，ワイヤボンディング用パッド２３およびウエハ試験用パッド２４をコア回路領域１１から外側方向（高さ方向）へ順次配置した幅の狭いＩ／Ｏユニット２を、コア領域１１に形成される回路の各配線に対して設けるようになっている。
【０００７】
すなわち、従来のＩＣチップ１は、例えば、コア領域１１の一辺に対して最大数のＩ／Ｏユニット２を配置するために、１つのＩ／Ｏを構成するＩ／Ｏ回路部２１，ＥＳＤ保護素子部２２，ワイヤボンディング用パッド２３およびウエハ試験用パッド２４を高さ方向に積み上げて幅が狭くなるように配置している。
【０００８】
なお、図１（他の図も同様）において、コア領域１１には、各ＩＣチップ１の機能を実現する回路、例えば、ＲＡＭやＲＯＭ或いはフラッシュＥＥＰＲＯＭ等のメモリ回路、または、ＭＰＵやＤＳＰ等の演算回路、或いは、他の様々な論理回路等（図示しない）が形成されている。また、コア領域１１の回路，Ｉ／Ｏ回路部２１，ＥＳＤ保護素子部２２，ワイヤボンディング用パッド２３およびウエハ試験用パッド２４間の配線は省略されているが、実際にはそれぞれを繋ぐ配線がなされているのはいうまでもない。
【０００９】
さらに、本明細書において、Ｉ／Ｏ領域１２には、Ｉ／Ｏ回路部２１，ＥＳＤ保護素子部２２，ワイヤボンディング用パッド２３およびウエハ試験用パッド２４が設けられる場合を一例として説明しているが、例えば、パッドはワイヤボンディング用およびウエハ試験用のものに限定されるものではなく、また、Ｉ／Ｏユニットとして他の機能を実現する部分が設けられたＩＣチップであってもよいのはもちろんである。
【００１０】
ところで、従来、ＤＡ（Design Automation）処理によりレイアウト構成したマスタースライス方式の半導体集積回路として、半導体基板上の少なくとも一辺に入力バッファ回路と入出力バッファ回路もしくは出力バッファ回路からなるセルを繰り返し規則的に配置したものも提案されている（例えば、特許文献１参照）。
【００１１】
【特許文献１】特開昭６０−０５９７６６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
上述したように、従来のＩＣチップ（半導体集積回路装置）１は、占有面積を小さく保ちつつ多数のＩ／Ｏを配置可能とするために、幅の狭いＩ／Ｏユニット２を設けるようになっている。
【００１３】
しかしながら、図１に示されるように、個々のＩＣチップ１において、例えば、コア領域１１の或る辺のサイズ（コア領域１１の任意の一辺の長さ）に対して配置すべきＩ／Ｏの数（必要とされるワイヤボンディング用パッド２３およびウエハ試験用パッド２４の数）が少ない場合も存在し、このようなときには、各Ｉ／Ｏユニット２の間隔を広く設定することが行われている。しかしながら、各Ｉ／Ｏユニット２の間隔を広く設定すると、Ｉ／Ｏ領域１２に無駄な空きが生じ、結果的にＩＣチップ１の占有面積が増大することになっていた。
【００１４】
本発明は、Ｉ／Ｏ領域の無駄な空きを極力小さくして占有面積の小さい半導体集積回路装置の提供を目的とする。
【課題を解決するための手段】
【００１５】
本発明によれば、コア領域に接続された複数の第１のパッドおよび複数の第２のパッドを備える半導体集積回路装置であって、前記コア領域の少なくとも一辺に設けられる前記各第１のパッドおよび前記各第２のパッドを、それぞれ当該一辺の長さ方向に並べて配置したことを特徴とする半導体集積回路装置が提供される。
【発明の効果】
【００１６】
本発明によれば、Ｉ／Ｏ領域の無駄な空きを極力小さくして占有面積の小さい半導体集積回路装置を提供することができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明に係る半導体集積回路装置の実施例を、添付図面を参照して詳述する。
本発明に係る半導体集積回路装置は、例えば、Ｉ／Ｏユニットにおけるワイヤボンディング用パッド，ウエハ試験用パッド，Ｉ／Ｏ回路部およびＥＳＤ保護素子部をそれぞれパーツ化して自由に組み合わせることにより、無駄な空き領域を極力小さくしてチップのサイズを縮小するものである。
【実施例】
【００１８】
図２は本発明に係る半導体集積回路装置の第１実施例の要部を模式的に示す図である。図２において、参照符号１ａは半導体集積回路装置（ＩＣチップ）、２ａはＩ／Ｏユニット、１１はコア領域、そして、１２はＩ／Ｏ領域を示している。
【００１９】
図２に示されるように、Ｉ／Ｏ領域１２には、例えば、入力バッファや出力バッファ或いは入出力バッファを含むＩ／Ｏ回路部２１、コア領域１１に形成された回路（コア回路）を静電気から保護するＥＳＤ保護素子部２２、ＩＣチップ１ａとＩＣパッケージ（図示しない）の入出力ピンとの接続を行うワイヤボンディング用パッド２３、および、ウエハ上に形成されたＩＣチップ１ａに対してプローバを接触させて試験を行うウエハ試験用パッド２４が設けられている。
【００２０】
ここで、図２と図１との比較から明らかなように、本第１実施例のＩＣチップ１ａにおけるＩ／Ｏユニット２ａは、従来例のＩ／Ｏユニット２のように、Ｉ／Ｏ回路部２１，ＥＳＤ保護素子部２２，ワイヤボンディング用パッド２３およびウエハ試験用パッド２４を単に高さ方向（コア回路領域１１から外側方向）に積み上げるのではなく、コア領域１１の一辺に設けられたＩ／Ｏ回路部２１およびＥＳＤ保護素子部２２を、その一辺の長さ方向（横方向）に並べて配置すると共に、これらＩ／Ｏ回路部２１およびＥＳＤ保護素子部２２の上方にワイヤボンディング用パッド２３およびウエハ試験用パッド２４を横方向に並べて配置するようになっている。
【００２１】
すなわち、例えば、コア領域１１の或る辺のサイズに対して配置すべきＩ／Ｏの数（必要とされるワイヤボンディング用パッド２３およびウエハ試験用パッド２４の数）が少ない場合、従来のＩＣチップ１におけるＩ／Ｏ領域１２の無駄な空きを埋めるように本実施例のＩ／Ｏユニット２ａを配置することで、Ｉ／Ｏユニット２ａ（Ｉ／Ｏ領域１２）の高さを低くしてＩＣチップ１ａの占有面積を縮小することができる。
【００２２】
なお、横方向に並べるワイヤボンディング用パッド２３およびウエハ試験用パッド２４は交互に配置されており、ダイシングされたＩＣチップ１とパッケージの入出力ピンとの接続を行うためのワイヤボンディング処理、並びに、ウエハ試験時のプローブピンをウエハ試験用パッド２４に接触させる処理において、隣接するパッドの間隙を広くして処理を容易に行えるようになされている。
【００２３】
図３は本発明に係る半導体集積回路装置の第２実施例の要部を模式的に示す図である。
図３と図２との比較から明らかなように、本第２実施例のＩＣチップ１ｂのＩ／Ｏユニット２ｂは、上述した第１実施例のＩＣチップ１ａのＩ／Ｏユニット２ａにおいて、ワイヤボンディング用パッド２３およびウエハ試験用パッド２４のみを横方向に並べて配置し、Ｉ／Ｏ回路部２１およびＥＳＤ保護素子部２２は、図１を参照して説明した従来のＩＣチップ１のＩ／Ｏユニット２と同様に（Ｉ／Ｏ回路部２１およびＥＳＤ保護素子部２２の各サイズが大きい方の辺が積み重なるようにして）、高さ方向に積み上げるようになっている。
【００２４】
図４は本発明に係る半導体集積回路装置の第３実施例の要部を模式的に示す図である。
図４と図３との比較から明らかなように、本第３実施例のＩＣチップ１ｃのＩ／Ｏユニット２ｃは、上記の第２実施例のＩＣチップ１ａのＩ／Ｏユニット２ａにおいて、Ｉ／Ｏ回路部２１およびＥＳＤ保護素子部２２を、Ｉ／Ｏ回路部２１およびＥＳＤ保護素子部２２の各サイズが小さい方の辺が積み重なるようにして、高さ方向に積み上げられている。
【００２５】
ここで、図２〜図４に示すＩ／Ｏユニット２ａ〜２ｃは、Ｉ／Ｏ回路部２１，ＥＳＤ保護素子部２２，ワイヤボンディング用パッド２３およびウエハ試験用パッド２４を模式的に描いているが、実際の形状やサイズは、様々に変化し得るのはいうまでもない。
【００２６】
このように、本発明の各実施例によれば、Ｉ／Ｏ回路部２１およびＥＳＤ保護素子部２２は分離してパーツ化され、横方向に並べて配置される各ワイヤボンディング用パッド２３および各ウエハ試験用パッド２４とコア領域１１との間に、任意に組み合わせて配置される。
【００２７】
上述した本発明の半導体集積回路装置の各実施例によれば、Ｉ／Ｏユニットの幅（横方向のサイズ）は大きくなるものの、その幅の広がりをＩ／Ｏ領域の無駄な空きで吸収することで、その高さを低くするという長所を生かすことができ、その結果、ＩＣチップの占有面積を低減することが可能になる。このことは、１枚のウエハから取得できるＩＣチップの数（ダイの有効数）の増加に直結し、半導体集積回路装置の価格を低廉化することが可能になる。
【００２８】
さらに、Ｉ／Ｏユニットを分離してパーツ化することにより、種類の異なる半導体集積回路装置に対してそのパーツを共用することができるため、Ｉ／Ｏの開発工数の削減といった効果も期待できる。
【００２９】
図５は本発明に係る半導体集積回路装置の第４実施例の全体構成を概略的に示す図である。
【００３０】
図５に示されるように、本第４実施例の半導体集積回路装置は、例えば、コア領域１１の上方の辺では、その辺のサイズに対して必要とされるＩ／Ｏの数が少ないために、上述した第１〜第３実施例のような幅方向（横方向）が広くて高さ方向が低いＩ／Ｏユニット２０を配置し、且つ、コア領域１１の左方の辺では、その辺のサイズに対して必要とされるＩ／Ｏの数が多いために、図１に示すような従来の幅方向が狭くて高さ方向が高いＩ／Ｏユニット２を配置するようになっている。この場合、従来のＩＣチップと比較して、コア領域１１の上方の辺に配置したＩ／Ｏユニット２０により高さ方向でｄだけ縮小され、ＩＣチップ１ｄの占有面積の低減が可能になる。このように、本発明の適用は、コア領域１１の全ての辺に対して行う必要はなく、各辺に対して選択的に適用することができる。
【００３１】
以上において、ワイヤボンディング用パッドおよびウエハ試験用パッドは、それぞれＩＣチップとパッケージの入出力ピンとをワイヤボンディングするためのパッドおよびウエハ上に形成されたＩＣチップに対してプローブピンを接触させて試験を行うためのパッドとして説明したが、Ｉ／Ｏユニットに対して他の目的に使用するパッドを設ける場合でも本発明は同様に適用することができる。さらに、Ｉ／Ｏ回路部およびＥＳＤ保護素子部に関しても、Ｉ／Ｏユニットに対して他の機能を実現する部分を設ける場合でも本発明は同様に適用することができるのはいうまでもない。
【００３２】
（付記１）
コア領域に接続された複数の第１のパッドおよび複数の第２のパッドを備える半導体集積回路装置であって、
前記コア領域の少なくとも一辺に設けられる前記各第１のパッドおよび前記各第２のパッドを、それぞれ当該一辺の長さ方向に並べて配置したことを特徴とする半導体集積回路装置。
【００３３】
（付記２）
付記１に記載の半導体集積回路装置において、前記第１のパッドは、ダイシングされた該半導体集積回路装置とパッケージの入出力ピンとの接続を行うためのワイヤボンディング用パッドであり、且つ、前記第２のパッドは、ウエハ上に形成された該半導体集積回路装置に対してプローブピンを接触させて試験を行うためのウエハ試験用パッドであることを特徴とする半導体集積回路装置。
【００３４】
（付記３）
付記２に記載の半導体集積回路装置において、さらに、分離してパーツ化されたＩ／Ｏ回路部およびＥＳＤ保護素子部を備え、該Ｉ／Ｏ回路部および該ＥＳＤ保護素子部を、前記コア領域の少なくとも一辺の長さ方向に並べて配置される前記各ワイヤボンディング用パッドおよび前記各ウエハ試験用パッドと前記コア領域との間に、任意に組み合わせて配置したことを特徴とする半導体集積回路装置。
【００３５】
（付記４）
付記３に記載の半導体集積回路装置において、前記Ｉ／Ｏ回路部および前記ＥＳＤ保護素子部を、前記コア領域の少なくとも一辺の長さ方向に並べて配置される前記各ワイヤボンディング用パッドおよび前記各ウエハ試験用パッドに対応させて、当該コア領域の少なくとも一辺の長さ方向に並べて配置したことを特徴とする半導体集積回路装置。
【００３６】
（付記５）
付記３に記載の半導体集積回路装置において、前記Ｉ／Ｏ回路部および前記ＥＳＤ保護素子部を、前記コア領域の少なくとも一辺の長さ方向に並べて配置される前記各ワイヤボンディング用パッドおよび前記各ウエハ試験用パッドに対応させて、当該コア領域の少なくとも一辺の高さ方向に並べて配置したことを特徴とする半導体集積回路装置。
【００３７】
（付記６）
付記１に記載の半導体集積回路装置において、前記各第１のパッドおよび前記各第２のパッドをそれぞれ前記コア領域の一辺の長さ方向に並べて配置する該コア領域の一辺は、当該コア領域の一辺のサイズが、その一辺に必要とされる数の該第１のパッドおよび該第２のパッドを長さ方向に並べたサイズよりも大きい辺であることを特徴とする半導体集積回路装置。
【産業上の利用可能性】
【００３８】
本発明は、様々な半導体集積回路装置に対して幅広く適用することができ、特に、ワイヤボンディング用パッドおよびウエハ試験用パッドを有する半導体集積回路装置に対して適用され、Ｉ／Ｏ領域の無駄な空きを極力小さくして半導体集積回路装置の占有面積の低減を可能とする。
【図面の簡単な説明】
【００３９】
【図１】従来の半導体集積回路装置の一例の要部を模式的に示す図である。
【図２】本発明に係る半導体集積回路装置の第１実施例の要部を模式的に示す図である。
【図３】本発明に係る半導体集積回路装置の第２実施例の要部を模式的に示す図である。
【図４】本発明に係る半導体集積回路装置の第３実施例の要部を模式的に示す図である。
【図５】本発明に係る半導体集積回路装置の第４実施例の全体構成を概略的に示す図である。
【符号の説明】
【００４０】
１，１ａ，１ｂ，１ｃ，１ｄ 半導体集積回路装置（ＩＣチップ）
２，２ａ，２ｂ，２ｃ，２０ Ｉ／Ｏユニット（Ｉ／Ｏ）
１１ コア領域
１２ Ｉ／Ｏ領域
２１ Ｉ／Ｏ回路部
２２ ＥＳＤ保護素子部
２３ ワイヤボンディング用パッド（第１のパッド）
２４ ウエハ試験用パッド（第２のパッド）
【特許請求の範囲】
【請求項１】
コア領域に接続された複数の第１のパッドおよび複数の第２のパッドを備える半導体集積回路装置であって、
前記コア領域の少なくとも一辺に設けられる前記各第１のパッドおよび前記各第２のパッドを、それぞれ当該一辺の長さ方向に並べて配置したことを特徴とする半導体集積回路装置。
【請求項２】
請求項１に記載の半導体集積回路装置において、前記第１のパッドは、ダイシングされた該半導体集積回路装置とパッケージの入出力ピンとの接続を行うためのワイヤボンディング用パッドであり、且つ、前記第２のパッドは、ウエハ上に形成された該半導体集積回路装置に対してプローブピンを接触させて試験を行うためのウエハ試験用パッドであることを特徴とする半導体集積回路装置。
【請求項３】
請求項２に記載の半導体集積回路装置において、さらに、分離してパーツ化されたＩ／Ｏ回路部およびＥＳＤ保護素子部を備え、該Ｉ／Ｏ回路部および該ＥＳＤ保護素子部を、前記コア領域の少なくとも一辺の長さ方向に並べて配置される前記各ワイヤボンディング用パッドおよび前記各ウエハ試験用パッドと前記コア領域との間に、任意に組み合わせて配置したことを特徴とする半導体集積回路装置。
【請求項４】
請求項１に記載の半導体集積回路装置において、前記各第１のパッドおよび前記各第２のパッドをそれぞれ前記コア領域の一辺の長さ方向に並べて配置する該コア領域の一辺は、当該コア領域の一辺のサイズが、その一辺に必要とされる数の該第１のパッドおよび該第２のパッドを長さ方向に並べたサイズよりも大きい辺であることを特徴とする半導体集積回路装置。
【請求項１】
コア領域に接続された複数の第１のパッドおよび複数の第２のパッドを備える半導体集積回路装置であって、
前記コア領域の少なくとも一辺に設けられる前記各第１のパッドおよび前記各第２のパッドを、それぞれ当該一辺の長さ方向に並べて配置したことを特徴とする半導体集積回路装置。
【請求項２】
請求項１に記載の半導体集積回路装置において、前記第１のパッドは、ダイシングされた該半導体集積回路装置とパッケージの入出力ピンとの接続を行うためのワイヤボンディング用パッドであり、且つ、前記第２のパッドは、ウエハ上に形成された該半導体集積回路装置に対してプローブピンを接触させて試験を行うためのウエハ試験用パッドであることを特徴とする半導体集積回路装置。
【請求項３】
請求項２に記載の半導体集積回路装置において、さらに、分離してパーツ化されたＩ／Ｏ回路部およびＥＳＤ保護素子部を備え、該Ｉ／Ｏ回路部および該ＥＳＤ保護素子部を、前記コア領域の少なくとも一辺の長さ方向に並べて配置される前記各ワイヤボンディング用パッドおよび前記各ウエハ試験用パッドと前記コア領域との間に、任意に組み合わせて配置したことを特徴とする半導体集積回路装置。
【請求項４】
請求項１に記載の半導体集積回路装置において、前記各第１のパッドおよび前記各第２のパッドをそれぞれ前記コア領域の一辺の長さ方向に並べて配置する該コア領域の一辺は、当該コア領域の一辺のサイズが、その一辺に必要とされる数の該第１のパッドおよび該第２のパッドを長さ方向に並べたサイズよりも大きい辺であることを特徴とする半導体集積回路装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２００７−９６２１６（Ｐ２００７−９６２１６Ａ）
【公開日】平成１９年４月１２日（２００７．４．１２）
【国際特許分類】
【出願番号】特願２００５−２８６７４９（Ｐ２００５−２８６７４９）
【出願日】平成１７年９月３０日（２００５．９．３０）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成１９年４月１２日（２００７．４．１２）
【国際特許分類】
【出願日】平成１７年９月３０日（２００５．９．３０）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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