【課題】回路を形成する領域を確保しつつ、十分な耐圧、容量を備えた容量素子を備える半導体装置を提供する。
【解決手段】半導体装置は、ＤＲＡＭセルのキャパシタ上部電極１９と、上部電極１９の下方に形成されたキャパシタ下部電極１７とを含む情報記憶部と、情報記憶部へのアクセスを制御するアクセストランジスタとを有するメモリセルと、アクセストランジスタに接続され、情報記憶部にデータの書き込み又は読み出しを行うビット線１６と、アクセストランジスタのゲート電極に接続され、アクセストランジスタを制御するワード線と、キャパシタ上部電極１９の上方に形成された第１金属配線２１と同一層からなる上部電極２３と、キャパシタ上部電極１９と同一層の下部電極２２とを有し、メモリセルが形成された領域外に形成された容量素子とを備える。 （もっと読む）

【課題】単純な構造のナノ点を有するメモリを利用してマルチレベルを保存することができるメモリ素子を提供する。
【解決手段】ソース２１０及びソース２１０と対応するドレイン２２０と、ソース２１０とドレイン２２０との間を連結するように形成されているナノチャンネル２３０とを含み、ナノチャンネル２３０は、ソース２１０及びドレイン２２０の電圧によってソース２１０とドレイン２２０との間を電気的に連結するナノ線と、ナノ線上に吸着されて形成され、電荷を補集する複数のポテンシャルを有するナノ点とを含む。 （もっと読む）

【課題】多段キャパシタの形成およびキャパシタシリンダを支えるサポート絶縁膜の周辺回路領域における除去を工程数を増大させることなく達成する、キャパシタシリンダが多段に積層されたキャパシタを有する半導体装置の製造方法を提供する。
【解決手段】容量絶縁膜および上部電極の形成工程をそれぞれ１回の成膜工程で行うと共に、周辺回路領域のスルーホールエッチングや水素アニールの妨害となるサポート絶縁膜について、周辺回路領域の残すべき層間絶縁膜の最上層のみ、容量絶縁膜および上部電極形成時に一括して除去し、それより下層の周辺回路領域のサポート絶縁膜がある場合は、メモリセル領域のコア絶縁膜除去のための開口形成と同時に除去する。 （もっと読む）

【課題】１つのトランジスタと１つの抵抗変化素子とを用いた１Ｔ１Ｒ型のメモリセルであって、抵抗変化素子の構造を簡素化することにより、微細化できるメモリセルを有する不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】トランジスタ１０１が形成された基板１０２と、基板上にトランジスタを覆って形成された第１の層間絶縁層１０３と、第１の層間絶縁層に形成され、トランジスタのドレイン電極１０１ａまたはソース電極１０１ｂと電気的に接続された第１のコンタクトプラグ１０４または第２のコンタクトプラグ１０５と、第１のコンタクトプラグの少なくとも一部を被覆して形成された抵抗変化層１０６と、抵抗変化層上に形成された第１の配線１０７と、第２のコンタクトプラグの少なくとも一部を被覆して形成された第２の配線１０８とを備え、抵抗変化層の端面と第１の配線の端面とは同一面内にある不揮発性半導体記憶装置１００。 （もっと読む）

【課題】被保護素子部、保護素子部及び周辺トランジスタ部を備える半導体装置において、周辺トランジスタ部のゲート絶縁膜と該ゲート絶縁膜よりも膜厚が薄い保護素子部の界面絶縁膜とを同一の工程において形成できるようにする。
【解決手段】半導体基板１の上に、被保護素子用ゲート絶縁膜２を形成し、保護素子部に形成された被保護素子用ゲート絶縁膜２の一部を除去して、開口部１４を形成し、半導体基板１の上部に開口部１４を通して不純物を注入して、保護素子部にダイオードを形成し、ダイオードの上部に酸化抑制材を注入して、酸化抑制層９を形成し、半導体基板１における周辺トランジスタ部の少なくとも一部とを露出し、露出した半導体基板１の上にゲート絶縁膜１１を形成すると共に、酸化抑制層９の上に界面絶縁膜１２を形成し、被保護素子用ゲート絶縁膜２、ゲート絶縁膜１１及び界面絶縁膜１２の上にゲート電極１３を形成する。 （もっと読む）

【課題】 抵抗素子の抵抗値の選択範囲を拡大し、且つ抵抗層形成後にシリサイドブロックを形成せずに該抵抗層のシリサイド化を防止することを可能にする。
【解決手段】 半導体領域１１上に絶縁膜１５を形成し、絶縁膜１５を介して半導体領域１１に不純物のイオン注入１２を行う。これにより、絶縁膜１５の下に抵抗層１３が形成されるとともに、抵抗層１３に隣接して電極領域１４が形成される。その後、電極領域１４の表面にシリサイド膜１７を形成する。このとき、絶縁膜１５は、抵抗層１３がシリサイド化されることを防止するシリサイドブロックとして機能する。イオン注入１２として、同一半導体基板上に形成されるＭＯＳトランジスタのソース／ドレイン領域への不純物注入工程を利用し得る。 （もっと読む）

【課題】スプリットゲート型メモリセル構造を採用し、電荷蓄積層として窒化膜を用いる不揮発性メモリを有する半導体装置において電気的特性を向上させる。
【解決手段】半導体基板1Subの主面にｎ型の半導体領域６を形成した後、その上にスプリットゲート型のメモリセルのメモリゲート電極ＭＧおよび電荷蓄積層ＣＳＬを形成する。続いて、そのメモリゲート電極ＭＧの側面にサイドウォール８を形成した後、半導体基板１Subの主面上にフォトレジストパターンＰＲ２を形成する。その後、フォトレジストパターンＰＲ２をエッチングマスクとして、半導体基板１Subの主面の一部をエッチングにより除去して窪み１３を形成する。この窪み１３の形成領域では上記ｎ型の半導体領域６が除去される。その後、その窪み１３の形成領域にメモリセル選択用のｎＭＩＳのチャネル形成用のｐ型の半導体領域を形成する。 （もっと読む）

【課題】動作電圧が低い半導体記憶装置及びその製造方法を提供する。
【解決手段】半導体記憶装置の抵抗可変素子を作製する際に、タングステンからなる導電膜３１上にチタンシリコン窒化物からなる非晶質膜３２を堆積させ、その上にチタン窒化物からなる多結晶導電膜３３を堆積させることにより、下部電極２５を形成する。次に、ニッケル酸化物からなる抵抗可変膜２６を堆積させ、その後加熱処理を行い、多結晶導電膜３３の結晶を成長させると共に、多結晶導電膜３３に含まれるチタンと抵抗可変膜２６に含まれる酸素とを反応させる。これにより、多結晶導電膜３３の結晶粒が不均一に成長して突起３４が形成されると共に、酸化膜３５が形成されることにより、抵抗可変膜２６の下層部分２６ａに酸素欠損が生成される。 （もっと読む）

【課題】集積回路内では、それぞれの回路の事情により最適なゲート長とゲート酸化膜厚としきい値電圧があることになる。これらの回路を同一基板上に集積する半導体集積回路では、それぞれの回路の最適な値にするために製造工程が複雑化し、結果として歩留まりの低下、製造日数の増加に伴い製造コストの上昇をもたらす。
【解決手段】論理回路には高低２種類のしきい値のトランジスタを用い、メモリセルには高しきい値電圧と同じしきい値電圧のトランジスタにより構成し、入出力回路は上記の高しきい値電圧と同じチャネルの不純物濃度でゲート酸化膜厚を厚くしたトランジスタを用いて構成する。 （もっと読む）

【課題】コンタクト抵抗の増大を防止できるようにする、記憶部と論理部とを混載する不揮発性半導体記憶装置の製造方法を提供する。
【解決手段】半導体基板１の上にビット線コンタクト領域２０と、ビット線コンタクト領域を含め、行方向に延伸する複数の第１のゲート絶縁膜１１とを形成し、ビット線コンタクト領域２０を挟んでビット線拡散層２を形成し、ビット線拡散層２及び第１のゲート絶縁膜１１の上に導電膜４を形成し、導電膜４からビット線拡散層２と交差するコントロールゲート電極４ａを形成し、少なくともビット線コンタクト領域２０の第１のゲート絶縁膜１１を除くと共に、ビット線コンタクト領域２０に、その両側のビット線拡散層２同士を接続するように接続拡散層を形成する。コントロールゲート電極４ａを形成する時に、ビット線コンタクト領域２０の上及びその両側のビット線拡散層２の上にまたがるように導電膜４を残存させる。 （もっと読む）

【課題】電荷蓄積膜に電界が均一に印加される不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】シリコン基板１１上にトンネル絶縁膜１４、電荷蓄積膜１５、ブロック絶縁膜１６を形成する。次に、これらの膜及びシリコン基板１１の上層部分にメモリストリング方向に延びる複数本のＳＴＩ１２を形成することにより、ブロック絶縁膜１６、電荷蓄積膜１５及びトンネル絶縁膜１４を分断すると共に、シリコン基板１１の上層部分をメモリストリング方向に延びる複数本の半導体部分１３に区画する。次に、半導体部分１３の直上域及びＳＴＩ１２の直上域の双方に配置されるように、ブロック絶縁膜１９を形成し、その上に制御ゲート電極ＷＬ及び選択ゲート電極ＳＧを形成する。 （もっと読む）

【課題】選択トランジスタと抵抗変化素子との間の配線抵抗を低減して、抵抗変化素子の消去動作を安定して行うことを可能にする半導体記憶装置とその製造方法を提供する。
【解決手段】半導体基板１１に形成された第１ＭＯＳトランジスタ２と、半導体基板１１に形成されていて第１ＭＯＳトランジスタ２の二つの第１拡散層１６Ａ，１７Ａの一つの第１拡散層１７Ａを共通の拡散層とする第２ＭＯＳトランジスタ３と、第１ＭＯＳトランジスタ２の第１ゲート電極１３Ａと第２ＭＯＳトランジスタ３の第２ゲート電極１３Ｂとの間に第１，第２サイドウォール絶縁膜１５Ａ，１５Ｂを介して形成されていて共通の拡散層１８に接続された抵抗変化素子４を有する。抵抗変化層２２は、金属酸化物膜からなる記憶層２４と、記憶層２４に金属イオンを供給もしくは記憶層２４に供給した金属イオンを受給するイオン源層２５からなる。 （もっと読む）

【課題】フォトリソグラフィによるレジストを形成する工程を削減してコストを低減することが可能な半導体記憶装置及びその製造方法を提供すること。
【解決手段】第２不純物領域２ｂは、列方向に隣り合う第２不純物領域２ｂ同士が繋がるように構成され、セレクトゲート電極４は、第２不純物領域２ｂを囲むようにリング状に構成されるとともに、ワード線ＷＬと電気的に接続され、第１コントロールゲート電極６ａは、セレクトゲート電極４の外周側にてリング状に構成され、第２コントロールゲート電極６ｂは、セレクトゲート電極４の内周側にてリング状に構成され、メモリセル上にて行ごとに対応する一対の第１、第２ビット線ＢＬが配され、第１ビット線ＢＬは、行方向に隣り合う第１不純物領域２ａの一方と電気的に接続され、第２ビット線ＢＬは、行方向に隣り合う第１不純物領域２ａの他方と電気的に接続されている。 （もっと読む）

【課題】消費電力の増大に対して有利な半導体記憶装置およびその製造方法を提供する。
【解決手段】半導体記憶装置は、複数のメモリセルをそれぞれ備え、半導体基板３５上に複数積層される三次元構造の複数のメモリセルアレイ１０と、半導体基板３５中に設けられる第１導電型の第１ウェル４３と、第１ウェル４３中において第１ウェル４３の底面よりも浅い位置に底面を有し、半導体基板３５中に埋め込み配置される素子分離絶縁膜ＳＴＩと、第１ウェル４３中において第１ウェル４３の底面よりも浅い位置に底面を有し（ＤＰ＜ＤＮ）、素子分離絶縁膜ＳＴＩの少なくとも一部の底面に沿って設けられ、第２導電型の不純物によって形成される第２ウェル４４と、第１ウェルと電気的に接続されるコンタクト配線ＣＬとを具備する。 （もっと読む）

【課題】薄膜トランジスタ（ＴＦＴ）のベースを利用して電荷を保存し、不揮発性メモリとする方法を提供する。
【解決手段】薄膜トランジスタ１０を利用し、そのうち薄膜トランジスタ１０は中間がベース２１、両端がそれぞれドレイン電極２２、ソース電極２３である半導体層２０を備え、絶縁表面３１を備えた基板３０上に設置され、ゲート電極絶縁層４１が前記半導体層２０上に設置され、ゲート電極４０がゲート電極絶縁層４１上に設置され、電子がゲート電極４０の電場作用下で、熱電子界放射により電子正孔対を形成し、電子正孔対がゲート電極４０の垂直電場により分離され、複数のキャリア（ｎチャネルでいうと正孔）が薄膜トランジスタ１０のベース２１に注入され、薄膜トランジスタ１０の閾値電圧の変化を引き起こし、書き込み動作が完了する。 （もっと読む）

【課題】製造工程による抵抗変化層の特性劣化を改善する抵抗変化層を用いた不揮発性記憶装置を提供する。
【解決手段】基板１１上に形成された下層配線１５と、下層配線１５上の少なくとも一部に形成された抵抗変化層１６と、下層配線１５と抵抗変化層１６とを含む基板１１上に形成された層間絶縁層１７と、層間絶縁層１７を貫通して抵抗変化層１６に接続するように形成されたコンタクトホール２６と、抵抗変化層１６に接続し、コンタクトホール２６内に形成された埋め込み電極１９と、層間絶縁層１７上に埋め込み電極１９と接続し、下層配線１５に対して交差する上層配線２０とを備え、抵抗変化層１６は少なくとも酸素不足型の遷移金属酸化物を含み、かつコンタクトホール２６が接続する領域の抵抗変化層１６の表層部分がコンタクトホール２６と接続する領域以外の抵抗変化層１６の表層部分に比べて凹んだ形状になっている。 （もっと読む）

【課題】本発明は多層配線構造を有する半導体装置の製造方法に関し、高い集積度が要求される場合に優れた歩留まりと高い信頼性とを確保することを目的とする。
【解決手段】トランジスタのソースドレイン領域の上層にシリコン酸化膜７を形成する。一端面がソースドレイン領域６に導通し、他端面がシリコン酸化膜７の表面に露出するように、シリコン酸化膜７の内部に導電性のパッド１０を設ける。シリコン酸化膜７およびパッド１０の上層にシリコン酸化膜１１を形成する。一端面がパッド１０に接触し、他端面が配線層１４と導通するようにシリコン酸化膜１１の内部にプラグとして機能する導電層を設ける。シリコン酸化膜７の表面と、パッド１０の他端面は平滑な同一平面を形成する。プラグとして機能する導電層は、パッド１０に比して小さく、かつ、パッド１０の中央部近傍に接触するように形成する。 （もっと読む）

【課題】製造工程の増加を抑えて、通常のコンタクトとシェアードコンタクトとをそれぞれ良好なコンタクト特性を有するようにする。
【解決手段】半導体装置１００は、第１の不純物拡散領域１０６ａに接続するとともに、第１のゲート電極１１２ａとは接続しないように形成された第１のコンタクト１２４と、第２のゲート電極１１２ｂおよび第２の不純物拡散領域１０６ｂに共通して接続するように形成された第２のコンタクト１２６とを含む。第１のコンタクト１２４および第２のコンタクト１２６は、それぞれ、層間絶縁膜１２２の表面から基板１０１に向かう途中の位置でテーパー角度が小さくなるように変化する形状を有し、第２のコンタクト１２６においてテーパー角度が変化する位置が、第１のコンタクト１２４においてテーパー角度が変化する位置よりも基板１０１に近い。 （もっと読む）

自分に印加された電圧差に応答して電気コンダクタンスのレベルを可逆的に変化させるメモリ素子に特に適する３次元アレイを開示する。半導体基板の上の別々の距離のところに位置する複数のプレーンにメモリ素子が形成される。全プレーンのメモリ素子が接続されるビット線の２次元アレイは、基板からその複数のプレーンを通って垂直に向けられる。片側ワード線アーキテクチャは、２行のメモリ素子の間で１つのワード線を共有する代わりにメモリ素子の各行のために唯１つのワード線を設け、これによりアレイ中のメモリ素子をワード線を横断させてつなぐことを回避する。メモリ素子の行は同様にローカルビット線の対応する行によりアクセスされるけれども、ローカルビット線の隣接する行間での結合の拡張はなく、従ってワード線を越えるリーク電流はない。
（もっと読む）

【課題】加工マージンの大きい半導体装置及びその製造方法を提供する。
【解決手段】 半導体装置は、主面を有する半導体基板と、半導体基板上に形成された第１絶縁膜と、第１絶縁膜に形成された複数のコンタクト孔と、複数のコンタクト孔内にそれぞれ形成された複数の第１コンタクトプラグと、第１絶縁膜上に形成され、該第１絶縁膜の複数の第１コンタクトプラグが形成された領域を含む所定領域を露出させる開口部を有する第２絶縁膜と、第１絶縁膜のうち開口部で露出した部分に形成され、半導体基板の主面に対して垂直方向に見て、開口部が形成されていない第１絶縁膜の上面の位置よりも低い上面の位置を有する凹部と、開口部を横切り、かつ複数の第１コンタクトプラグのそれぞれの上面に接続されるように、第１絶縁膜の凹部から第２絶縁膜の開口部を経て第２絶縁膜の上面にかけて形成された第２導電膜から成る複数の配線と、を有している。 （もっと読む）