【課題】容量コンタクトプラグとキャパシタとの間の重ねマージンを十分に確保して、接続信頼性の高い半導体装置を提供する。
【解決手段】埋め込みゲート電極２３Ａと、半導体基板１上に設けられてビット線３０を有する絶縁層３３と、絶縁層３３を貫通するように設けられた容量コンタクトプラグ４１と、絶縁層３３上に設けられて容量コンタクトプラグ４１及びキャパシタの下部電極４６と接続される容量コンタクトパッド４２とを備え、容量コンタクトプラグ４１が、半導体基板１側からポリシリコン層３８ａ、シリサイド層３９ａ、金属層からなる積層構造であり、容量コンタクトパッド４２の底面と金属層の上面との接続部分以外の当該金属層の上面が、絶縁層３３の上面からリセスされるとともに、シリサイド層３９ａの上面が、金属層によって被覆されていることを特徴とする半導体装置を選択する。 （もっと読む）

【課題】 電荷蓄積領域として機能する絶縁膜積層体のバンドギャップ構造を長期間維持し、優れたデータ保持特性と、高速でのデータ書換え性能と、低消費電力での動作性能と、高い信頼性と、を同時に兼ね備えたＭＯＳ型半導体メモリ装置を提供する。
【解決手段】 ＭＯＳ型半導体メモリ装置６０１は、大きなバンドギャップを持つ第１の絶縁膜１１１および第５の絶縁膜１１５と、最も小さなバンドギャップを持つ第３の絶縁膜１１３との間に、両者の中間の大きさのバンドギャップを持つ第２の絶縁膜１１２および第４の絶縁膜１１４を備えている。第２の絶縁膜１１２と第３の絶縁膜１１３との間には、第１のブロック層１１２Ｂが設けられ、第３の絶縁膜１１３と第４の絶縁膜１１４との間には、第２のブロック層１１３Ｂが設けられている。 （もっと読む）

【課題】データ保持特性の良好な不揮発性メモリおよびその製造技術を提供する。
【解決手段】ゲート絶縁膜６上に多結晶シリコン膜７および絶縁膜８を順次堆積し、これら多結晶シリコン膜７および絶縁膜８をパターニングしてゲート電極７Ａ、７Ｂを形成した後、ゲート電極７Ａ、７Ｂの側壁に酸化シリコン膜からなるサイドウォールスペーサ１２を形成する。その後、基板１上にプラズマＣＶＤ法で窒化シリコン膜１９を堆積することにより、ゲート電極７Ａ、７Ｂと窒化シリコン膜１９とが直接接しないようにする。 （もっと読む）

【課題】トランジスタの性能を良好にするとともに、トランジスタにより構成されたアンチヒューズのゲート絶縁膜の破壊後の特性を良好にする。
【解決手段】アンチヒューズ素子１９０として機能するＮＭＯＳトランジスタにおいて、Ｎ型チャネル領域１１２ａが設けられている。また、通常のＮＭＯＳトランジスタ１９４には、Ｎ型エクステンション領域１２０およびＰ型ポケット領域１２２が設けられているが、アンチヒューズ素子１９０には、エクステンション領域およびポケット領域が設けられない。 （もっと読む）

【課題】書き込みおよび消去特性が良好で、記憶情報の不揮発性が高い不揮発性記憶装置を提供する。
【解決手段】不揮発性記憶装置は、第１不純物領域１、第２不純物領域２、並びに第１不純物領域１および第２不純物領域２のいずれとも離間して形成された一組のソース領域３およびドレイン領域４、が区画された半導体基板１０と、半導体基板１０の上に形成された絶縁膜と、フローティングゲート３０と、を有し、フローティングゲート３０は、平面視において、第１部分３１は第１不純物領域１に重複し、第２部分３２は第１不純物領域１および第２不純物領域２の間に位置し、第３部分３３は一組のソース領域３およびドレイン領域４の間に位置し、フローティングゲート３０の第３部分３３と半導体基板１０との間に位置する絶縁膜は、フローティングゲート３０の他の部分と半導体基板１０との間に位置する絶縁膜よりも厚みが大きい。 （もっと読む）

【課題】強誘電体キャパシタの下部電極材料の選択自由度が高く、ビア工程の少ない半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、基板１０１上に形成されたスイッチングトランジスタ３０１Ａ，３０１Ｂと、拡散層１２１と、トランジスタ３０１上に形成された層間絶縁膜１３１と、下部電極２１１、強誘電体膜２１２、及び上部電極２１３を含む強誘電体キャパシタ２０１Ａ，２０１Ｂと、上部電極２１３の上方に形成された配線層１４１と、上部電極２１３と配線層１４１とを電気的に導通させる第１のプラグＴＷと、拡散層１２１と配線層１４１とを電気的に導通させる第２のプラグＶ１Ａ，Ｖ１Ｂと、下部電極２１１の側方に配置されており、下部電極２１１と拡散層１２１とを電気的に導通させる第３のプラグＣＳＦとを備える。 （もっと読む）

【課題】メモリセルアレイ全体の消費電力を削減することが可能であり、且つ高集積化の可能な半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、ワード線１と、ワード線１と交差するように配置されたビット線２と、ワード線１とビット線２との各交差部に配置された絶縁膜３と、ワード線１の間及びビット線２の間を埋め込む層間絶縁膜と、ビット線１に接続され、低抵抗状態と高抵抗状態との間で遷移する抵抗変化材４とを備える。ワード線１、ビット線２、及び絶縁膜３はワード線１とビット線２との各交差部において電界効果トランジスタを構成する。電界効果トランジスタ及び抵抗変化材４はメモリセルを構成する。ビット線２は、絶縁膜を介してワード線１と対向する第１面と、この第１面とは反対側の第２面とを有する。抵抗変化材４は、第２面と接するように配置され、且つその一部が層間絶縁膜と接触している。 （もっと読む）

【課題】 低コストで、生産性及び歩留まりに優れる構造の不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】
基板上の第１の金属配線１１９上に第１の開口部１２８を、第２の金属配線１２１上に第２の開口部１２９を同時に形成する。次に導電膜１２０を全面に堆積すると、開口面積の小さな第１の開口部内において、堆積される導電膜の膜厚に不均一が生じ、第１の開口部の底部と側壁部の境界部分に、膜厚が薄く堆積される局所薄膜領域が生じる。当該局所薄膜領域の導電膜が完全に酸化されるが、底部及び側壁部上には未酸化の導電膜が残存するような膜厚で導電膜を酸化させることにより、第１の開口部１２８内において、底部の導電膜１２２と側壁部の導電膜１２６が導電膜の酸化膜である可変抵抗体を介して分離され、可変抵抗素子１０４が形成される。一方、第２の開口部内には導電膜と第２の金属配線を接続するコンタクトが形成される。 （もっと読む）

【課題】金属配線上にダイオード等の選択素子を有し、選択素子と相変化メモリ等の記憶素子とを共に積層することにより、高性能化、高信頼化を実現し、製造コストを低減する半導体記憶装置とその製造方法を提供する。
【解決手段】第１、第２、第３ポリシリコン膜１１９，１２０，１２１によるダイオードＤＩＯＤの上に、バッファ層１２２、相変化材料層１２３が形成され、層間膜１２７ｂより熱伝導率の高いダイオードＤＩＯＤの一部分を加工せずに配線上に延在させて残すことにより、ダイオードＤＩＯＤで発生する熱の散逸を大きくする。また、ダイオードＤＩＯＤの一部をエッチストッパとして利用することで、積層化時のコンタクト開口を一括で行うことを可能とする。 （もっと読む）

【課題】素子特性の劣化を可及的に防止することのできる半導体装置を提供する。
【解決手段】半導体基板５１と、半導体基板上に設けられたゲート絶縁膜５３と、ゲート絶縁膜上に設けられた第１ゲート電極５４ａと、第１ゲート電極上に設けられ金属および酸素を含む電極間絶縁膜５５と、電極間絶縁膜上に設けられた第２ゲート電極５４ｂと、第１および第２ゲート電極の両側の半導体基板に設けられたソース／ドレイン領域５８ａ、５８ｂと、を備え、電極間絶縁膜５５は、リン、砒素、アンチモン、ビスマスのうちから選択された少なくとも１つの添加元素を含み、その含有量が０．１ａｔ％以上３ａｔ％以下である。 （もっと読む）

【課題】回路構成を複雑化することなくソフトエラー低減化を図ったメモリセル構造を有する半導体記憶装置を得る。
【解決手段】ＮＭＯＳトランジスタＮ１及びＰＭＯＳトランジスタＰ１によるインバータＩ１（出力部が記憶端子Ｎａ）とＮＭＯＳトランジスタＮ２及びＰＭＯＳトランジスタＰ２によるインバータＩ２（出力部が記憶端子Ｎｂ）とが交叉接続され、さらにＮＭＯＳトランジスタＮ３及びＮ４が記憶端子Ｎａ及びＮｂにそれぞれ接続される。記憶端子Ｎａに一方電極が接続されるＮＭＯＳトランジスタＮ１及びＮ３はＰウエル領域ＰＷ０及びＰＷ１に分けて形成されるともに、記憶端子Ｎｂに一方電極が接続されるＮＭＯＳトランジスタＮ２及びＮ４はＰウエル領域ＰＷ１及びＰＷ０に分けて形成される。Ｐウエル領域ＰＷ０及びＰＷ１はＮウエル領域ＮＷを挟んで各々反対側に形成される。 （もっと読む）

【課題】 ＳＴＩを利用して形成した素子分離膜がウエットエッチング工程により目減りすることを出来るだけ抑制しながら半導体装置を製造する。
【解決手段】 犠牲酸化膜の形成とウエットエッチングによる剥離、及び／又は、二酸化珪素膜の形成とウエットエッチングによる剥離を行う半導体装置の製造プロセスにおいて、犠牲酸化膜及び／又は二酸化珪素膜の形成を、プラズマ処理装置の処理容器内で、酸素を含む処理ガスを用いて生成させたＯ（^１Ｄ_２）ラジカルが支配的なプラズマにより行う。 （もっと読む）

【課題】高集積化を簡易に実現する、キャパシタを備える半導体装置を提供する。
【解決手段】半導体装置は、半導体基板１０と、半導体基板１０上に形成され、且つ、開口部ＯＰを有する絶縁層２０と、絶縁層２０上に形成された第１キャパシタＣＡＰ１及び第２キャパシタＣＡＰ２と、を備える。絶縁層２０の上面は、開口部ＯＰの内壁面の少なくとも一部を含む第１上面と、第１上面と比較して半導体基板からより離れている第２上面と、を含む。第１キャパシタＣＡＰ１は、第１上面上に形成された第１下部電極５１と、第１下部電極５１上に誘電体膜６０を介して形成された上部電極７０と、を備える。第２キャパシタＣＡＰ２は、第２上面上に形成され第１下部電極５１と電気的に分離された第２下部電極５２と、第２下部電極５２上に誘電体膜６０を介して形成された上部電極７０と、を備える。 （もっと読む）

【課題】 改善された三次元メモリ（例えば、ＲＲＡＭ）アーキテクチャを提供すること。
【解決手段】 メモリデバイスが、平面基板と、平面基板の上方の複数の水平な導電性平面と、複数の水平な導電性平面と交互に配置される複数の水平な絶縁層とを備える。複数の導電性平面および絶縁層と直角である垂直な導電性列のアレイが、複数の導電性平面および絶縁層における開口部を通過する。メモリデバイスは、複数のプログラム可能なメモリ素子を備え、それぞれのメモリ素子が、水平な導電性平面の１つをそれぞれの垂直な導電性列に連結する。 （もっと読む）

【課題】半導体装置の歩留まりを向上させること若しくは製造コストを低減すること又は集積回路の面積を低減する半導体装置を提供する。
【解決手段】半導体装置が有するメモリ素子１０のメモリ層１２及び抵抗素子２０の抵抗層２２が同一材料によって構成される。そのため、メモリ層１２と、抵抗層２２とを同一工程によって形成することで、半導体装置の作製工程数を低減することができる。結果として、半導体装置の歩留まりを向上させること又は製造コストを低減することができる。また、半導体装置は、抵抗値の高い抵抗成分を備えた抵抗素子２０を有する。そのため、半導体装置が有する集積回路の面積を低減することができる。 （もっと読む）

【課題】ＰＭＯＳ領域における素子分離膜のライナー窒化膜の除去を行う従来技術による問題を解決した半導体装置およびその製造方法を提供すること。
【解決手段】半導体装置の製造方法は、基板２０をエッチングして複数のトレンチを形成するステップと、複数のトレンチ内に第１絶縁膜２４Ａを埋め込んで第１素子分離膜を形成するステップと、一部のトレンチ（ＣＥＬＬ又はＰＥＲＩ ＮＭＯＳ領域のトレンチ）内に埋め込まれた第１絶縁膜２４Ａをリセスするステップと、リセスされたトレンチの全面にライナー膜２６Ａ、２７Ａを形成するステップと、ライナー膜２６Ａ、２７Ａが形成されたトレンチ内に第２絶縁膜２８を埋め込んで第２素子分離膜を形成するステップとを含む。 （もっと読む）

【課題】製造工程の簡略化および製造時間短縮を目的とする、メモリセルと周辺回路を備える半導体装置と製造方法を提供する。
【解決手段】トランジスタ形成層３０上に、内部に配線１０ｂを備え、かつ、表面に容量パッド１４ａ，１４ｂを有する絶縁層３２を形成する工程と、絶縁層３２を層間絶縁膜１６で覆い、層間絶縁膜１６を貫通する第一のホール１６ａと、第一のホール１６ａよりも大きい直径を有する第二のホール１６ｂおよび第三のホール１６ｃを、それぞれメモリセル部と周辺回路部に同時に形成する工程と、各ホール内を覆う下部電極１８と容量絶縁膜１９と上部電極２０と容量サポート２１を形成することにより第一のホール１６ａを充填するとともに、第二のホール１６ｂと第三のホール１６ｃ内側に空洞を形成する工程と、空洞内に、配線１０ｂと容量パッド１４ｂにそれぞれ接続するコンタクト１６ｄ，１６ｅを形成する工程と、を具備している。 （もっと読む）

【課題】ＭＩＳＦＥＴのソース／ドレイン間の寄生容量を減少させる電極および配線を有したメモリや、メモリ混載のロジック等の半導体集積回路を提供する。
【解決手段】ゲート電極５より上方に少なくともキャパシタ電極１４，１６または情報記憶部の一部を有する半導体集積回路装置において、ＭＩＳＦＥＴは、ソース・ドレイン拡散層７に接続する少なくとも１つずつの第１のプラグ９を有する。ソース・ドレイン拡散層７のどちらか一方に、第１のプラグ９を介して接続し、キャパシタまたは情報記憶部の一部の下部電極１４と同一工程またはそれより前工程の配線層から成る第１の配線２１を設け、一方のソース・ドレイン拡散層７の上方に第１の配線２１と他の配線２２を接続するプラグを設けず、また、ソース・ドレイン拡散層７の他方の領域の上方に第１の配線２１と同一工程の配線を設けないようにする。 （もっと読む）

【課題】少ない工数の追加でロジック回路とメタル容量素子とを混載し、かつ、ロジック動作特性の劣化を生じることがない半導体装置の製造方法を提供する。
【解決手段】基板11上に第1層間絶縁膜13を形成し、第1層間絶縁膜13に導電体柱14A、14Bを形成する。第1層間絶縁膜13の上面に溝配線部絶縁膜15を形成する。導電体柱14Bの上方において溝配線部絶縁膜15を除去して容量用開口部151を形成し、第1層間絶縁膜15の上面に容量素子用絶縁膜16を形成する。導電体柱14Aの上方において容量素子用絶縁膜16および第1層間絶縁膜15を除去して配線用溝152を形成する。容量用開口部151および配線用溝152に金属体17A、17Bを埋め込む。容量用開口部152の金属体17Aを容量素子の上部電極とし、配線溝152の金属体17Bをロジック配線とする。 （もっと読む）

有機メモリデバイスは、第１のゲート電極（４）と、第１のゲート誘電体（６）と、有機半導体材料（２）と、第２のゲート誘電体（７）と、第２のゲート電極（８）とを備えるデュアルゲートトランジスタである。ソース・ドレイン電極（５）が、有機半導体材料（２）中に配置されるとともに、電極間表面を規定する。捕捉領域（９）が、有機半導体材料（２）とゲート電極（４，８）のうちの一方との間に配置されるとともに、ゲート電極（４，８）のうちの一方または有機半導体材料（２）と電気的に接触する。捕捉領域（９）は少なくとも電極間表面と対向する。
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