【課題】トレンチ内に埋め込まれたシリコン層と複数のトレンチ間の半導体基板上に形成されたシリコン層とを同じイオン注入を行ない導電層とすること。
【解決手段】半導体基板１０に複数のトレンチ３０と、前記複数のトレンチ間の前記半導体基板上に第１キャパシタ絶縁膜２２を介し第１シリコン層２４と、を形成する工程と、前記複数のトレンチ内に埋め込み絶縁膜３６を埋め込む工程と、前記埋め込み絶縁膜を前記複数のトレンチの側面に第２キャパシタ絶縁膜３３が残存するように除去し、前記埋め込み酸化膜内に凹部を形成する工程と、前記凹部内の前記第２キャパシタ絶縁膜上と前記複数のトレンチ間の前記第１シリコン層上とに第２シリコン層４０を直接形成する工程と、前記凹部内および前記第１キャパシタ絶縁膜上に形成された前記第２シリコン層内に不純物を同時にイオン注入する工程と、を含むことを特徴とする半導体装置の製造方法。 （もっと読む）

【課題】新たなコンセプトに基づく不揮発性半導体メモリを提供する。
【解決手段】本開示の不揮発性半導体メモリは、半導体基板11上の半導体層12と、半導体層12を貫通する複数のコントロールゲートCG11〜CG17と、第１方向の２つの端部における半導体層12内にそれぞれ配置される２つの第１導電型拡散層14と、半導体層12上で第１方向に延びる複数のセレクトゲート線SG1〜SG5と、複数のセレクトゲート線SG1〜SG5上で第２方向に延びる複数のワード線WL1〜WL7とを備える。複数のセレクトゲート線SG1〜SG5の各々は、第１方向に並ぶ複数のコントロールゲートCG11〜CG17と複数のワード線WL1〜WL7との間に接続される複数のセレクトトランジスタに共有されるセレクトゲートとして機能する。半導体層12及び複数のコントロールゲートCG11〜CG17は、メモリセルアレイを構成する。 （もっと読む）

【課題】高い抵抗値の抵抗素子を実現する。
【解決手段】本実施形態の抵抗変化メモリは、第１の配線レベルＩＬＶ１に位置し、第１の方向に延びる制御線Ｌ１と、第２の配線レベルＩＬＶ２に位置し、第２の方向に延びる制御線Ｌ２と、制御線Ｌ１と制御線Ｌ２との間に設けられるセルユニットＣＵとを含むメモリセルアレイを有し、複数の配線レベルに設けられる少なくとも２つの抵抗線ＲＬ３Ａ，ＲＬ５と、抵抗線ＲＬ３Ａ，ＲＬ５間に設けられ、セルユニットＣＵの構成部材又はコンタクトプラグＺＣの構成部材と同じ構成部材を含む抵抗体９１と、を有し、抵抗素子領域１７内に設けられる抵抗素子９０を含んでいる。 （もっと読む）

【課題】高耐圧ＭＩＳＦＥＴを含む半導体装置の信頼性向上を図ることができる技術を提供する。
【解決手段】高耐圧ＭＩＳＦＥＴＱ４のゲート絶縁膜ＧＯＸ４を、酸化シリコン膜と窒化シリコン膜という異なる種類の膜から形成する。具体的に、高耐圧ＭＩＳＦＥＴＱ４では、ゲート絶縁膜ＧＯＸ４を、酸化シリコン膜ＰＲＥＯＸ１と、この酸化シリコン膜ＰＲＥＯＸ１上に形成された酸化シリコン膜ＯＸ１と、酸化シリコン膜ＯＸ１上に形成された窒化シリコン膜ＳＮ１と、窒化シリコン膜ＳＮ１上に形成された酸化シリコン膜ＯＸ２から形成している。 （もっと読む）

【課題】抵抗変化素子を半導体装置に組み込む際の必要なフォトマスクを削減しても高密度化が可能な抵抗変化素子を搭載した半導体装置及びその製造方法を提供すること。
【解決手段】配線溝を有する層間絶縁膜１４と、配線溝に埋め込まれた配線１６ａと、配線１６ａを含む層間絶縁膜１４上に形成されるとともに、配線１６ａに通ずる下穴を有する層間絶縁膜１８と、少なくとも下穴が配置された領域における配線１６ａ上に形成されるとともに、抵抗が変化する抵抗変化膜１９ａと、下穴が配置された領域における抵抗変化膜１９ａ上に形成されたバリアメタル２０ａと、下穴が配置された領域におけるバリアメタル２０ａ上に形成されたプラグ２１ａと、を備え、抵抗変化素子５は、第１電極と第２電極との間に抵抗変化膜１９ａが介在した構成となっており、配線１６ａは、第１電極を兼ね、バリアメタル２０ａは、第２電極を兼ねる。 （もっと読む）

【課題】ダミーシリコンピラーを用いてゲート電極を延長する場合の、シリコンピラーにおける反り変形の発生を抑制する。
【解決手段】半導体装置の製造方法は、第１及び第２のシリコンピラー３，４の側周面３ａ，４ａに形成されたゲート絶縁膜９を覆うゲート電極材料を成膜する工程を備え、ゲート電極材料の成膜量は、ゲート絶縁膜９を介して側周面３ａを覆う第１の部分と、ゲート絶縁膜９を介して側周面４ａを覆う第２の部分とが接触しないよう制御され、第１及び第２の部分を覆うとともに第１の部分と第２の部分の間の領域を埋めるマスク絶縁膜を形成する工程と、マスク絶縁膜をマスクとして用いてゲート電極材料をエッチングすることにより、ゲート絶縁膜９を介してそれぞれ側周面３ａ，４ａを覆うゲート電極１０_１，１０_２と、ゲート電極１０_１，１０_２とを電気的に接続する導体膜１１とを形成する工程とをさら備える。 （もっと読む）

【課題】ＳＭＡＰ法と比べて少ない積層数の膜構成で被加工部材に対し高アスペクト比の加工を行うことができる半導体装置の製造方法を提供する。
【解決手段】実施の形態の半導体装置の製造方法によれば、被加工部材上にＢを含む第１の膜、及びシリコン酸化膜からなる第２の膜を形成し、凹凸形状によりパターンが形成された原版を第２の膜に押し付けてパターンを第２の膜に転写し、パターンが転写された第２の膜をマスクとして、ＣＨ_３ＦとＯ_２を含み、酸素濃度を５０〜９０原子％とするエッチングガスを用いて第１の膜をエッチングしてパターンを第１の膜に転写し、パターンが転写された第１の膜をマスクとして被加工部材を加工してパターンを有する凹部を形成する。 （もっと読む）

【課題】工程数が多く、煩雑になる問題を解決する半導体装置の製造方法を提供する。
【解決手段】半導体基板１に第１絶縁膜２を形成し、第１領域Ａに第１導電型の第１ウエル層３１を形成し、第１領域Ａ以外の第１絶縁膜２上に第１半導体膜３を形成し、第１ウエル層３１にトランジスタを形成し、第１半導体膜３及び第１領域Ａの第１絶縁膜２の上に、トランジスタのビットコンタクトを兼ねる第２半導体膜７を形成する工程、第２半導体膜７上に、第２領域用Ｂ１のマスク８を積層してから、第１または第２導電型ドーパントを注入して第２ウエル層３２を形成し、次いで、第２領域Ｂ１の少なくとも第２半導体膜７に、ドーパントを注入する工程、第２半導体膜７上に導電膜を積層してから、第１、第２半導体膜３，７及び導電膜を部分的にエッチングして、第１領域Ａにトランジスタのビット配線層を、第２領域Ｂ１，Ｂ２に別の配線層を形成する工程、を具備する。 （もっと読む）

【課題】データの書き込み不良を抑えつつ、面積を小さく抑えることができる不揮発性の記憶装置、または当該不揮発性の記憶装置を用いた半導体装置の提供を目的の一とする。
【解決手段】不揮発性の記憶素子を有する第１の記憶部と、上記第１の記憶部へのデータの書き込みが正確に行われたかどうかを検証するベリファイ動作において、上記データを一時的に保存するための第２の記憶部（データバッファ）とを有する。そして、第２の記憶部が、記憶素子と、当該記憶素子における電荷の保持を制御するための、オフ電流またはリーク電流が極めて小さい絶縁ゲート電界効果型トランジスタとを有する。 （もっと読む）

【課題】第３電極への電圧印加のみで低抵抗状態と高抵抗状態のスイッチングが可能な半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、抵抗変化素子１０を有している。抵抗変化素子１０は、金属イオンが伝導可能なイオン伝導層１４と、イオン伝導層１４と接する第１電極１２、第２電極１６および第３電極１７と、を備えている。第１電極１２と第２電極１６とは、電気化学反応に寄与しない不関電極であり、イオン伝導層１４を挟んで対向するように配置され、第１電極１２と第２電極１６間との距離がイオン伝導層１４の厚みと等しい。第３電極１７は酸化可能な金属を含む電極である。第１電極１２とイオン伝導層１４とが接する面積をＳ１、第２電極１６とイオン伝導層１４とが接する面積をＳ２、第３電極１７とイオン伝導層１４が接する面積をＳ３としたとき、Ｓ１＋Ｓ２＜Ｓ３である。 （もっと読む）

【課題】メモリセルアレイの耐ストレス性を向上できるようにする。
【解決手段】局所選択ゲート電極ＣＳＧが、部分的にメモリセルトランジスタＭＴを選択（例えばメモリセルトランジスタＭＴ₀〜ＭＴ₇）することで、その他のメモリセルトランジスタＭＴ（例えばメモリセルトランジスタＭＴ₈〜ＭＴ₆₃）を非選択状態にすることができ、当該非選択状態とされたメモリセルトランジスタＭＴに高電圧を与える必要がない。 （もっと読む）

【課題】信頼性の高い半導体装置を提供することを課題の一とする。また、信頼性の高い半導体装置の作製方法を提供することを課題の一とする。また、消費電力が低い半導体装置を提供することを課題の一とする。また、消費電力が低い半導体装置の作製方法を提供することを課題の一とする。また、量産性の高い半導体装置を提供することを課題の一とする。また、量産性の高い半導体装置の作製方法を提供することを課題の一とする。
【解決手段】酸化物半導体層に残留する不純物を除去し、酸化物半導体層を極めて高い純度にまで精製して使用すれば良い。具体的には、酸化物半導体層にハロゲン元素を添加した後に加熱処理を施し、不純物を除去して使用すれば良い。ハロゲン元素としては、フッ素が好ましい。 （もっと読む）

【課題】半導体と金属の反応速度を制御してメモリセル領域と周辺回路領域とのシリサイド反応の差による不具合を解消する不揮発性半導体記憶装置とその製造方法を提供する。
【解決手段】シリコン基板１の上面にゲート絶縁膜４、第１の導電膜５を形成し、これらをエッチングして素子分離絶縁膜２を埋め込み形成する。電極間絶縁膜６、ゲルマニウム膜７ａを形成する。周辺回路領域のゲート電極ＰＧの電極間絶縁膜６に開口６ａを形成し、この上に多結晶シリコン膜９ａを形成する。ゲート電極ＭＧ、ＰＧおよび容量性素子Ｃａｐの分離加工後に層間絶縁膜１０を埋め込む。多結晶シリコン膜９ａの上部を露出させ、金属膜を形成してシリサイド化をする。この時、メモリセル領域ではシリサイドが速く進行するが、ゲルマニウム膜７ａに達するとジャーマナイド反応は遅くなり、その間に周辺回路領域のシリサイド反応を促進させることができる。 （もっと読む）

【課題】信頼性の高い半導体装置を提供することを課題の一とする。また、信頼性の高い半導体装置の作製方法を提供することを課題の一とする。また、消費電力が低い半導体装置を提供することを課題の一とする。また、消費電力が低い半導体装置の作製方法を提供することを課題の一とする。また、量産性の高い半導体装置を提供することを課題の一とする。また、量産性の高い半導体装置の作製方法を提供することを課題の一とする。
【解決手段】酸素欠損を生じることなく酸化物半導体層に残留する不純物を除去し、酸化物半導体層を極めて高い純度にまで精製して使用すればよい。具体的には、酸化物半導体層に酸素を添加した後に加熱処理を施し、不純物を除去して使用すればよい。特に酸素の添加方法としては、高エネルギーの酸素をイオン注入法またはイオンドーピング法などを用いて添加する方法が好ましい。 （もっと読む）

【課題】多数の種類の材質の膜をエッチングによって加工する際に、膜の種類に応じた複数のハードマスクで加工を行いながら、工程数の増加を抑えることができる不揮発性記憶装置の製造方法を提供する。
【解決手段】第１の素子となる所定形状の素子形成部Ｃ１〜ＷＬ１間に絶縁膜６０が形成された素子層上に、第２の素子となる素子材料層ＶＲ２〜ＢＬ１と、第２の素子の配線の一部となる配線材料層Ｃ２と、絶縁材料からなるマスク層と、を積層させ、所定形状に加工したマスク層を用いて配線材料層Ｃ２と素子材料層ＢＬ１〜ＶＲ２とをエッチングし、マスク層と配線材料層Ｃ２とをマスクとして、素子層の絶縁膜６０をエッチングし、配線材料層Ｃ２をマスクとして、素子層の素子形成部Ｃ１〜ＷＬ１をエッチングして第１の素子を形成し、パターン間に埋め込んだ絶縁層を、配線材料層Ｃ２をストッパとして除去し、絶縁層上に第２の素子の配線となる配線層を形成する。 （もっと読む）

【課題】製造工程時間の増加を抑制して、微細なラインアンドスペースパターンを形成可能な半導体装置の製造方法を提供する。
【解決手段】被加工材であるシリコン酸化膜２３上に、パターニングされた芯材３１ａとなるアンドープ多結晶シリコン膜３１を形成する工程と、アンドープ多結晶シリコン膜３１をスリミングして芯材３１ａとする工程と、芯材３１ａの側面及び上面、並びにシリコン酸化膜２３の上面を被うように、シリコン酸化膜２３と同じシリコン酸化膜にボロンが導入されたＢドープ多結晶シリコン膜３４を形成する工程と、芯材３１ａ及びシリコン酸化膜２３の上面のＢドープ多結晶シリコン膜３４を除去し、芯材３１ａの側面にＢドープ多結晶シリコン膜３４からなる側壁マスク膜３４ａを形成する工程と、芯材３１ａを除去する工程と、側壁マスク膜３４ａをマスクとしてシリコン酸化膜２３をエッチング加工する工程とを備える。 （もっと読む）

【課題】強誘電体キャパシタ及び常誘電体キャパシタの両方を有する半導体装置を比較的少ない工程で製造できる半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１１０にトランジスタ等を形成した後、メモリセル形成領域及びロジック回路形成領域にそれぞれ強誘電体膜１２７を電極１２６ａ，１２８ａで挟んだ構造の強誘電体キャパシタを形成する。その後、強誘電体キャパシタを覆う層間絶縁膜１３１を形成し、更にその上にアルミナからなる保護膜１３２を形成する。そして、ロジック回路形成領域の保護膜１３２を除去する。これにより、半導体装置の製造工程が完了するまでの間にロジック回路形成領域の強誘電体膜１２７に水素及び水分が侵入して強誘電体特性が劣化し、強誘電体キャパシタが常誘電体キャパシタとなる。一方、メモリセル形成領域の強誘電体キャパシタは、保護膜１３２により強誘電体特性が保持される。 （もっと読む）

【課題】フラッシュメモリの製造工程において、エッチングによるＳＴＩ膜の膜減りを抑制することができる製造方法と、それを可能にするスプリットゲートタイプのＭＯＮＯＳ型フラシュメモリ構造を提供する。
【解決手段】ワードゲートとコントロールゲートを含むスプリットゲートタイプのＭＯＮＯＳ型フラシュメモリの製造方法であって、ＳＴＩによって分離された半導体基板の不純物拡散層上に、酸化膜を挟んだワードゲートを形成する工程と、該ＳＴＩとワードゲートが形成された半導体基板の表面全体に酸化膜、窒化膜、酸化膜の順に成膜されるＯＮＯ層を形成する工程と、該ＯＮＯ層の上にコントロールゲート用導電膜（１０）を形成する工程と、該コントロールゲート用導電膜の表面全体にマスク用絶縁膜（２６）を形成する工程と、を含む。 （もっと読む）

【課題】消去特性の変動が小さく、特性の安定した不揮発性半導体記憶装置を実現する。
【解決手段】不揮発性半導体記憶装置５０は、第１導電型の半導体基板１上にゲート電極６ｂを有し第２導電型のＭＩＳＦＥＴ５と、半導体基板１上の第２導電型第１ウェル３に設けられ、第１容量電極６ｃを有する第１ＭＩＳキャパシタ１５と、半導体基板１上の第２導電型第２ウェル４に設けられ、第２容量電極６ａを有する第２ＭＩＳキャパシタ２１とを備える。ゲート電極６ｂ、第１容量電極６ｃ、第２容量電極６ａが電気的に接続されてフローティングゲート６を構成する。第２ＭＩＳキャパシタ２１にて、第２ウェル４と、第２ウェル４上の部分の第２容量電極６ａとがキャパシタ領域を構成する。第２容量電極６ａは、キャパシタ領域が複数の分割キャパシタ領域に分割され、各分割キャパシタ領域の面積が変動してもその総面積は略一定となる平面形状及び配置を有する。 （もっと読む）

【課題】デプレッション型トランジスタを用いて構成される記憶素子を有する半導体装置であっても、正確な情報の保持を可能にすること。
【解決手段】あらかじめ信号保持部への信号の入力を制御するトランジスタのゲート端子に負に帯電させ、且つ電源との接続を物理的に遮断することにより負電荷を保持させる。加えて、一方の端子が当該トランジスタのゲート端子に電気的に接続される容量素子を設け、当該容量素子を介して当該トランジスタのスイッチングを制御する。 （もっと読む）