【課題】優れたデータ保持特性と、高速でのデータ書換え性能と、低消費電力での動作性能と、高い信頼性と、を同時に兼ね備えた不揮発性ＭＯＳ型半導体メモリ装置を提供する。
【解決手段】ＭＯＳ型半導体メモリ装置６０１は、大きなバンドギャップを持つ第１の絶縁膜１１１および第５の絶縁膜と、最も小さなバンドギャップを持つ第３の絶縁膜１１３との間に、両者の中間の大きさのバンドギャップを持つ第２の絶縁膜１１２および第４の絶縁膜１１４を備えている。このようなエネルギーバンド構造を有することにより、データ書き込み時には第１の絶縁膜１１１を介した電荷の移動が起こりやすく、書き込み動作速度を高速化することが可能で、かつ絶縁膜積層体に電荷を注入するために必要な書き込み電圧を小さく抑えることができる。 （もっと読む）

【課題】補助パターンでダミーコンタクトが形成されてもゲート電極ＳＧとの間で短絡不良が発生するのを防止できるＮＡＮＤ型フラッシュメモリ装置等の半導体記憶装置を提供する。
【解決手段】ビット線コンタクト４ａ（ＣＢ）の形成時にマスクパターンに補助パターン４ｂ、４ｃを形成する場合に、メモリセル領域ＭＡから延長して形成される補助パターン４ｂの端部に位置する補助パターン４ｃの対応領域について、ビット線コンタクト４ａ（ＣＢ）を形成する領域のスペーサを除去するのと同時にその部分のスペーサを除去する。ゲート電極ＳＬＧ−ＳＬＧの間のパターンニングに余裕を持たせることができ（オフセットを確保することができ）、解像した補助パターン４ｃの部分でダミーコンタクトホールが形成された場合でも、両脇のゲート電極ＳＬＧとの間で短絡不良が発生するのを防止することが出来る。 （もっと読む）

【課題】メモリセル間の容量結合を低減して浮遊ゲート間干渉を抑制することができる不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】半導体基板１０、半導体基板１０上に形成された第１の絶縁膜１１、半導体基板１０上に第１の絶縁膜１１を介して形成された浮遊ゲート１２、この浮遊ゲート１２上に形成された第２の絶縁膜１３及び浮遊ゲート上に第２の絶縁膜１３を介して形成された制御ゲート１４を有する複数のメモリセルＭＣと、半導体基板１０に形成されゲート幅方向に隣接するメモリセルＭＣ間を分離するゲート長方向に延びる素子分離絶縁膜１７と、素子分離絶縁膜１７の上で且つゲート幅方向に隣接する浮遊ゲート１２間に形成された空隙部２２とを有する。 （もっと読む）

【課題】ＮＯＲ型フラッシュメモリのドレイン外乱と過消去を防止する不揮発性メモリ素子及びその動作方法を提供する。
【解決手段】半導体基板１０５と、半導体基板１０５上の第１制御ゲート電極１３５と、半導体基板１０５と第１制御ゲート電極１３５との間に介在された第１電荷保存層１２５と、第１制御ゲート電極１３５の一側の半導体基板１０５に画定されたソース領域１４０と、第１制御ゲート電極１３５の他側に配され、半導体基板１０５の内部にリセスされて形成された第１補助ゲート電極１１５と、第１制御ゲート電極１３５の反対側の第１補助ゲート電極１１５の一側の半導体基板１０５に画定された第１ドレイン領域１４５と、第１ドレイン領域１４５に連結されたビットライン１６０と、を備える不揮発性メモリ素子である。 （もっと読む）

【課題】セル間の熱的干渉を減少させるメモリ装置を提供する。
【解決手段】第１方向に延長された複数のビット線ＢＬ０〜ＢＬ３と、第１方向と交差する第２方向に延長された複数のワード線ＷＬ０，ＷＬ１と、ビット線とワード線の間に電気的に連結された、データを書き込むことができる領域であるプログラムボリュームの配列からなるアレイ１５２と、アレイを構成するプログラムボリュームの間に位置し、第１方向および第２方向の少なくとも一つの方向に延長された、熱的伝導性を有し、ストライプ状の形態を有する、熱的伝導性ストライプパターン１７２と、を含む。 （もっと読む）

【課題】メモリの単位メガバイト当たり製造コストを、単にモノリシック回路集積法で慣用的に製造される回路の数分の一に低減させる
【解決手段】各層が別々に最適化されるように、別々の層（１０３）上へのメモリ回路（１０３）および制御論理回路（１０１）の物理的分離が可能な三次元（３ＤＳ）メモリ（１００）。幾つかのメモリ回路（１０３）について１つの制御論理回路（１０１）で十分であり、コストを低減できる。３ＤＳメモリ（１００）の製造は、メモリ回路（１０３）を５０μｍ以下の厚さに薄肉化する工程と、該メモリ回路を、ウェーハ基板形態のまま回路積層体に接合する工程とを有する。微粒子の高密度層間垂直バス相互接続部（１０５）が使用されている。３ＤＳメモリ（１００）製造方法は、幾つかの性能および物理的サイズ効率を可能にしかつ確立された半導体加工技術により実施される。 （もっと読む）

【課題】低いビットラインコンタクト抵抗を有する不揮発性メモリ素子及びその製造方法を提供する。
【解決手段】第１及び第２フィン１０５ａ，１０５ｂを備え、第１導電型を有する半導体基板と、第１及び第２フィンの一端を連結する共通ビットライン電極１６０ａ，１６０ｂと、第１及び第２フィン１０５ａ，１０５ｂの一側面を覆い、第１及び第２フィン上を横切って延びる複数の制御ゲート電極１５０と、共通ビットライン電極１６０ａ，１６０ｂと複数の制御ゲート電極１５０との間に配置され、第１及び第２フィン１０５ａ，１０５ｂの一側面を覆い、第１及び第２フィン上を横切って延びる第１ストリング選択ゲート電極１５５ａと、第１ストリング選択ゲート電極と複数の制御ゲート電極との間に配置され、第１及び第２フィンの一側面を覆い、第１及び第２フィン上を横切って延びる第２ストリング選択ゲート電極１５５ｂと、を備える不揮発性メモリ素子である。 （もっと読む）

【課題】セル特性の分散を減少させることができるＮＡＮＤ型フラッシュメモリ不揮発性記憶素子の形成方法を提供する。
【解決手段】広い間隔で配列された第１マスクパターン１２０ｄ、１２０ｃ、１２０ｓを形成した後に、間隔調節膜１３０をコンフォーマルに形成し、間隔調節膜１３０により第１マスクパターン１２０ｄ、１２０ｃ、１２０ｓの間に各々定義される溝１３２、１３４を充填する第２マスクパターン１４０ｃ、１４０ｇを形成する。これにより、接地選択ゲートライン１４０ｇ、セルゲートライン１４０ｃ及びストリング選択ゲートライン１２０ｓが全て等間隔で配列されるように形成することができる。 （もっと読む）

【課題】動作信頼性が高くて高集積化が可能である不揮発性メモリ素子及びその動作方法を提供する。
【解決手段】不揮発性メモリ素子は半導体基板１１０ａを含み、電荷保存層１２０は、半導体基板上１１０ａに提供され、例えばポリシリコン、金属、シリコン窒化膜、量子ドット、またはナノクリスタルを含むことができ、制御ゲート電極１４０は、電荷保存層１４０上に提供され、第１補助ゲート電極１３０ａと第２補助ゲート電極１３０ｂは、電荷保存層１４０の一側に離隔配置され、半導体基板１１０ａから絶縁される。この不揮発性メモリ素子によれば、メモリトランジスタ内部にソース及びドレイン領域が省略され、代わりに第１補助ゲート電極１３０ａ及び第２補助ゲート電極１３０ｂが配され、不純物ドーピングによるソース及びドレイン領域より微細線幅に形成され、従って不揮発性メモリ素子の集積度向上に寄与できる。 （もっと読む）

【課題】従来のメモリセルプレート及び周辺回路のレイアウトにおいて、カラム選択信号線の配線パターンを変えることにより、メモリセルプレート上で隣接するビット線同士の干渉を防ぐことのできる半導体記憶装置を提供すること。
【解決手段】メモリセルプレート１１上において、カラム選択信号線２０によって選択され同時に動作するビット線対ＢＬ０，／ＢＬ０，ＢＬ２，／ＢＬ２の間に別のカラム選択信号線２１に対応するビット線対ＢＬ５，／ＢＬ５（ＢＬ０，／ＢＬ０，ＢＬ２，／ＢＬ２とは同時動作しないもの）が配置されるようにカラム選択信号線２０，２１の配線レイアウトを規定することで、隣接ビット線間の線間容量による容量カップリングの影響を防ぎ、書き込み特性を向上させることを可能とした。 （もっと読む）

【課題】電荷保存層を利用してデータを保存しうる、立体型構造を有する不揮発性メモリ素子及びその動作方法を提供する。
【解決手段】不揮発性メモリ素子は、半導体層１０５と、半導体層１０５上に配列された複数の上部制御ゲート電極１３０ａと、半導体層１０５の下に配列され、複数の上部制御ゲート電極１３０ａと交互に配置された複数の下部制御ゲート電極１３０ｂと、半導体層１０５と上部制御ゲート電極１３０ａとの間にそれぞれ介在された複数の上部電荷保存層１２０ａと、半導体層１０５と下部制御ゲート電極１３０ｂとの間にそれぞれ介在された複数の下部電荷保存層１２０ｂと、を備える。 （もっと読む）

【課題】複数のメモリセルと、前記メモリセルとビット線を介して接続されるローカル読出データ増幅回路とを備えるＳＲＡＭにおいて、複数のメモリセルと、ローカル読出データ増幅回路との間にＭＷＥＬＬ分離領域や個別の基板コンタクト領域などを設けると、面積が大きくなる。一方、プロセスの微細化が進むに従って、ローカル読出増幅回路のレイアウトと、メモリセルアレイとが光学ダミー領域や基板コンタクト領域を超えて、露光工程で相互に干渉し、デバイスのバラつきが大きくなり、歩留まり低下を引き起こす。
【解決手段】複数のメモリセルと、前記メモリセルとビット線を介して接続されるローカル読出データ増幅回路との境界に存在するＭＷＥＬＬ分離領域や、基板コンタクト部を共有し、ゲート電極の配置方向をメモリセルと同一にすることで、省面積化や製造工程での歩留まり低下を抑制する。 （もっと読む）

【課題】チップの中央に周辺回路が集中配置されたフロアプランを有する半導体記憶装置において、入出力データ幅による回路特性の変化を抑制する。
【解決手段】バス領域１２１，１２２と、中心線Ａに沿って配置された第３のバス領域１２３と、辺１０１とバス領域１２１との間に配置されたセル領域１１１と、辺１０２とバス領域１２２との間に配置されたセル領域１１２と、バス領域１２１，１２２間に配置され、バス領域１２３から見て辺１０３，１０４側にそれぞれ配置されたセル領域１１３，１１４と、バス領域１２３に沿って配置されたデータ入出力パッド列ＤＱ０〜ＤＱ１５とを備える。本発明によれば、入出力データ幅を変更してもデータ入出力バスの遠近端差はほとんど変化しない。したがって、選択された入出力データ幅によって特性が変化しにくく、優れた回路特性を得ることが可能となる。 （もっと読む）

【課題】電荷蓄積層に対するホットホールの注入効率を向上させるＮＭＯＳトランジスタ型の不揮発性半導体メモリを提供する。
【解決手段】ＮＭＯＳトランジスタ型の不揮発性半導体メモリは、Ｐ型シリコン層２０中にソース／ドレインとして形成された第１及び第２Ｎ型拡散層２１，２２と、第１及び第２Ｎ型拡散層２１，２２に挟まれたチャネル領域ＣＮＬ上に絶縁膜３０を介して形成されたゲート電極５０と、その絶縁膜３０中に形成された電荷蓄積層４０とを備える。第１Ｎ型拡散層２１から第２Ｎ型拡散層２２へ向かう方向は、Ｐ型シリコン層２０の結晶方位＜１００＞である。データ書き換え時、ホットホールが絶縁膜３０のポテンシャル障壁を超えて電荷蓄積層４０に注入される。 （もっと読む）

【課題】電荷蓄積層に対するホットエレクトロンの注入効率を向上させるＰＭＯＳトランジスタ型の不揮発性半導体メモリを提供する。
【解決手段】ＰＭＯＳトランジスタ型の不揮発性半導体メモリは、Ｎ型シリコン層２０中にソース／ドレインとして形成された第１及び第２Ｐ型拡散層２１，２２と、ソース２１及びドレイン２２に挟まれたチャネル領域ＣＮＬ上に絶縁膜３０を介して形成されたゲート電極５０と、チャネル領域ＣＮＬとゲート電極５０との間の絶縁膜３０中に形成された電荷蓄積層４０とを備える。ソース２１からドレイン２２へ向かう方向は、Ｎ型シリコン層２０の結晶方位＜１００＞である。 （もっと読む）

【課題】SOI基板内の埋め込み酸化膜を薄膜化しても、デバイス特性が劣化することがなく、バイポーラトランジスタも形成可能な半導体集積回路を提供する。
【解決手段】SOI基板３内の埋め込み酸化膜２の上面には、FBC４、NFET５およびPFET６が互いに分離して形成されている。FBC４の下方に位置するｐ支持基板１内には、埋め込み酸化膜２に接してｎウェル拡散領域７が形成されている。NFET５の下方に位置するｐ支持基板１内には、ｐウェル拡散領域８が形成されている。PFET６の下方に位置するｐ支持基板１内には、ｎウェル拡散領域９が形成されている。NFET５とPFET６の形成箇所に合わせて、埋め込み酸化膜２の下面側にそれぞれｐウェル拡散領域８とｎウェル拡散領域９を形成して、各ウェル拡散領域にそれぞれ所定の電圧を印加するため、NFET５とPFET６にバックチャネルが形成されなくなり、デバイス特性がよくなる。 （もっと読む）

【課題】ストラップされたストリング選択ラインを持つフラッシュメモリー装置を提供する。
【解決手段】ＮＡＮＤメモリーアレイは、第１選択ラインに連結された第１選択トランジスターと、第２選択ラインに連結された第２選択トランジスターと、ワードライン等に各々連結され、第１及び第２選択トランジスターの間に直列に連結されたメモリーセル等と、そして、第１選択ラインに電気的に連結されたストラッピングラインを含む。 （もっと読む）

【課題】ＲｅＲＡＭに関し、電極（ビア）及びＲｅＲＡＭ素子の配置構造に簡単な改変を加え、微細化すべきメモリセル選択トランジスタアレイには所要の加工ルールを適用して加工し、且つ、ＲｅＲＡＭ素子には別の加工ルールを適用して加工することを可能にし、ＲｅＲＡＭ素子の間隔がルール違反にならないようにする。
【解決手段】ワード線ＷＬ（ゲート）で代表されるメモリセル選択トランジスタ上に形成された多層メタル配線層Ｍ１・・・・と、多層メタル配線層Ｍ１・・・・の上層に在って且つ素子ピッチＰ_R が前記多層メタル配線層Ｍ１・・・・の下層に在る配線のピッチＰ_L に比較して広いピッチで形成されたＲｅＲＡＭ素子７を備える。 （もっと読む）

【課題】不揮発性記憶装置及びその動作方法を提供する。
【解決手段】本発明の装置は、ｎ番目のビットラインに連結された第１トランジスターと、ｎ＋１番目のビットラインに連結された第２トランジスターとを含む。前記第１トランジスター及び前記第２トランジスターは、ｎ番目のビットラインとｎ＋１番目のビットラインとの間に直列に連結される。記憶セルのソース領域及びドレーン領域の構造が同一または類似の２トランジスター１ビット単位セルを有する不揮発性記憶装置を形成できる。また、２トランジスター２ビット単位セルを有することができるために記憶容量が２倍に増加できる。 （もっと読む）

【課題】 素子構造の微細化・低駆動電圧化によって顕在化したMOSFETの閾値のバラつきによる、DRAMのリフレッシュ不良を抑制する。
【解決手段】 DRAMにおいて、セルトランジスタのバックゲートに印加するバックバイアス電位の設定値を記録する第１の手段と、第１の手段に記録された前記バックバイアス電位の設定値に基づいてバックバイアス電位を生成して、生成したバックバイアス電位を前記バックゲートに供給する第２の手段とを有し、セルトランジスタと同一構造で且つ同一工程で同時に製作されたMOSFETの閾値が、セルトランジスタが具備すべき目標値より大きい場合に、前記目標値に対するバックバイアス電位より浅い値が第２の手段に記録されてなる。 （もっと読む）