【課題】素子分離領域の深さを抑制しながら耐圧の低下を抑制できるＮＡＮＤ型フラッシュメモリ等の半導体装置を提供する。
【解決手段】ゲート電極ＰＧが、隣り合う素子分離膜間のアクティブエリアＡＡ上にゲート絶縁膜１１を介してゲート長方向に離間して並設されている。ゲート電極ＰＧを構成する多結晶シリコン層１４は、アクティブエリアＡＡの片脇に位置する素子分離膜の上面上に張り出す一端部１４ａと、アクティブエリアＡＡの逆脇に位置する素子分離膜の上面上に張り出す他端部１４ｂとを備えており、一端部１４ａの長さＬ１と一端部１４ｂの長さＬ２が互いに異なっている。 （もっと読む）

【課題】コンタクト歩留を向上させる、スタックドコンタクト構造を有する半導体装置を提供する。
【解決手段】ＮＡＮＤ型フラッシュメモリのビット線コンタクトには、スタックドコンタクトを構成する第１のコンタクト開口部ＣＨ１、第２のコンタクト開口部ＣＨ２ａ、及び第３のコンタクト開口部ＣＨ２ｂが設けられる。下層の第１のコンタクト開口部ＣＨ１はビット線コンタクトの中央部に配置され、上層の第２のコンタクト開口部ＣＨ２ａはビット線コンタクトの左部に配置され、その中心位置がビット線コンタクトの中心位置に対して第２のコンタクト開口部ＣＨ２ａのズレ量だけ左方向に配置され、上層の第３のコンタクト開口部ＣＨ２ｂはビット線コンタクトの右部に配置され、その中心位置がビット線コンタクトの中心位置に対して第３のコンタクト開口部ＣＨ２ｂのズレ量だけ右方向に配置される。 （もっと読む）

【課題】歪みの少ないゲート電極を有するＥＥＰＲＯＭやＮＡＮＤフラッシュメモリ等の半導体装置およびその製造方を提供する。
【解決手段】半導体基板１１と、半導体基板１１の主面に、第１ゲート絶縁膜１２を介して形成された第１ゲート電極１３と、第１ゲート電極１３上に第２ゲート絶縁膜１６を介して形成された第２ゲート電極１７と、第２ゲート電極１７上に形成されるとともに、中央部が外周部より厚く、且つ第２ゲート電極１７内に２段凸状に突出したシリサイド膜１８と、第１ゲート電極１３と、第２ゲート電極１７と、シリサイド膜１８の側壁にそれぞれ形成された酸化膜２１と、第１ゲート電極１３および第２ゲート電極１７を挟むようにゲート長方向に沿って形成されたソースドレイン不純物層１９と、を具備する。 （もっと読む）

【課題】アナログ周辺回路に用いられる抵抗素子の材料などが設計変更されても、他の部分への設計変更が波及しない半導体記憶装置を提供する。
【解決手段】第１の絶縁膜１２上に形成された第１の導電体１３と、第１の導電体１３上に形成され第１の開口１９を有する第２の絶縁膜１４と、第２の絶縁膜１４上に形成され第１の開口１９を介して第１の導電体１３と導通する第２の導電体２０と、第２の導電体２０の上に形成された第３の絶縁膜２１と、第３の絶縁膜２１を貫通し第２の導電体２０に導通する第１のコンタクト２３と、第３の絶縁膜２１と第２の絶縁膜１４とを貫通して第１の導電体１３と導通する第２のコンタクト２２と、を有する抵抗素子を有する。配線の存在する層とは異なる層に存在する第２の絶縁膜１４の有する第１の開口１９の位置を変更すれば、第１のコンタクト２３と第２のコンタクト２２との間の抵抗値を変更することができる。 （もっと読む）

【課題】安価に高集積化された不揮発性半導体記憶装置、及び製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、半導体基板Ｂａに対して垂直方向に延びるメモリ柱状半導体層３４と、メモリ柱状半導体層３４と絶縁層を挟み形成された第１〜第４ワード線導電層３２ａ〜３２ｄと、メモリ柱状半導体層３４の上面に接して形成されたドレイン側柱状半導体層４７と、ドレイン側柱状半導体層４７からゲート絶縁層４６を介して形成されてロウ方向に延びるドレイン側導電層４２とを備える。第１〜第４ワード線導電層３２ａ〜３２ｄのロウ方向の端部は、階段状に形成されている。ドレイン側ゲート導電層４２の全体は、第４ワード線導電層３２ｄの直上の領域９０に形成されている。第１〜第４ワード線導電層３２ａ〜３２ｄ及びドレイン側導電層４２は、それらに亘って連続して形成された保護絶縁層３５にて覆われている。 （もっと読む）

【課題】安定した動作の積層型不揮発性半導体記憶装置、及びその製造方法を提供する。
【解決手段】電気的に書き換え可能なメモリセルが複数形成されるメモリセル領域と、メモリセルを制御する周辺回路を構成するトランジスタが形成される周辺回路領域とを備え、メモリセル領域には、半導体基板１１上に対し垂直方向に、ソース側選択トランジスタ層２０、メモリトランジスタ層３０、及びドレイン側選択トランジスタ層４０が積層されて形成される。メモリホール３４内には、ブロック絶縁層（第１絶縁層）３５、電荷蓄積層（特性変化層）３６、トンネル絶縁層３７、及びメモリ柱状半導体層３８が形成される。周辺回路領域には、ｐ−型領域１０１Ａにプレーナ型トランジスタのソース／ドレイン領域１０１Ｂが形成され、メモリセル領域の複数の導電層の各々と同一平面上に形成され、且つ導電層と電気的に分断される複数のダミー配線層１００が形成される。 （もっと読む）

【課題】３０ｎｍ以下の微細化に適応できるフラッシュメモリ及びその製造方法を提供する。
【解決手段】基板１０１に接続された上部にスペーサ絶縁膜１１６を有するフィン構造のビットラインから形成されたメモリセル部の最小加工寸法をＦとするとき、独立に書き込み／消去可能なビットライン２本が対になって４Ｆ周期に配置されてメモリセル部が形成され、一対のフィンの上部を覆うように記憶絶縁膜が形成されている。 （もっと読む）

【課題】サイリスタ動作時に、寄生バイポーラトランジスタを作らせず、書き込みのディスターブの発生を防止して、誤書き込みを防止することを可能にするＳＲＡＭ型の半導体装置とその製造方法を提供する。
【解決手段】半導体基板１１に形成されたサイリスタ形成領域２１を分離する素子分離領域１２と、サイリスタ形成領域２１に形成されていて、ｐ型の第１領域（第１ｐ型領域）ｐ１と、ｎ型の第２領域（第１ｎ型領域）ｎ１と、ｐ型の第３領域（第２ｐ型領域）ｐ２と、ｎ型の第４領域（第２ｎ型領域）ｎ２とが順に接合されたサイリスタＴ１、Ｔ２と、第２ｐ型領域ｐ２の下部に形成されたｎ型の第５領域（第１ウエル領域）３１を有する半導体装置１において、第５領域３１の底部および素子分離領域１２の下部に接合するｐ型の第６領域（第２ウエル領域）３２を有する。 （もっと読む）

【課題】メモリセルアレイのサイズを縮小することができる不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、半導体基板１上にｘ方向を長手方向として形成された素子領域１０と素子分離領域２０とを備える。また、素子領域１０に形成されたセルトランジスタＣＴとこのセルトランジスタＣＴを選択するための選択トランジスタＳＴとを含むメモリセルＭＣを備える。ｙ方向に並んで配列された複数のメモリセルＭＣに共通に接続されｙ方向に延びるように制御ゲート線ＣＧＬが配列され、制御ゲート線ＣＧＬは素子領域１０上では第１の幅Ｄ２を有する一方素子分離領域２０上では第１の幅Ｄ２より広い第２の幅Ｄ１を有する。 （もっと読む）

【課題】動作特性を向上させるＮＡＮＤ型フラッシュメモリ半導体記憶装置、及び、活性領域側壁への不純物打ち込みに関するその製造方法を提供する。
【解決手段】メモリＭＯＳトランジスタが配置される第１活性領域と、周辺ＭＯＳトランジスタが配置される第２活性領域と、半導体基板１０中に形成され、側壁において第１活性領域が露出される第１トレンチ４３と、第１トレンチ４３内を埋め込む絶縁膜を備え、隣接する第１活性領域間を電気的に分離する第１素子分離領域と、半導体基板１０中に形成され、側壁において第２活性領域が露出される第２トレンチ４３と、第２トレンチ４３内を埋め込む絶縁膜２７を備え、隣接する第２活性領域間を電気的に分離する第２素子分離領域３５とを具備し、第２活性領域の不純物濃度は中心部より高く、第１活性領域ＡＡの不純物濃度は中心部と等しい。 （もっと読む）

【課題】高電圧を支障なく転送することを可能にする。
【解決手段】転送トランジスタＱＮｉのドレイン拡散領域２０１ａ、ソース拡散領域２０１ｂの上方に位置する配線３０１ａは、短絡配線３０２によりゲート電極２０３と短絡されてダミー配線とされている。これにより、転送トランジスタＱＮｉによる高電圧の転送時において、ドレイン拡散領域２０１ａ、ソース拡散領域２０１ｂの空乏化を防止することができ、高電圧を支障なく転送することが可能になる。 （もっと読む）

【課題】ワード線の間の耐圧性が十分なＮＡＮＤ型ＥＥＰＲＯＭ等の不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、半導体基板１０と、この半導体基板１０上に形成された第１の絶縁膜１１と、半導体基板１０上に前記第１の絶縁膜１１を介して形成された浮遊ゲート１２と、浮遊ゲート１２上に形成された制御ゲート１４と、少なくとも前記浮遊ゲート１２と制御ゲート１４の間、並びに浮遊ゲート１２及び制御ゲート１４のワード線ＷＬに沿った側面を同一絶縁膜素材によって連続的に被膜されている第２の絶縁膜１３とを備えた複数のメモリセルを有する。 （もっと読む）

【課題】安価に高集積化された且つ信頼性の低下を抑制した不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、電気的に書き換え可能な複数のメモリセル、及び複数の選択トランジスタが直列に接続された複数のメモリストリングスＭＳを有する。メモリストリングスＭＳは、基板Ｂａに対して垂直方向に延びるメモリ柱状半導体層３４と、メモリ柱状半導体層３４との間に電荷蓄積層３６を挟むように形成された第１〜第４ワード線導電層３２ａ〜３２ｄと、メモリ柱状半導体層３４の下部に接し且つ基板Ｂａに対して垂直方向に延びるソース側柱状半導体層２６と、ソース側柱状半導体層２６との間に電荷蓄積層２７を挟むように形成されると共にロウ方向に所定ピッチの間隔を設けてライン状に繰り返し設けられたソース側導電層２２とを備える。 （もっと読む）

【課題】Ｆｉｎ型構造を採用した半導体記憶装置においてカップリング比の各メモリセル間のバラつきを抑制する。また複数のアクティブエリア間のリーク電流を抑制する。
【解決手段】シリコン基板２の主表面高さは均一に形成されていると共にシリコン酸化膜３の上面高さは均一に形成されている。シリコン酸化膜３がＳＩＭＯＸ法により形成され、アクティブエリアＳａがシリコン酸化膜３の上面上まで達する素子分離溝２ｇによって複数に分断されている。したがって、素子分離溝２ｇの深さおよびアクティブエリアＳａの高さを各メモリセル間でほぼ等しい高さに調整でき、隣り合うアクティブエリアＳａ−Ｓａ間がシリコン酸化膜３によって互いに電気的に絶縁状態に保たれる。 （もっと読む）

【課題】メタルブリッジを用いることなく、面積効率の良い半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、強誘電体キャパシタＣおよびセルトランジスタＴを有するユニットセルＭＣと、複数のユニットセルを直列に接続したユニット直列構造のうち隣接する２つのユニット直列構造ＵＳＣ間に直列に接続された２つのデプレーション型トランジスタＤＴ１、ＤＴ２および２つのエンハンスメント型トランジスタＥＴ１、ＥＴ２と、エンハンスメント型トランジスタおよびデプレーション型トランジスタの各ゲートに接続された４本の選択線ＢＳ１〜ＢＳ４と、エンハンスメント型トランジスタまたはデプレーション型トランジスタとビット線との間を接続するビット線コンタクトＢＬＣとを備え、隣接するビット線において、一方のビット線に接続するビット線コンタクトおよび他方のビット線に接続するビット線コンタクトは、１本の選択線に関して互いに反対側に位置する。 （もっと読む）

【課題】配線層にスイッチ素子を有するプログラム可能な半導体装置の提供。
【解決手段】第１の配線層１０１の配線と第２の配線層１０２の配線を接続するビア１０３の内部、ビアの第１の配線との接触部、第２の配線との接触部のうちの少なくとも１つに、電解質材料１０４等導電率が可変の部材が配設され、ビア１０３は、第１の配線との接触部を第１の端子、第２の配線との接触部を第２の端子とする導電率が可変型のスイッチ素子又は可変抵抗素子として用いられ、スイッチ素子の導電率を変えることで、第１の
端子と第２の端子との接触部との接続状態を、短絡、開放、又はその中間状態に可変に設定自在とされる。金属イオンの酸化還元反応によって、第１の電極と第２の電極間の導電率が変化する２端子スイッチ素子を備え、第１の電極に接続された逆極性の第１、第２のトランジスタと、第２の電極に接続された逆極性の第３、第４のトランジスタを備えている。 （もっと読む）

【課題】横方向および斜め上方向からの光の進入を低減でき、特性の変動が抑制されたフローティングゲート電極を有する不揮発性メモリの半導体装置を提供する。
【解決手段】メモリセルの周囲に設けられた第１遮光壁５０により画定された第１被遮光領域１０Ａと、メモリセルの周囲に設けられた第２遮光壁により画定された第２被遮光領域１０Ａ´と、第１遮光壁５０に設けられた第１開孔５２と、第２遮光壁に設けられ第１開孔５２と対向して位置する第２開孔５２´と、メモリセルと接続され、第１開孔５２から第１被遮光領域１０Ａの外側に引き出された第１配線層２４ａ，２４ｂ，２４ｃと、メモリセルと接続され、第２開孔５２´から第２被遮光領域１０Ａ´の外側に引き出された第２配線層２４ａ´，２４ｂ´，２４ｃ´と、少なくとも、第１被遮光領域１０Ａと第２被遮光領域１０Ａ´とに挟まれた領域の上方に設けられた遮光膜と、を含む。 （もっと読む）

【課題】ノイズマージンを拡大可能な半導体装置を提供する。
【解決手段】例えば、各メモリセルＭＣが第１ポート用のワード線ＷＬＡと第２ポート用のワード線ＷＬＢに接続され、複数のメモリセルＭＣがマトリクス状に配置されたメモリ領域において、各ワード線を、ＷＬＡ０、ＷＬＢ０、ＷＬＢ１、ＷＬＡ１、ＷＬＡ２、…といった順番で配置する。更に、ＷＬＡ−ＷＬＡ間およびＷＬＢ−ＷＬＢ間のピッチｄ２をＷＬＡ−ＷＬＢ間のピッチｄ１よりも小さくする。このように、あるワード線を基準にその両側の一方にピッチｄ２で同一ポートのワード線が配置され、他方にピッチｄ１で異なるポートのワード線が配置されるような構成を用いることで、例えば、ＷＬＡとＷＬＢを交互に配置するような場合と比較して、小面積で異なるポート間の干渉を低減でき、ノイズマージンの拡大が可能となる。 （もっと読む）

【課題】ビアホールの位置が大きくシフトした場合でも、層間絶縁膜に形成されるボイドとの接触を確実に防止して、高い信頼性および高い歩留まりを確保できる半導体装置を提供する。
【解決手段】半導体装置は、層間絶縁膜と、層間絶縁膜の下側に配置された下側配線層と、層間絶縁膜の上側に配置された上側配線層と、層間絶縁膜を貫通して、下側配線層に属する配線と上側配線層に属する配線を電気接続するためのビアホールとを備える。下側配線層において、所定の方向に沿って延びる複数の配線ラインと、少なくとも２つの配線ラインの部分的連結によって形成され、ビアホールと接触するためのコンタクト領域とが設けられる。互いに隣接した配線ライン間に位置する層間絶縁膜には、ボイドが存在しており、一方、コンタクト領域におけるビアホールの接触部分と、コンタクト領域に隣接する配線ラインとの間に位置する層間絶縁膜にはボイドが存在していない。 （もっと読む）

【課題】チップ面積の増大を抑えてパッドから離れた回路に十分な電源を供給することが可能な半導体記憶装置を提供する。
【解決手段】メモリセルアレイは、複数のメモリセルが行及び列に配置され、行にワード線が配置され、列にビット線が配置されている。メモリセルアレイのビット線方向両側に第１、第２のセンスアンプがそれぞれ配置されている。複数のパッドが配列されたパッド列は、メモリセルアレイのビット線方向一方側に配置されている。第１のソース線及び電源配線は、半導体基板の最上層に形成され、パッド列側の第１のセンスアンプから第２のセンスアンプ側に配置されている。 （もっと読む）