【課題】不揮発性メモリ素子及びその製造方法、並びにそれを含むメモリ・モジュール及びシステムを提供する。
【解決手段】ストライエーション現象が改善された不揮発性メモリ素子であり、基板、基板から突設されるチャネル層、チャネル層を取り囲むゲート導電層、チャネル層とゲート導電層との間に位置するゲート絶縁層、及びチャネル層と離隔されつつゲート導電層の上下に位置する第１絶縁層を含み、ゲート絶縁層は、ゲート導電層と第１絶縁層との間に延びることを特徴とする不揮発性メモリ素子である。 （もっと読む）

【課題】デバイス特性及びプロセスのばらつきを低減できる半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、基板１０と、下部ゲート層ＢＧと、積層体と、ダミー電極層ＤＷＬと、絶縁膜３０と、チャネルボディ２０，４５とを備えた。下部ゲート層ＢＧは、基板１０上に設けられた。積層体は、下部ゲート層ＢＧ上にそれぞれ交互に積層された複数の絶縁層と複数の電極層ＷＬとを有する。ダミー電極層ＤＷＬは、下部ゲート層ＢＧと積層体との間に設けられ、電極層ＷＬと同じ材料からなり、各々の電極層ＷＬよりも厚い。絶縁膜３０は、積層体及びダミー電極層を貫通して形成されたホールＭＨの側壁に設けられた電荷蓄積膜を含む。チャネルボディ２０，４５は、ホールＭＨ内における絶縁膜３０の内側に設けられた。 （もっと読む）

【課題】各メモリセルの書込消去特性を極力一定にできる不揮発性半導体記憶装置を提供する。
【解決手段】複数のメモリセルトランジスタＭＴは、活性領域Ｓａが素子分離溝２によって互いに分離している。これらのメモリセルトランジスタＭＴは、それぞれ、活性領域Ｓａの上面上または上方にトンネル絶縁膜３を介して電荷蓄積機能を有する電荷トラップ膜４を備えている。積層絶縁膜Ｂは、トンネル絶縁膜３および電荷トラップ膜４を少なくとも含んで構成され、トンネル絶縁膜３が素子分離溝２の内面に沿って形成されると共に電荷トラップ膜４がトンネル絶縁膜３の上面に沿って積層されており、素子分離溝２内の全領域に埋込まれている。 （もっと読む）

【課題】信頼性が高いシフトレジスタ型記憶装置及びデータ記憶方法を提供する。
【解決手段】一態様によれば、一方向に沿って連なり、その特徴方向が前記一方向に延びる回転軸についてそれぞれ回転可能な複数の回転子を備えたシフトレジスタが提供される。前記複数の回転子には一軸異方性が付与され、前記複数の回転子は、隣り合う２つの前記回転子毎に複数の対に組分けされており、同一の前記対に属する２つの前記回転子には、前記特徴方向を反平行とするような第１の力が作用し、隣り合う前記対に属する隣り合う２つの前記回転子には、前記第１の力よりも弱く、前記特徴方向を反平行とするような第２の力が作用する。 （もっと読む）

【課題】複数種類の回路構成をマスタスライス方式で対応可能なメモリセル専用のマスタスライス方式メモリセルを提供すること。
【解決手段】メモリユニットが２行２列に配置されてメモリセルを構成する。メモリユニットは、行方向に沿って並置され列方向に伸長される第１〜第３拡散層を備え、各拡散層で並列接続のトランジスタが構成される。第１および第２ワード線は第１〜第３拡散層の両端部外方に配置される。第１〜第３拡散層の第１コンタクト層とゲート層の第２コンタクト層との間、第１コンタクト層と第１／第２ワード線との間に、行方向に沿って第１のメタル配線領域が確保される。第１のメタル配線領域には、第２または第３メタル層の何れかが配線可能である。第１及び第２拡散層、第２及び第３拡散層の間には、列方向に沿って第２のメタル配線領域が確保される。第２のメタル配線領域には第３メタル層が配線可能である。 （もっと読む）

【課題】動作特性及び信頼性を向上した半導体記憶装置を提供する。
【解決手段】それぞれが複数のメモリセルを有する複数の第１メモリセルユニットと、第２メモリセルユニットと、複数の第１配線と、複数の第２配線と、を有するメモリセルアレイ１と、前記複数の第１配線と接続された第１センスアンプ回路４６２と、前記複数の第２配線と接続された第２センスアンプ回路４６１と、を備え、前記複数の第１配線及び第２配線のそれぞれは、金属が埋め込み形成され、配線の上面高さが同じであり、互いに隣接して形成された第１配線と第２配線は複数対で繰り返された構造からなり、前記複数の第２配線のそれぞれの幅、及び、厚さ、の少なくともいずれかは、前記複数の第１配線のそれぞれよりも小さくされ、前記第１センスアンプ回路と、前記第２センスアンプ回路は、それぞれ、前記メモリセルアレイを挟んで対峙するように配置される。 （もっと読む）

【課題】半導体と金属の反応速度を制御してメモリセル領域と周辺回路領域とのシリサイド反応の差による不具合を解消する不揮発性半導体記憶装置とその製造方法を提供する。
【解決手段】シリコン基板１の上面にゲート絶縁膜４、第１の導電膜５を形成し、これらをエッチングして素子分離絶縁膜２を埋め込み形成する。電極間絶縁膜６、ゲルマニウム膜７ａを形成する。周辺回路領域のゲート電極ＰＧの電極間絶縁膜６に開口６ａを形成し、この上に多結晶シリコン膜９ａを形成する。ゲート電極ＭＧ、ＰＧおよび容量性素子Ｃａｐの分離加工後に層間絶縁膜１０を埋め込む。多結晶シリコン膜９ａの上部を露出させ、金属膜を形成してシリサイド化をする。この時、メモリセル領域ではシリサイドが速く進行するが、ゲルマニウム膜７ａに達するとジャーマナイド反応は遅くなり、その間に周辺回路領域のシリサイド反応を促進させることができる。 （もっと読む）

【課題】側壁転写技術により倒れにくいマスクパターンを形成するＮＡＮＤフラッシュメモリ等の製造方法を提供する。
【解決手段】非晶質シリコン膜２１上に第１膜のシリコン酸化膜２２を形成し（ａ）、所定のラインアンドスペースのパターンに加工して中間パターン２３を形成する（ｂ）。中間パターン２３は、パターン部２３ａを有するとともに、パターン部２３ａの間に残存部２３ｂを残してた状態で形成される。中間パターン２３をスリミング処理し、非晶質シリコン膜２１上に芯材パターン２４を形成する（ｃ）。残存部２３ｂは除去される。芯材パターン２４上に第２膜のシリコン窒化膜を形成し、エッチバック処理で側壁パターンを形成し、芯材パターン２４を除去してマスクパターンを得る。マスクパターンは、段差のない非晶質シリコン膜２１上に形成されるので応力差に起因した倒れの発生を抑制できる。 （もっと読む）

【課題】高効率的に書き込みを行うことができる不揮発性半導体記憶装置を提供する。
【解決手段】直列接続された複数のメモリセルトランジスタＭＴと、メモリセルトランジスタの一端とソース線との間に接続された選択ゲートトランジスタＳＴ２と、メモリセルトランジスタの他端とビット線との間に接続された選択ゲートトランジスタＳＴ１と、ソース線に第１の電圧を印加し、ビット線に第１の電圧よりも高く且つ第１の電圧との差がトンネル絶縁膜のバリアハイトに対応する電圧よりも小さい第２の電圧を印加し、書き込み対象のメモリセルトランジスタＭＴとソース線との間に位置し、且つ書き込み対象のメモリセルトランジスタに隣接する隣接メモリセルトランジスタＭＴの導通状態を、他のメモリセルトランジスタＭＴの導通状態よりも弱くすることで書き込み対象のメモリセルトランジスタに書き込みを行う制御回路と、を具備する。 （もっと読む）

【課題】チップ面積や負荷容量の増加を抑止しながら、不揮発性メモリーセルのチャージトラップを低減することができる記憶装置、集積回路装置及び電子機器等を提供すること。
【解決手段】記憶装置は、電気的にデータの書き込み及び消去が可能な不揮発性メモリーセルＭ１１、Ｍ１２・・・と、トランジスターＴＮとを含む。不揮発性メモリーセルＭ１１、Ｍ１２・・・のワード線ＷＳ１とトランジスターＴＮのゲート電極ＧＴとは、共通の導電配線ＰＬにより形成される。導電配線ＰＬには、ワード線ＷＳ１及びゲート電極ＧＴに電圧を供給するためのコンタクトＣＮＡが形成される。平面視において、コンタクトＣＮＡと不揮発性メモリーセルＭ１１、Ｍ１２・・・との間の導電配線ＰＬの経路において、トランジスターＴＮのチャネル領域が形成される。 （もっと読む）

【課題】半導体基板上に形成された周辺回路上にさらに多層配線層が形成された構造の半導体装置において、周辺回路を構成する素子の特性を変化させずに周辺回路の不良解析を行うことができる半導体装置を提供する。
【解決手段】半導体基板１１と、半導体基板１１上に層間絶縁膜３０を介して形成される多層配線構造を有する不揮発性メモリ層１４と、半導体基板１１上に形成され、不揮発性メモリ層１４中のメモリセルを制御する回路を含む周辺回路１２と、を備え、周辺回路１２を構成する素子に接続され、周辺回路１２の外部に引き出される配線３５と、配線３５の形成位置に対応する半導体基板１１の上面から所定の深さまで設けられる拡散層２７と、配線３５と拡散層２７との間を接続するコンタクト３１と、を有する電極加工部１５が、半導体基板１１上の周辺回路１２の形成領域Ｒ１以外の領域Ｒ２に形成される。 （もっと読む）

【課題】レジスト膜のスリミング時にその膜厚の消費を抑制する半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、基体１１上に複数の絶縁層２５と複数の導電層ＷＬとを交互に積層して積層体を形成する工程と、積層体上にレジスト膜５０を形成する工程と、レジスト膜５０をマスクにして絶縁層２５及び導電層ＷＬをプラズマエッチングする工程と、ホウ素、リン及びヒ素の少なくとも１つを含むガスを用いたプラズマ処理により、レジスト膜５０の上面に、ホウ素、リン及びヒ素の少なくとも１つを含む硬化層５１を形成する工程と、レジスト膜５０の上面に硬化層５１が形成された状態で、酸素を含むガスを用いたプラズマ処理によりレジスト膜５０の平面サイズをスリミングする工程と、を備えた。 （もっと読む）

【課題】集積度が高い不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置において、それぞれ複数の絶縁膜及び電極膜１４が交互に積層された積層体と、この積層体内に埋設され、絶縁膜及び電極膜１４の積層方向に延びるシリコンピラー３１と、電極膜１４とシリコンピラー３１との間に設けられた電荷蓄積層２６と、を設ける。そして、電極膜１４を、それぞれが電荷蓄積層２６を挟んでシリコンピラー３１に対向する複数の制御ゲート電極ＣＧａ及びＣＧｂに分割する。 （もっと読む）

【課題】３次元的に形成したトランジスタやサイリスタのリーク電流を低減する半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、基板１０の主面に対してほぼ垂直に形成されたシリコンピラー１２と、シリコンピラー１２の下部及び上部にそれぞれ設けられた第１及び第２の不純物拡散層１４，１６と、シリコンピラー１２を水平方向に貫いて設けられたゲート電極１８と、ゲート電極１８とシリコンピラー１２との間に設けられたゲート絶縁膜２０と、シリコンピラー１２に隣接して設けられたバックゲート電極４８と、バックゲート電極４８とシリコンピラー１２との間に設けられたバックゲート絶縁膜４６とを備える。 （もっと読む）

【課題】メモリ容量が大きくなってもヒューズ領域のレイアウト面積の増大を抑えることができる半導体記憶装置を提供すること。
【解決手段】所定の方向に配列した第１ヒューズ群１１と、第１ヒューズ群１１のヒューズ数よりも少なく第１ヒューズ群１１の配列数よりも少ない配列数で所定の方向に配列した第２ヒューズ群１２と、第１ヒューズ群１１及び第２ヒューズ群１２ごとに第１ヒューズ群１１及び第２ヒューズ群１２に基づく所定の信号を伝送する複数の信号線２４と、を備え、第１ヒューズ群１１に基づく信号線２４は、第１ヒューズ群１１付近から第２ヒューズ群１２を迂回して第２ヒューズ群１２の第１ヒューズ群１１側とは反対側に配線され、第２ヒューズ群１２に基づく信号線２４は、第２ヒューズ群１２付近から第２ヒューズ群１２の第１ヒューズ群１１側とは反対側に配線されている。 （もっと読む）

【課題】バス配線数を削減しつつ動作時の電流消費を抑えられる半導体集積回路を提供すること。
【解決手段】複数のバンク（バンク１、バンク２）に分割されるとともに多ビットのデータを処理する回路ユニット（例えば、メモリセルアレイプレート）と、多ビットのデータの入出力が行われる複数の入出力回路Ｉ／Ｏ１〜Ｉ／Ｏ４と、対応するデータ入出力回路Ｉ／Ｏ１〜Ｉ／Ｏ４と回路ユニットとを電気的に接続する複数のバス配線（ｂ１１、ｂ１２、ｂ２１、ｂ２２、ｂ３１、ｂ３２、ｂ４１、ｂ４２）と、を備え、バス配線のうち、バンク間を跨るように配置され、かつ、接続される前記バンクが互いに異なる２本以上のバス配線（ｂ１２とｂ３１、ｂ２２とｂ４１）は、中間部分にて共通化された共通バス配線（ＢＵＳ１３、ＢＵＳ２４）を有する。 （もっと読む）

【課題】強誘電体膜の膜質を均一化するチェインＦｅＲＡＭ型半導体記憶装置を提供する。
【解決手段】半導体記憶装置８０は、同一素子形成領域に隣接配置される、一対のソース／ドレイン層５を有するメモリトランジスタＴＲ１及びＴＲ２と、メモリトランジスタのソース／ドレイン層５の他方とメモリトランジスタＴＲ２のソース／ドレイン層５の一方に、ビア及びバリアメタル膜１３を介して接続される強誘電体キャパシタＣＡＰ１及びＣＡＰ２とを有する。強誘電体キャパシタＣＡＰ１及びＣＡＰ２は、バリアメタル膜１３上に設けられ、四角錐台形状の下部電極１４と、下部電極１４を覆うように設けられる強誘電体膜１５とを共有し、強誘電体キャパシタＣＡＰ１は、強誘電体膜１５上に設けられる第１の上部電極１６ａを有し、強誘電体キャパシタＣＡＰ２は、強誘電体膜１５上に設けられ、第１の上部電極１６ａと離間して配置される第２の上部電極１６ｂを有する。 （もっと読む）

【課題】パターン不良を抑制することが可能な半導体装置の製造方法を提供する。
【解決手段】被加工膜上に、ラインアンドスペース部と前記ラインアンドスペース部の外側に形成された第一のパターンとを有する第二のパターンを形成し、側壁パターンを前記第二のパターンの側壁に形成し、前記第一のパターンの側壁のうち、前記ラインアンドスペース部と反対側の側壁に形成された側壁パターンを除去し、前記第一のパターンの側壁のうち、前記ラインアンドスペース部と対向する側の側壁に形成された側壁パターンに基づき、回路パターンを形成する。 （もっと読む）

【課題】 セルサイズが小さく、かつ配線接続の自由度が向上できるスタンダードセルを用いた半導体装置を提供する。
【解決手段】 半導体装置はメモリ回路と周辺回路を備え、周辺回路を分割した回路ブロックのそれぞれを、同じ高さを有した矩形で、それぞれが基本論理回路として機能するように構成された複数のスタンダードセルを、同じ高さになるように配置したセルブロックとして構成し、スタンダードセルへの入力信号配線が、メモリセルトランジスタと容量下部電極を接続する容量コンタクトパッド配線を用いて配線される。 （もっと読む）

【課題】高速なアクセスが可能で、かつ、高集積化が可能なスプリットゲート型不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】半導体基板１０１の主表面の溝に第１、第２のスプリット型不揮発性メモリセルを形成した不揮発性半導体記憶装置１００であって、溝内部の対向する第１、第２の側壁１０２ａ，１０２ｂの表面にそれぞれ第１、第２のスプリット型不揮発性メモリセルの選択ゲート１２１とコントロールゲート１２２とが形成され、第１、第２のスプリット型不揮発性メモリセルの選択ゲート１２１とコントロールゲート１２２とには、それぞれ異なる電圧を印加することが可能である。 （もっと読む）