説明

半導体記憶装置

【課題】動作特性及び信頼性を向上した半導体記憶装置を提供する。
【解決手段】それぞれが複数のメモリセルを有する複数の第１メモリセルユニットと、第２メモリセルユニットと、複数の第１配線と、複数の第２配線と、を有するメモリセルアレイ１と、前記複数の第１配線と接続された第１センスアンプ回路４６２と、前記複数の第２配線と接続された第２センスアンプ回路４６１と、を備え、前記複数の第１配線及び第２配線のそれぞれは、金属が埋め込み形成され、配線の上面高さが同じであり、互いに隣接して形成された第１配線と第２配線は複数対で繰り返された構造からなり、前記複数の第２配線のそれぞれの幅、及び、厚さ、の少なくともいずれかは、前記複数の第１配線のそれぞれよりも小さくされ、前記第１センスアンプ回路と、前記第２センスアンプ回路は、それぞれ、前記メモリセルアレイを挟んで対峙するように配置される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置（メモリ）の高集積化のために、メモリセルに接続されたデータ転送線の幅を、側壁加工技術を用いることで、リソグラフィの最小寸法の半分の幅で形成する方法がある。しかしながら、この方法においては、リソグラフィにおけるマスクパターンの幅の変動によって、隣接する配線において、例えば、広い配線幅と、狭い配線幅と、が交互に生じる。このため、配線間で配線抵抗が変動してしまう問題がある。
【０００３】
特に、狭い配線幅の配線において、電気信号における配線遅延が大きくなると、読み出し速度が低下し、また、読み出しマージンが低下する。また、配線抵抗が上昇するとエレクトロマイグレーションやストレスマイグレーションが生じ易くなり、半導体記憶装置の信頼性を劣化させる。
また、データ転送線に印加される電圧が一定の場合には、センスアンプ回路からもっとも遠いメモリセルではデータ転送線の直列抵抗が重畳されるため、メモリセルに流れる電流が減少して読み出し速度が低下するという問題もある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−１９４４９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の実施形態は、動作特性及び信頼性を向上させた半導体記憶装置を提供する。
【課題を解決するための手段】
【０００６】
実施形態によれば、それぞれが複数のメモリセルを有する複数の第１メモリセルユニットと、それぞれが複数のメモリセルを有する複数の第２メモリセルユニットと、複数の第１配線と、複数の第２配線と、を有するメモリセルアレイと、前記複数の第１配線と接続された第１センスアンプ回路と、前記複数の第２配線と接続された第２センスアンプ回路と、を備え、前記複数の第１配線のそれぞれは、第１方向に延在し、前記第１メモリセルユニットのそれぞれの一端に接続され、前記複数の第２配線のそれぞれは、前記第１配線どうしのそれぞれ間において前記第１方向に延在し、前記第２メモリセルユニットのそれぞれの一端に接続され、金属が埋め込み形成され、配線の上面高さが同じであり、互いに隣接して形成された前記複数の第１配線と前記複数の第２配線は複数対で繰り返された構造からなり、前記複数の第２配線のそれぞれの前記第１方向に対して垂直な第２方向に沿った幅、及び、前記複数の第２配線のそれぞれの前記第１方向と前記第２方向とに垂直な第３方向に沿った厚さ、の少なくともいずれかは、前記複数の第１配線のそれぞれよりも小さくされ、前記第１センスアンプ回路と、前記第２センスアンプ回路は、それぞれ、前記メモリセルアレイを挟んで対峙するように配置されていることを特徴とする半導体記憶装置が提供される。
【０００７】
また、他の実施形態によれば、それぞれが複数のメモリセルを有する複数の第１メモリセルユニットと、それぞれが複数のメモリセルを有する複数の第２メモリセルユニットと、複数の第１配線と、複数の第２配線と、を有するメモリセルアレイと、前記複数の第１配線と接続された第１センスアンプ回路と、前記複数の第２配線と接続された第２センスアンプ回路と、を備え、前記複数の第１配線のそれぞれは、第１方向に延在し、前記第１メモリセルユニットのそれぞれの一端に接続され、前記複数の第２配線のそれぞれは、前記第１配線どうしのそれぞれ間において前記第１方向に延在し、前記第２メモリセルユニットのそれぞれの一端に接続され、金属が埋め込み形成され、配線の上面高さが同じであり、互いに隣接して形成された前記複数の第１配線と前記複数の第２配線は複数対で繰り返された構造からなり、前記第１センスアンプ回路と、前記第２センスアンプ回路は、前記メモリセルアレイの片側に形成され、前記第１センスアンプ回路は、前記第２センスアンプ回路よりも前記メモリセルアレイに近く形成され、前記複数の第１メモリセルユニットが有する前記複数のメモリセルのデータを前記複数の第２メモリセルユニットが有する前記複数のメモリセルのデータよりも先に出力することを特徴とする半導体記憶装置が提供される。
【０００８】
また、他の実施形態によれば、それぞれが複数のメモリセルを有する複数の第１メモリセルユニットと、それぞれが複数のメモリセルを有する複数の第２メモリセルユニットと、複数の第１配線と、複数の第２配線と、を有するメモリセルアレイと、前記複数の第１配線と、前記複数の第２配線と、に接続されたセンスアンプ回路と、前記センスアンプ回路と、前記複数の第１配線または前記複数の第２配線と、の接続を切り替える切り替え回路と、制御回路と、を備え、前記複数の第１配線のそれぞれは、第１方向に延在し、前記第１メモリセルユニットのそれぞれの一端に接続され、前記複数の第２配線のそれぞれは、前記第１配線どうしのそれぞれ間において前記第１方向に延在し、前記第２メモリセルユニットのそれぞれの一端に接続され、前記制御回路は、前記複数の第１メモリセルユニットが有する前記複数のメモリセルのデータを前記複数の第２メモリセルユニットが有する前記複数のメモリセルのデータよりも先に出力することを特徴とする半導体記憶装置が提供される。
【０００９】
また、他の実施形態によれば、それぞれが複数のメモリセルを有する複数の第１メモリセルユニットと、それぞれが複数のメモリセルを有する複数の第２メモリセルユニットと、複数の第１配線と、複数の第２配線と、を有するメモリセルアレイと、前記複数の第１配線と接続された第１センスアンプ回路と、前記複数の第２配線と接続された第２センスアンプ回路と、前記第１センスアンプ回路に接続された第１レジスタと、前記第２センスアンプ回路に接続された第２レジスタと、を備え、前記複数の第１配線のそれぞれは、第１方向に延在し、前記第１メモリセルユニットのそれぞれの一端に接続され、前記複数の第２配線のそれぞれは、前記第１配線どうしのそれぞれ間において前記第１方向に延在し、前記第２メモリセルユニットのそれぞれの一端に接続され、金属が埋め込み形成され、配線の上面高さが同じであり、互いに隣接して形成された前記複数の第１配線と前記複数の第２配線は複数対で繰り返された構造からなり、前記第１センスアンプ回路と、前記第２センスアンプ回路は、それぞれ、前記メモリセルアレイを挟んで対峙するように配置され、前記メモリセルの読み出しを行う時に、前記第１センスアンプ回路により第１配線を充電する電圧と、前記第２センスアンプ回路により第２配線を充電する電圧とが、前記第１メモリセルユニットおよび前記第２メモリセルユニットの位置によって異なることを特徴とする半導体記憶装置が提供される。
【００１０】
また、他の実施形態によれば、それぞれが複数のメモリセルを有する複数の第１メモリセルユニットと、それぞれが複数のメモリセルを有する複数の第２メモリセルユニットと、複数の第１配線と、複数の第２配線と、を有するメモリセルアレイと、前記複数の第１配線と接続された第１センスアンプ回路と、前記複数の第２配線と接続された第２センスアンプ回路と、前記第１センスアンプ回路に接続された第１レジスタと、前記第２センスアンプ回路に接続された第２レジスタと、を備え、前記複数の第１配線のそれぞれは、第１方向に延在し、前記第１メモリセルユニットのそれぞれの一端に接続され、前記複数の第２配線のそれぞれは、前記第１配線どうしのそれぞれ間において前記第１方向に延在し、前記第２メモリセルユニットのそれぞれの一端に接続され、金属が埋め込み形成され、配線の上面高さが同じであり、互いに隣接して形成された前記複数の第１配線と前記複数の第２配線は複数対で繰り返された構造からなり、前記第１センスアンプ回路と、前記第２センスアンプ回路は、前記メモリセルアレイの片側に形成され、前記第１センスアンプ回路は、前記第２センスアンプ回路よりも前記メモリセルアレイの近くに形成され、前記メモリセルの読み出しを行う時に、前記第１センスアンプ回路により前記第１配線を充電する電圧と、前記第２センスアンプ回路により前記第２配線を充電する電圧とが、前記第１メモリセルユニットおよび前記第２メモリセルユニットの位置によって異なることを特徴とする半導体記憶装置が提供される。
【００１１】
また、他の実施形態によれば、それぞれが複数のメモリセルを有する複数の第１メモリセルユニットと、それぞれが複数のメモリセルを有する複数の第２メモリセルユニットと、複数の第１配線と、複数の第２配線と、を有するメモリセルアレイと、前記複数の第１配線と、前記複数の第２配線と、に接続されたセンスアンプ回路と、前記センスアンプ回路に接続されたレジスタと、前記センスアンプ回路と、前記複数の第１配線または前記複数の第２配線と、の接続を切り替える切り替え回路と、を備え、前記複数の第１配線のそれぞれは、第１方向に延在し、前記第１メモリセルユニットのそれぞれの一端に接続され、前記複数の第２配線のそれぞれは、前記第１配線どうしのそれぞれ間において前記第１方向に延在し、前記第２メモリセルユニットのそれぞれの一端に接続され、前記メモリセルの読み出しを行う時に、前記センスアンプ回路により前記第１配線を充電する電圧と、前記センスアンプ回路により前記第２配線を充電する電圧とが、前記第１メモリセルユニットおよび前記第２メモリセルユニットの位置によって異なることを特徴とする半導体記憶装置が提供される。
【図面の簡単な説明】
【００１２】
【図１】第１の実施形態に係る半導体記憶装置の構成を例示する模式図である。
【図２】第１の実施例の半導体記憶装置の構成を例示するブロック図である。
【図３】第１の実施例の半導体記憶装置の構成を例示する模式的回路図である。
【図４】第１の実施例の半導体記憶装置の構成を例示する模式図である。
【図５】第１の実施例の半導体記憶装置の構成を例示する模式的断面図である。
【図６】第１の実施例の半導体記憶装置の構成を例示する模式的平面図である。
【図７】第１の実施例の半導体記憶装置の構成を例示する模式的断面図である。
【図８】第１の実施例の半導体記憶装置のデータ転送線の作製方法を例示する工程順 模式的断面図である。
【図９】第１の実施例の半導体記憶装置のデータ転送線の作製方法を例示する工程順 模式的断面図である。
【図１０】比較例の半導体記憶装置の構成を例示する模式的回路図である。
【図１１】第２の実施例の半導体記憶装置の構成を例示する模式的平面図である。
【図１２】第３の実施例の半導体記憶装置の構成を例示する模式的平面図である。
【図１３】第２の実施形態に係る半導体記憶装置の構成を例示する模式図である。
【図１４】第４の実施例の半導体記憶装置の構成を例示する模式的回路図である。
【図１５】第４の実施例の半導体記憶装置の構成を例示する模式的平面図である。
【図１６】第３の実施形態に係る半導体記憶装置の構成を例示するブロック図である。
【図１７】第３の実施形態に係る半導体記憶装置の構成を例示する模式的回路図である。
【図１８】配線抵抗に差があった場合において読み出しを行う場合のリードタイミングを例示する模式図である。
【図１９】データの読み出しを例示するフローチャートである。
【図２０】配線抵抗に差があった場合において読み出しを行う場合のリードタイミングを例示する模式図である。
【図２１】データの読み出しを例示するフローチャートである。
【図２２】メモリセルアレイとデータ転送線のレイアウトを例示する模式的回路図である。
【図２３】第４の実施形態に係る半導体記憶装置の構成を例示するブロック図である。
【図２４】第４の実施形態に係る半導体記憶装置の構成を例示する模式的回路図である。
【図２５】メモリセルの電流−電圧特性を例示する模式グラフ図である。
【図２６】第５の実施形態に係る半導体記憶装置の構成を例示するブロック図である。
【図２７】（ａ）は、センスアンプ回路、メモリセルユニットなどの配置を例示する模式図、（ｂ）、（ｃ）は、配線抵抗に差があった場合において同時読み出しを行う場合のリードタイミングを例示する模式図である。
【図２８】（ａ）は、メモリセルアレイとデータ転送線のレイアウトを例示する模式的回路図、（ｂ）は、読み出し時のデータ転送線の電圧について例示する模式的グラフ図である。
【図２９】（ａ）は、メモリセルアレイとデータ転送線のレイアウトを例示する模式的回路図、（ｂ）は、読み出し時のデータ転送線の電圧について例示する模式的グラフ図である。
【発明を実施するための形態】
【００１３】
以下に、本発明の各実施の形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【００１４】
（第１の実施の形態）
図１は、第１の実施形態に係る半導体記憶装置の構成を例示する模式図である。
図１に表したように、本実施形態に係る半導体記憶装置５１０は、第１〜第４データ転送線ＤＬ１〜ＤＬ４を備える。
【００１５】
半導体記憶装置５１０においては、半導体記憶装置５１０が設けられる基板（図示しない）の主面上に、第１領域ＲＧ１と第２領域ＲＧ２とが設けられる。第１領域ＲＧ１は、後述する第１メモリセルブロック１ａが設けられる領域であり、第２領域ＲＧ２は、後述する第２メモリセルブロック１ｂが設けられる領域である。
【００１６】
第１〜第４データ転送線ＤＬ１〜ＤＬ４は、それぞれ、複数のメモリセルを有するメモリセルユニット４（第１〜第４メモリセルユニットＭＣＵ１〜ＭＣＵ４）の一端と接続される。
【００１７】
ここで、基板の主面に対して垂直な方向をＺ軸方向（第３方向）とする。そして、Ｚ軸に対して垂直な１つの方向をＸ軸方向（第１方向）とする。そして、Ｚ軸方向とＸ軸方向とに対して垂直な方向をＹ軸方向（第２方向）とする。
【００１８】
第１領域ＲＧ１と第２領域ＲＧ２とは、Ｘ軸方向において隣接する。
第１〜第４データ転送線ＤＬ１〜ＤＬ４は、それぞれ、Ｘ軸方向に延在する。
第１及び第２データ転送線ＤＬ１及びＤＬ２は、第１領域ＲＧ１に設けられ、第３及び
第４データ転送線ＤＬ３及びＤＬ４は、第２領域ＲＧ１に設けられる。
【００１９】
第１データ転送線ＤＬ１と第３データ転送線ＤＬ３とがＸ軸方向において隣接し、第３データ転送線ＤＬ３は、第１データ転送線ＤＬ１のＸ軸方向における延長線上に設けられる。第２データ転送線ＤＬ２と第４データ転送線ＤＬ４とがＸ軸方向において隣接し、第４データ転送線ＤＬ４は、第２データ転送線ＤＬ２のＸ軸方向における延長線上に設けられる。すなわち、Ｘ−Ｙ平面内において、第４データ転送線ＤＬ４は、第１データ転送線ＤＬ１の斜め方向に位置する。
【００２０】
第１〜第４データ転送線ＤＬ１〜ＤＬ４は、例えば、側壁加工によって形成される。側壁加工に関しては後述する。この側壁加工における変動により、第１〜第４データ転送線ＤＬ１〜ＤＬ４の幅や厚さは、互いに異なった値になる。
【００２１】
ここで、幅は、Ｙ軸方向に沿った長さである。例えば、半導体記憶装置５１０は、基板の主面に設けられるが、第１〜第４データ転送線ＤＬ１〜ＤＬ４の幅は、例えば、第１〜第４データ転送線ＤＬ１〜ＤＬ４の上面（基板とは反対側の面）の幅とすることができる。 また、厚さは、Ｚ軸方向に沿った長さである。
【００２２】
第２データ転送線ＤＬ２のＹ軸方向に沿った幅は、第１データ転送線ＤＬ１のＹ軸方向に沿った幅よりも狭い。第２データ転送線ＤＬ２のＺ軸方向に沿った厚さは、第１データ転送線ＤＬ１のＺ軸方向に沿った厚さよりも薄い。
ここで、第１データ転送線ＤＬ１の幅及び厚さの少なくともいずれかは、第２データ転送線ＤＬ１よりも大きい場合もある。また、第３データ転送線ＤＬ３の幅及び厚さの少なくともいずれかは、第４データ転送線ＤＬ４よりも大きい場合もある。
第３データ転送線ＤＬ３の幅及び厚さは、第１データ転送線ＤＬ１とほぼ同じとすることができ、第４データ転送線ＤＬ４の幅及び厚さは、第２データ転送線ＤＬ２とほぼ同じとすることができる。
【００２３】
例えば、第１データ転送線ＤＬ１の深さは、第２データ転送線ＤＬ２よりも深い。また、第３データ転送線ＤＬ３の深さは、第４データ転送線ＤＬ４よりも深い。ここで、深さとは、データ転送線の上面から下面までのＺ軸方向に沿った長さである。
【００２４】
第２データ転送線ＤＬ２の電気抵抗は、第１データ転送線ＤＬ１よりも高く、第４データ転送線ＤＬ４の電気抵抗は、第３データ転送線ＤＬ３よりも高い。ここで、第１〜第４データ転送線ＤＬ１〜ＤＬ４の電気抵抗は、Ｘ軸方向に沿った抵抗であり、いわゆる配線抵抗である。
【００２５】
すなわち、図１に表したように、半導体記憶装置５１０においては、配線抵抗が低い低抵抗配線Ｌ１と、配線抵抗が低抵抗配線Ｌ１よりも高い高抵抗配線Ｌ２とが、Ｙ軸方向に、交互に並んで配置されている。
【００２６】
このように、半導体記憶装置５１０は、第１領域ＲＧ１に設けられ、Ｘ軸方向に延在する複数の第１配線ＬＬ１（第１領域ＲＧ１の低抵抗配線Ｌ１）と、第１領域ＲＧ１に設けられ、第１配線ＬＬ１どうしのそれぞれ間においてＸ軸方向に延在し、第１配線ＬＬ１よりも電気抵抗が高い第２配線ＬＬ２（第１領域ＲＧ１の高抵抗配線Ｌ２）と、第１領域ＲＧ１に対してＸ軸方向において隣接する第２領域ＲＧ２に設けられ、第１配線ＬＬ１のＸ軸方向における延長線上においてＸ軸方向に延在する複数の第３配線ＬＬ３（第２領域ＲＧ１の低抵抗配線Ｌ１）と、第２領域ＲＧ２に設けられ、第２配線ＬＬ２のＸ軸方向における延長線上においてＸ軸方向に延在し、第３配線ＬＬ３よりも電気抵抗が高い第４配線ＬＬ４（第２領域ＲＧ２の高抵抗配線Ｌ２）と、を備え、第１〜第４配線ＬＬ１〜ＬＬ４のそれぞれは、複数のメモリセルを有する複数のメモリセルユニット４の一端にそれぞれ接続されている。また、複数の第１配線ＬＬ１と複数の第２配線ＬＬ２とが、Ｙ軸方向において交互に並ぶ。また、複数の第３配線ＬＬ３と複数の第４配線ＬＬ４とが、Ｙ軸方向において交互に並ぶ。
【００２７】
第２配線ＬＬ２のＹ軸方向に沿った幅、及び、Ｚ軸方向に沿った厚さ、の少なくともいずれかは、第１配線ＬＬ１よりも小さい。また、第４配線ＬＬ４のＹ軸方向に沿った幅、及び、Ｚ軸方向に沿った厚さ、の少なくともいずれかは、第３配線ＬＬ３よりも小さい。
【００２８】
第４配線ＬＬ４のいずれかは、第１領域ＲＧ１と第２領域ＲＧ２との間で第１配線ＬＬ１のいずれかと電気的に接続され、第３配線ＬＬ３のいずれかは、第１領域ＲＧ１と第２領域ＲＧ２との間で第２配線ＬＬ２のいずれかと電気的に接続されている。
【００２９】
すなわち、本実施形態に係る半導体記憶装置５１０は、第１メモリセルブロック１ａと、第１メモセルブロック１ａに対してＸ軸方向において隣接する第２メモリセルブロック１ｂと、第１メモリセルブロック１ａと第２メモリセルブロック１ｂとの間に設けられたデータ転送線つなぎ替え部１００（配線つなぎ替え部）と、を備える。
【００３０】
第１メモリセルブロック１ａは、それぞれが複数のメモリセルを有する複数の第１セルユニットＵ１と、それぞれが複数のメモリセルを有する複数の第２セルユニットＵ２と、複数の第１配線ＬＬ１と、複数の第２配線ＬＬ２と、を有する。
複数の第１配線ＬＬ１のそれぞれは、Ｘ軸方向に延在し、第１セルユニットＵ１のそれぞれの一端に接続される。
複数の第２配線ＬＬ２のそれぞれは、第１配線ＬＬ１どうしのそれぞれ間においてＸ軸方向に延在し、第１配線ＬＬ１よりも電気抵抗が高く、第２セルユニットＵ２のそれぞれの一端に接続される。
【００３１】
第２メモリセルブロック１ｂは、それぞれが複数のメモリセルを有する複数の第３セルユニットＵ３と、それぞれが複数のメモリセルを有する複数の第４セルユニットＵ４と、複数の第３配線ＬＬ３と、複数の第４配線ＬＬ４と、を有する。
複数の第３配線ＬＬ３のそれぞれは、第１配線ＬＬ１のＸ軸方向における延長線上においてＸ軸方向に延在し、第３セルユニットＵ３のそれぞれの一端に接続される。
複数の第４配線ＬＬ４のそれぞれは、第２配線ＬＬ２のＸ軸方向における延長線上においてＸ軸方向に延在し、第３配線ＬＬ３よりも電気抵抗が高く、第４セルユニットＵ４のそれぞれの一端に接続される。
【００３２】
そして、データ転送線つなぎ替え部１００は、第４配線ＬＬ４のいずれかと第１配線ＬＬ１のいずれかとを電気的に接続し、第３配線ＬＬ３のいずれかと第２配線ＬＬ２のいずれかとを電気的に接続する。
【００３３】
なお、上記の複数のメモリセルＭＣはＸ軸方向に沿って並べられる。上記の複数の第１〜第４セルユニットＵ１〜Ｕ４のそれぞれは、Ｘ軸方向に延在する。上記の複数の第１及び第２セルユニットＵ１及びＵ２は、Ｙ軸方向に沿って交互に並ぶ。上記の複数の第３及び第４セルユニットＵ３及びＵ４は、Ｙ軸方向に沿って交互に並ぶ。
【００３４】
なお、第１セルユニットＵ１の１つであり、第１データ転送線ＤＬ１に接続されているのが、第１メモリセルユニットＭＣＵ１である。第２セルユニットＵ２の１つであり、第２データ転送線ＤＬ２に接続されているのが、第２メモリセルユニットＭＣＵ２である。第３セルユニットＵ３の１つであり、第３データ転送線ＤＬ３に接続されているのが、第３メモリセルユニットＭＣＵ３である。第４セルユニットＵ４の１つであり、第４データ転送線ＤＬ４に接続されているのが、第４メモリセルユニットＭＣＵ４である。第３セルユニットＵ３の１つであり、後述する第５データ転送線ＤＬ５に接続されているのが、第５メモリセルユニットＭＣＵ５である。第２セルユニットＵ２の１つであり、後述する第６データ転送線ＤＬ６に接続されているのが、第６メモリセルユニットＭＣＵ６である。
【００３５】
例えば、第１領域ＲＧ１において、低抵抗配線Ｌ１とそれに隣接する高抵抗配線Ｌ２との組みのいずれかにおいて、低抵抗配線Ｌ１が第１データ転送線ＤＬ１とされ、高抵抗配線Ｌ２が第２データ転送線ＤＬ２とされる。そして、第２領域ＲＧ２において、低抵抗配線Ｌ１とそれに隣接する高抵抗配線Ｌ２との組みのいずれかにおいて、データ転送線ＤＬ１に隣接する低抵抗配線Ｌ１が第３データ転送線ＤＬ３とされ、データ転送線ＤＬ２に隣接する高抵抗配線Ｌ２が第４データ転送線ＤＬ４とされる。
【００３６】
そして、第１領域ＲＧ１と第２領域ＲＧ２との間のデータ線つなぎ替え部１００（配線つなぎ替え部）において、例えば、第１データ転送線ＤＬ１と第４データ転送線ＤＬ４とが電気的に接続される。
【００３７】
すなわち、第２配線ＬＬ２のうちの１つである第２データ転送線ＤＬ２は、第１配線ＬＬ１の１つである第１データ転送線ＤＬ１とＹ軸方向において隣接し、第３配線ＬＬ３のうちの１つである第３データ転送線ＤＬ３は、第１データ転送線ＤＬ１のＸ軸方向における延長線上に配置され、第４配線ＬＬ４のうちの１つである第４データ転送線ＤＬ４は、第２データ転送線ＤＬ２のＸ軸方向における延長線上に配置され、第４データ転送線ＤＬ４は、第１領域ＲＧ１と第２領域ＲＧ２との間において第１データ転送線ＤＬ１と電気的に接続される。
すなわち、第１データ転送線ＤＬ１と、第１データ転送線ＤＬ１からみて斜め方向に位置する第４データ転送線ＤＬ４と、が電気的に接続される。
【００３８】
本具体例では、第１領域ＲＧ１のデータ転送線のそれぞれが、第２領域ＲＧ２のデータ転送線のそれぞれと、Ｙ軸方向に１本分シフトして接続されている。
【００３９】
ここで、第５データ転送線ＤＬ５は、第４データ転送線ＤＬ４の第３データ転送線ＤＬ３とはＹ軸方向の反対の側において第４データ転送線ＤＬ４に隣接する低抵抗配線Ｌ１とする。また、第６データ転送線ＤＬ６は、第１データ転送線ＤＬ１の第２データ転送線ＤＬ２とはＹ軸方向の反対の側において第１データ転送線ＤＬ１に隣接する高抵抗配線Ｌ２とする。
【００４０】
第２データ転送線ＤＬ２は、第２領域ＲＧ２の第５データ転送線ＤＬ５（第５メモリセルユニットＭＣＵ５の一端と接続されている）と、データ線つなぎ替え部１００において、電気的に接続されている。
そして、第３データ転送線ＤＬ３は、第１領域ＲＧ１の第６データ転送線ＤＬ６（第６メモリセルユニットＭＣＵ６の一端と接続されている）と、データ線つなぎ替え部１００において、電気的に接続されている。
【００４１】
すなわち、第３配線ＬＬ３のうちの別の１つである第５データ転送線ＤＬ５は、第４データ転送線ＤＬ４の第３データ転送線ＤＬ３とはＹ軸方向の反対の側において第４データ転送線ＤＬ４に隣接している。そして、第２配線ＬＬ２のうちの別の１つである第６データ転送線ＤＬ６は、第１データ転送線ＤＬ１の第２データ転送線ＤＬ２とはＹ軸方向の反対の側において第１データ転送線ＤＬ１に隣接している。そして、第２データ転送線ＤＬ２は、第１領域ＲＧ１と第２領域ＲＧ２との間において第５データ転送線ＤＬ５と電気的に接続されつつ、第３データ転送線ＤＬ３は、第１領域ＲＧ１と第２領域ＲＧ２との間において第６データ転送線ＤＬ６と電気的に接続される。
【００４２】
このように、半導体記憶装置５１０は、第１領域ＲＧ１に設けられ、Ｘ軸方向に延在し、複数のメモリセルを有する第１メモリセルユニットＭＣＵ１の一端に接続された第１データ転送線ＤＬ１と、第１領域ＲＧ１に設けられ、Ｘ軸方向に延在し、Ｙ軸方向において第１データ転送線ＤＬ１と隣接し、複数のメモリセルを有する第２メモリセルユニットＭＣＵ２の一端に接続され、第１データ転送線ＤＬ１よりも電気抵抗が高い第２データ転送線ＤＬ２と、第２領域ＲＧ２に設けられ、第１データ転送線ＤＬ１のＸ軸方向における延長線上においてＸ軸方向に延在し、複数のメモリセルを有する第３メモリセルユニットＭＣＵ３の一端に接続された第３データ転送線ＤＬ３と、第２領域ＲＧ２に設けられ、第２データ転送線ＤＬ２のＸ軸方向における延長線上においてＸ軸方向に延在し、複数のメモリセルを有する第４メモリセルユニットＭＣＵ４の一端に接続され、第３データ転送線ＤＬ３よりも電気抵抗が高く、第１領域ＲＧ１と第２領域ＲＧ２との間において第１データ転送線ＤＬ１と電気的に接続された第４データ転送線ＤＬ４と、を備える。
【００４３】
この構成により、第１データ転送線ＤＬ１と第４データ転送線ＤＬ４との連続した配線は、低抵抗配線Ｌ１と高抵抗配線Ｌ２の組み合わせとなる。また、同様に、第２データ転送線ＤＬ２と第５データ転送線ＤＬ５との連続した配線も、低抵抗配線Ｌ１と高抵抗配線Ｌ２の組み合わせとなる。そして、同様に、第３データ転送線ＤＬ３と第６データ転送線ＤＬ６との連続した配線も、低抵抗配線Ｌ１と高抵抗配線Ｌ２の組み合わせとなる。
【００４４】
このように、本実施形態に係る半導体記憶装置５１０においては、データ転送線が低抵抗配線Ｌ１と高抵抗配線Ｌ２との組み合わせで接続されることになり、配線抵抗が均一化され、配線抵抗が高いデータ転送線がなくなる。これにより、配線の電気抵抗の変動を補償でき、配線遅延を抑制することができ、動作特性及び信頼性を向上することができる。
【００４５】
一方、データ転送線つなぎ替え部１００を有していない比較例の半導体記憶装置においては、低抵抗配線Ｌ１は、第１領域ＲＧ１と第２領域ＲＧ２とで、連続して延在し、また、高抵抗配線Ｌ２も、第１領域ＲＧ１と第２領域ＲＧ２とで、連続して延在する。すなわち、例えば、第１データ転送線ＤＬ１と第３データ転送線ＤＬ３とが互いに接続され、第２データ転送線ＤＬ２と第４データ転送線ＤＬ４とが互いに接続される構成に相当する。このため、例えば、高抵抗配線Ｌ２である第２データ転送線ＤＬ２と第４データ転送線ＤＬ４の組み合わせのデータ転送線において、配線遅延が大きくなり、動作特性が劣化し、また、信頼性が劣化する。
【００４６】
これに対し、本実施形態に係る半導体記憶装置５１０においては、データ線つなぎ替え部１００によって低抵抗配線Ｌ１と高抵抗配線Ｌ２とを互いに電気的に接続する構成を採用することで、配線遅延を抑制することができ、動作特性及び信頼性が向上できる。
【００４７】
なお、上記のデータ転送線どうしの接続の構成は一例であり、本発明はこれに限らず、種々の変形が可能である。データ転送線どうしの接続の形態、すなわち、データ線つなぎ替え部１００の構成の具体例については後述する。
【００４８】
以下、本実施形態に係る第１の実施例の半導体記憶装置について説明する。
（第１の実施例）
図２は、第１の実施例の半導体記憶装置の構成を例示するブロック図である。
第１の実施例に係る半導体記憶装置５１１は、ＮＡＮＤ型ＥＥＰＲＯＭである。
図２に表したように半導体記憶装置５１１においては、第１及び第２メモリセルブロック１ａ及び１ｂが設けられている。第１及び第２メモリセルブロック１ａ及び１ｂが設けられる領域が、それぞれ第１及び第２領域ＲＧ１及びＲＧ２となる。第１及び第２メモリセルブロック１ａ及び１ｂには、後述するように、直列に接続された複数の不揮発性のメモリセルを含むメモリセルユニット４が複数設けられる。
【００４９】
半導体記憶装置５１１には、データ制御線ドライバ２、ロウデコーダ３、制御回路４０、Ｖｐｇｍ発生回路４１ａ、Ｖｐａｓｓ発生回路４１ｂ、Ｖｒｅａｄ発生回路４１ｃ、基板電位制御回路４２、入出力バッファ４５、センスアンプ回路４６、アドレスバッファ４７及びカラムデコーダ４８がさらに設けられる。
【００５０】
センスアンプ回路４６は、第１及び第２メモリセルブロック１ａ及び１ｂに設けられるデータ転送線のデータを検出し、書き込みデータを保持する。センスアンプ回路４６は、データラッチを兼ねており、例えばフリップフロップ回路を含む。
【００５１】
センスアンプ回路４６は、入出力データが入出力される入出力バッファ４５に接続される。センスアンプ回路４６から入出力バッファ４５へのデータ転送は、アドレスバッファ４７からアドレス信号４７ａを受けるカラムデコーダ４８の出力によって制御される。また、入出力バッファ４５は、アウトプットドライバーＩ／Ｏに接続されている。
【００５２】
ロウデコーダ３は、第１及び第２メモリセルブロック１ａ及び１ｂに対して、メモリセルの選択を行う。具体的には、ロウデコーダ３は、後述する制御ゲート線、及び、後述する選択ゲート線の制御を行う。
【００５３】
基板電位制御回路４２は、第１及び第２メモリセルブロック１ａ及び１ｂが形成される例えばｐ型基板（またはｐ型ウェル）の電位を制御する。基板電位制御回路４２は、特に消去時に１０Ｖ以上の消去電圧に昇圧が可能であることが望ましい。
【００５４】
Ｖｐｇｍ発生回路４１ａは、第１及び第２メモリセルブロック１ａ及び１ｂの選択されたメモリセルにデータ書き込みを行う際に用いられる書き込み電圧Ｖｐｇｍを発生する。書き込み電圧Ｖｐｇｍは、電源電圧よりも昇圧される。
【００５５】
Ｖｐａｓｓ発生回路４１ｂは、データ書き込み時に非選択のメモリセルに与えられる書き込み用中間電圧Ｖｐａｓｓを発生する。
【００５６】
Ｖｒｅａｄ発生回路４１ｃは、データ読み出し時に非選択のメモリセルに与えられる読み出し用中間電圧Ｖｒｅａｄを発生する。
【００５７】
Ｖｐｇｍ発生回路４１ａ、Ｖｐａｓｓ発生回路４１ｂ及びＶｒｅａｄ発生回路４１ｃは、書き込み、消去及び読み出しの各状態で、必要な電圧出力がデータ制御線ドライバ２に加えられるように、制御回路４０によって制御される。
【００５８】
書き込み電圧Ｖｐｇｍは、例えば、１０Ｖ（ボルト）以上、３０Ｖ以下の電圧である。書き込み用中間電圧Ｖｐａｓｓは、例えば、３Ｖ以上、１５Ｖ以下の電圧である。読み出し用中間電圧Ｖｒｅａｄは、例えば、１Ｖ以上、９Ｖ以下の電圧である。
【００５９】
データ制御線ドライバ２は、ロウデコーダ３の出力に従って、上記の各電圧を、書き込みまたは読み出しが必要なメモリセルの後述する制御ゲートに印加するスイッチ回路である。
【００６０】
図３は、第１の実施例の半導体記憶装置の構成を例示する模式的回路図である。
図３に表したように、半導体記憶装置５１１においては、第１及び第２メモリセルブロック１ａ及び１ｂが設けられる。
【００６１】
第１及び第２メモリセルブロック１ａ及び１ｂは、複数のメモリセルユニット４を有する。複数のメモリセルユニット４のそれぞれに、複数のデータ制御線７が接続されている。
【００６２】
また、メモリセルユニット４の端部のそれぞれには、複数のメモリセルユニット４から１つのメモリセルユニット４を選択してデータ転送線ＢＬ（データ転送線ＢＬ１〜ＢＬ２ｎ＋１）に接続するために、選択トランジスタが配置されている。それぞれの選択トランジスタのゲート電極は、選択ゲート線５及び選択ゲート線６にそれぞれ接続されている。
【００６３】
データ転送線ＢＬは、データ制御線７と互いに直交する方向に伸び、データ制御線７と互いに直交する方向に所定の間隔をおいて配置されている。
メモリセルユニット４に含まれるメモリセルＭＣは、データ転送線ＢＬとデータ制御線７との交点に設けられる。メモリセルＭＣのそれぞれは、独立してデータの書き込み、保持、消去及び読み出しが可能となっている。
【００６４】
メモリセルユニット４は、データ転送線ＢＬの延在方向（Ｘ軸方向）、及び、データ制御線７の延在方向（Ｙ軸方向）に沿って複数設けられる。少なくともＹ軸方向に沿って並べられた複数のメモリセルユニット４が、第１メモリセルブロック１ａに含まれ、少なくともＹ軸方向に沿って並べられた別の複数のメモリセルユニット４が、第２メモリセルブロック１ｂに含まれる。
【００６５】
図３においては、２つのメモリセルブロック（第１及び第２メモリセルブロック１ａ及び１ｂ）が設けられているが、本発明はこれに限らず、メモリセルブロックの数は３つ以上でも良い。なお、メモリセルブロックの数が２ｉ個（ｉは正の整数）であることが、アドレスデコードをする上で望ましい。
【００６６】
複数のメモリセルユニット４が接続されたデータ制御線７（データ制御線ＷＬであり、例えばデータ制御線ＷＬ１１〜ＷＬ１ｂ、データ制御線ＷＬ２１〜ＷＬ２ｂ）の一端には、データ制御線７を駆動するデータ制御線ドライバ２（データ制御線ドライバ２ａ及び２ｂ）が設けられている。データ制御線ドライバ２ａには、データ制御線ＷＬ１１〜ＷＬ１ｂ及び選択ゲート線５が接続され、データ制御線ドライバ２ｂには、データ制御線ＷＬ２１〜ＷＬ２ｂ及び選択ゲート線５が接続されている。
【００６７】
図３に例示したように、Ｘ軸方向において隣接する複数のメモリセルユニット４において、データ制御線ドライバ２の配置を容易にし、１つのメモリセルブロック（例えば第１メモリセルブロック１ａ）のデータ制御線７間のスキューを揃えるために、データ制御線ドライバ２は、２つに分割され、データ制御線ドライバ２ａ及び２ｂとして、メモリセルブロックの両端に設けられている。
【００６８】
データ制御線ドライバ２ａ及び２ｂは、ロウアドレス選択回路３ａ及び３ｂと、それぞれ接続されている。データ制御線ＷＬ１１〜ＷＬ１ｂに接続されたメモリセルＭＣと、データ制御線ＷＬ１１〜ＷＬ１ｂに接続されたメモリセルＭＣとは、それぞれ独立にブロック選択される。
【００６９】
なお、上記においては、データ制御線ドライバ２は、データ制御線ドライバ２ａ及び２ｂとして、図中の左右に振り分けているが、例えば、右側または左側の一方に設けられていても良い。
【００７０】
また、第１メモリセルブロック１ａにおいて、それぞれのメモリセルユニット４の一方の端に、選択ゲート線５（ブロック選択線ＳＧ１１）が設けられ、他方の端に選択ゲート線６（ブロック選択線ＳＧ１２）が設けられている。また、第２メモリセルブロック１ｂにおいて、それぞれのメモリセルユニット４の一方の端に、選択ゲート線５（ブロック選択線ＳＧ２１）が設けられ、他方の端に選択ゲート線６（ブロック選択線ＳＧ２２）が設けられている。選択ゲート線５及び選択ゲート線６は、データ制御線７に対して平行に設けられる。
【００７１】
なお、図３においては、図を判り易くするために省略しているが、メモリセルユニット４とデータ転送線ＢＬ（データ転送線ＢＬ１〜ＢＬ２ｎ）とは、互いに接続されている。具体的には、メモリセルユニット４とデータ転送線ＢＬとは、選択ゲート線５及び６のいずれかの側において、互いに接続される。
【００７２】
データ転送線ＢＬの一端には、センスアンプ回路４６が接続される。本具体例では、センスアンプ回路４６は、メモリセルブロック（第１及び第２メモリセルブロック１ａ及び１ｂ）の中及びその間に埋め込まれるのではなく、データ転送線ＢＬの一端にまとめて配置されている。これにより、メモリセルＭＣのパターン周期性を維持し、センスアンプ回路４６よりも単純な構成の配線やトランジスタパターンをメモリセルブロックに集中して配置できる。これにより、半導体記憶装置５１１内においてメモリセルＭＣの占有率を上昇させることができる。
【００７３】
図４は、第１の実施例の半導体記憶装置の構成を例示する模式図である。
すなわち、同図（ａ）は、半導体記憶装置５１１のメモリセルユニット４の回路を例示する回路図である。同図（ｂ）は、半導体記憶装置５１１のメモリセルユニット４の構成を例示する模式的平面図である。同図（ｂ）においては、メモリセルの構造をわかり易くするために、データ転送線ＢＬよりも下の構造のみを示している。
【００７４】
図５は、第１の実施例の半導体記憶装置の構成を例示する模式的断面図である。
すなわち、図５（ａ）は、図４（ｂ）のＢ−Ｂ’線断面図であり、図５（ｂ）は、図４（ｂ）のＡ−Ａ’線断面図である。
【００７５】
図４（ａ）に表したように、メモリセルユニット４は、複数のメモリセルＭＣ（メモリセルＭ１〜Ｍｂ）を有する。ここで、メモリセルＭＣの数は、ｂ個（ｂは２以上の整数）である。
【００７６】
メモリセルＭＣは、不揮発性のメモリセルである。複数のメモリセルＭＣは直列に接続され、複数のメモリセルＭＣの一端が、選択トランジスタＳ１を介してデータ転送線ＢＬに接続される。複数のメモリセルＭＣの他端が、選択トランジスタＳ２を介して共通ソース線ＳＬに接続される。
複数のメモリセルＭＣのトランジスタは、同一のウェル上に形成されている。
【００７７】
ここで、メモリセルＭＣの数ｂは、例えば、１６、３２、３４、６６、６８、１３０または１３２とすることができる。メモリセルＭＣの数ｂは、ｋを３以上の整数としたとき、２ｋ、２ｋ＋２、または、２ｋ＋４であることが望ましい。例えば、メモリセルＭＣの数が２ｋ＋２または２ｋ＋４の場合は、２本または４本のダミーワード線が設けられることに対応する。
【００７８】
なお、図３に例示したように、１以上の整数であるブロックインデックスｎを用いると、メモリセルＭ１〜Ｍｂの制御電極は、それぞれデータ制御線ＷＬｎ１〜ＷＬｎｂに接続される。
【００７９】
また、データ転送線ＢＬに沿った複数のメモリセルユニット４から１つのメモリセルユニット４を選択してデータ転送線ＢＬに接続するために、選択トランジスタＳ１の制御電極は、ブロック選択線（ブロック選択線ＳＧｎ１または「ＳＳＬ」と記載）に接続される。
また、選択トランジスタＳ２の制御電極は、ブロック選択線（ブロック選択線ＳＧｎ２または「ＧＳＬ」と記載）に接続される。
すなわち、メモリセルユニット４は、ＮＡＮＤ型メモリセルユニットである。
【００８０】
なお、メモリセルユニット４には、選択ゲート線５及び６のいずれか一方が設けられれば良い。選択ゲート線５及び６は、データ制御線７と同じ方向に延在することが、高密度化のためには望ましい。
【００８１】
図４（ｂ）、図５（ａ）及び図５（ｂ）を参照しながら、メモリセルユニット４の構成の例について説明する。
図４（ｂ）、図５（ａ）及び図５（ｂ）に表したように、ｐ型シリコン基板１２１の上にｎ型シリコン領域１２２が設けられ、ｎ型シリコン領域１２２の上にｐ型シリコン領域１２３が設けられる。ｐ型シリコン領域１２３は、素子分離絶縁膜１２４によって複数の領域に分断されている。
【００８２】
ｐ型シリコン領域１２３の上に、トンネルゲート絶縁膜１２５を介して、浮遊ゲート１２６が設けられる。
ｐ型シリコン領域１２３においては、例えば、ボロン不純物濃度が１０１４ｃｍ−３〜１０１９ｃｍ−３の間とされる。トンネルゲート絶縁膜１２５には、例えば、シリコン酸化膜、シリコン酸窒化膜、及び、シリコン窒化膜のいずれか、または、それらを含む積層膜を用いることができる。トンネルゲート絶縁膜１２５の厚さは、例えば、１ｎｍ（ナノメートル）〜２０ｎｍとすることができる。浮遊ゲート１２６には、例えばポリシリコンを用いることができ、浮遊ゲート１２６の厚さは、例えば１０ｎｍ〜５００ｎｍとすることができる。
【００８３】
浮遊ゲート１２６の上に、層間絶縁膜１５０を介して、制御ゲート１２７が設けられる。
【００８４】
層間絶縁膜１５０には、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層膜、シリコン窒化膜／シリコン酸化膜／シリコン窒化膜／シリコン酸化膜／シリコン窒化膜の積層膜、シリコン酸化膜／ＡｌＯｘ膜／シリコン酸化膜の積層膜、シリコン酸化膜／ＨｆＡｌＯｘ膜／シリコン酸化膜の積層膜、シリコン酸化膜／ＨｆＯｘ膜／シリコン酸化膜の積層膜、または、シリコン酸化膜などを用いることができる。層間絶縁膜１５０の厚さは、例えば２ｎｍから３０ｎｍとすることができる。
【００８５】
制御ゲート１２７には、例えばポリシリコン、ＷＳｉ（タングステンシリサイド）、ＣｏＳｉ(コバルトシリサイド)、ＮｉＳｉ(ニッケルシリサイド)、または、タングステンとポリシリコンとの積層膜などを用いることができる。制御ゲート１２７の厚さは、例えば１０ｎｍ〜５００ｎｍとすることができる。制御ゲート１２７は、ゲート配線であり、図３に例示したデータ制御線７並びに選択ゲート線５及び６に相当する。
【００８６】
なお、図５（ａ）に例示したように、素子分離絶縁膜１２４は、それぞれの素子の浮遊ゲート１２６の位置まで設けられるのが、浮遊ゲート１２６と制御ゲート１２７との間のカップリング比を上げるのには望ましい。
【００８７】
図４（ｂ）に例示したように、制御ゲート１２７は、隣接するメモリセルユニット４の間で互いに接続されるように、Ｙ軸方向において、メモリセルブロック（メモリセルブロック１ａ）の境界まで連続している。
【００８８】
これらゲート電極（浮遊ゲート１２６と制御ゲート１２７）のＸ軸方向における側面には、側壁絶縁膜１４３が設けられる。側壁絶縁膜１４３には、例えば、シリコン窒化膜またはシリコン酸化膜を用いることができ、側壁絶縁膜１４３の厚さは、例えば５ｎｍ〜２００ｎｍとすることができる。
【００８９】
これらゲート電極（浮遊ゲート１２６と制御ゲート１２７）の両側のｐ型シリコン領域１２３において、ソース・ドレイン電極となるｎ型拡散層１２８が設けられる。
【００９０】
ｎ型拡散層１２８と、浮遊ゲート１２６と、制御ゲート１２７と、により、浮遊ゲート型不揮発性ＥＥＰＲＯＭセルトランジスタが形成されている。
このセルは、チャネルからトンネルゲート絶縁膜１２５を介してトンネル電流によって浮遊ゲート１２６に注入した電荷をディジタルビットの情報として格納し、その電荷量に応じたＭＯＳＦＥＴのコンダクタンス変化を測定し、情報を読み出す不揮発性半導体メモリである。なお、浮遊ゲート１２６は、例えばシリコン窒化膜などの絶縁膜としても良い。
【００９１】
浮遊ゲート１２６のゲート長（Ｘ軸方向における浮遊ゲート電極１２６の幅）は、例えば０．０１μｍ（マイクロメートル）以上、０．５μｍとすることができる。ソース・ドレイン領域となるｎ型拡散層１２８においては、例えば、リン、砒素及びアンチモンの少なくともいずれかが、表面濃度が１０１７ｃｍ−３〜１０２１ｃｍ−３となるように、ドープされる。ｎ型拡散層１２８の深さは、例えば１０ｎｍ〜５００ｎｍである。
ｎ型拡散層１２８は、隣接するメモリセルＭＣどうしで共有され、ＮＡＮＤ接続が実現されている。
【００９２】
図４（ｂ）及び図５（ｂ）に例示したように、ゲート電極１２７ＳＳＬ及びゲート電極１２７ＧＳＬは、図３に例示した選択ゲート線６及び選択ゲート線５（ブロック選択線）に接続されたゲート電極である。ゲート電極１２７ＳＳＬ及びゲート電極１２７ＧＳＬは、制御ゲート１２７と同層である。
【００９３】
なお、ゲート電極１２７ＳＳＬ及びゲート電極１２７ＧＳＬの部分において、層間絶縁膜１５０を省略し、浮遊ゲート１２６とゲート電極１２７ＳＳＬとを互いに接続し、浮遊ゲート１２６とゲート電極１２７ＧＳＬとを互いに接続し、抵抗を下げても良い。
【００９４】
ゲート電極１２７ＳＳＬ及びゲート電極１２７ＧＳＬのゲート長は、メモリセルＭＣのゲート電極のゲート長よりも長く、例えば、０．０２μｍ以上、１μｍ以下に設定することができる。これにより、ブロック選択時とブロック非選択時との間のオン・オフ比を大きく確保でき、誤書き込みや誤読み出しを防止できる。
【００９５】
また、ｎ型拡散層１２８の１つであるデータ転送線側拡散層１２８ｄは、コンタクト１３９及びコンタクト１３０ｄを介して、データ転送線１３６（データ転送線ＢＬ）と、接続される。
【００９６】
データ転送線１３６には、例えば、Ｃｕ、タングステン、タングステンシリサイド及びアルミニウムなどを用いることができる。
【００９７】
コンタクト１３９は、データ転送線１３６と中間配線層１３３ｄとの間のコンタクトであり、コンタクト１３０ｄは、中間配線層１３３ｄとデータ転送線側拡散層１２８ｄとの間のコンタクトである。
【００９８】
なお、中間配線層１３３ｄは、データ転送線１３６からｎ型拡散層１２８までを接続する上では省略しても良いが、中間配線層１３３ｄを設け、中間配線層１３３ｄを、後述するデータ転送線つなぎ替え部１００の一部として使用することで、導電層の数の増加を防ぐことができる。
【００９９】
また、ｎ型拡散層１２８の１つであるソース線側拡散層１２８ｓは、コンタクト１３０ｓを介して、共通ソース線ＳＬとなる中間配線層１３３と接続される。共通ソース線ＳＬは、隣接するメモリセルブロック（例えば第１及び第２メモリセルブロック１ａ及び１ｂ）で接続されるように、Ｘ軸方向に連続して設けられる。
【０１００】
なお、ｎ型拡散層１２８をＸ軸方向に沿って隣接するメモリセルブロックどうしの境界まで延在させ、これをソース線（共通ソース線ＳＬ）としても良い。
【０１０１】
上記のコンタクト（コンタクト１３９、コンタクト１３０ｄ及びコンタクト１３０ｓ）には、例えば、ｎ型またはｐ型にドープされたポリシリコン、タングステン、タングステンシリサイド、Ｃｕ、Ａｌ、ＴｉＮ及びＴｉなどを用いることができる。コンタクトは、これらの材料をコンタクトホールに埋め込んだ導電体領域とすることができる。
【０１０２】
中間配線層１３３ｄ及び中間配線層１３３には、例えば、ｎ型またはｐ型にドープされたポリシリコン、タングステン、タングステンシリサイド、Ｃｕ、Ａｌ、ＴｉＮ及びＴｉなどを用いることができる。
【０１０３】
データ転送線１３６は、隣接するメモリセルブロック（例えば第１及び第２メモリセルブロック１ａ及び１ｂ）で接続されるように、Ｘ軸方向に連続して設けられる。
【０１０４】
なお、図４（ｂ）に例示したように、Ｘ軸方向に隣接したメモリセルユニット４どうしの間で、ソース線コンタクトＳＬＣ及びデータ転送線コンタクトＢＬＣのいずれかが形成されている。ソース線コンタクトＳＬＣ及びデータ転送線コンタクトＢＬＣは、Ｘ軸方向に隣接したメモリセルユニット４どうしの間で共有されていることが、半導体記憶装置５１１の面積縮小のために望ましい。
【０１０５】
また、共通ソース線ＳＬ及びデータ転送線１３６と、メモリセルＭＣのトランジスタと、の間には、例えばＳｉＯ２からなる層間絶縁膜１６８が設けられる。
さらに、図示はしていないが、データ転送線１３６の上部には、データ制御線ＷＬと同方向に形成された、例えば、タングステン、タングステンシリサイド及びアルミニウムなどによる配線が、例えば、ＳｉＯ２やＳｉＮからなる層間絶縁膜１３７上に設けられる。
【０１０６】
図６は、第１の実施例の半導体記憶装置の構成を例示する模式的平面図である。
すなわち、同図は、第１の実施例の半導体記憶装置５１１に設けられるデータ転送線つなぎ替え部１００の構成を例示している。
図７は、第１の実施例の半導体記憶装置の構成を例示する模式的断面図である。
すなわち、図７（ａ）は、図６のＡ−Ａ’線断面図であり、図７（ｂ）は、図６のＢ−Ｂ’線断面図である。
【０１０７】
図６、図７（ａ）及び図７（ｂ）に表したように、データ転送線つなぎ替え部１００においては、第１つなぎ替え配線２３３、第２つなぎ替え配線２２７、第１つなぎ替えコンタクト２３９及び第２つなぎ替えコンタクト２３０が設けられる。
【０１０８】
第１つなぎ替え配線２３３には、例えば、既に説明した中間配線層１３３及び１３３ｄと同じ材料が用いられ、第１つなぎ替え配線２３３は、中間配線層１３３及び１３３ｄと同層の配線である。第１つなぎ替え配線２３３は、例えば、溝中に、ＴａＮ、ＴｉＮ、ＴａＷ及びＴｉなどのバリアメタルを介して導電材料が埋め込まれて形成される。第１つなぎ替え配線２３３には、膜厚が３０ｎｍ〜３００ｎｍのタングステン、Ｃｕ、Ａｌ、ＡｌＣｕなどを用いることができる。
【０１０９】
第２つなぎ替え配線２２７には、例えば、制御ゲート１２７と同じ材料が用いられ、第２つなぎ替え配線２２７は、制御ゲート１２７と同層の配線である。この構成の第２つなぎ替え配線２２７により、素子分離絶縁膜１２４が隣接して配置される方向において、データ転送線のつなぎ替えが実現される。
【０１１０】
第１つなぎ替えコンタクト２３９は、データ転送線１３６と第１つなぎ替え配線２３３との間を電気的に接続する。第１つなぎ替えコンタクト２３９も、例えば、溝中に、ＴａＮ、ＴｉＮ、ＴａＷ及びＴｉなどのバリアメタルを介して導電材料が埋め込まれて形成される。
【０１１１】
第２つなぎ替えコンタクト２３０は、第１つなぎ替え配線２３３と第２つなぎ替え配線２２７との間を電気的に接続する。
【０１１２】
なお、データ転送線１３６も、例えば、溝中に、ＴａＮ、ＴｉＮ、ＴａＷ及びＴｉなどのバリアメタルを介して導電材料が埋め込まれて形成されることができる。
【０１１３】
なお、図６では、図をわかり易くするために、データ転送線１３６、第１つなぎ替え配線２３３、第２つなぎ替え配線２２７、第１つなぎ替えコンタクト２３９及び第２つなぎ替えコンタクト２３０のＸ−Ｙ平面上の配置が示されている。
【０１１４】
なお、データ転送線１３６は、第１及び第２メモリセルブロック１ａ及び１ｂから、データ転送線つなぎ替え部１００の領域に延在している。データ転送線１３６は、Ｙ軸方向に交互に隣接した低抵抗配線Ｌ１及び高抵抗配線Ｌ２を有している。データ転送線１３６のピッチｐｙは、低抵抗配線Ｌ１及び高抵抗配線Ｌ２において同じであるが、低抵抗配線Ｌ１及び高抵抗配線Ｌ２の幅は互いに異なることができる（または、低抵抗配線Ｌ１及び高抵抗配線Ｌ２の厚さが互いに異なる）。データ転送線１３６のピッチｐｙは、例えば、２０ｎｍ以上、１００ｎｍ以下である。データ転送線１３６の幅（配線幅）は、例えば、１０ｎｍ以上、５０ｎｍ以下である。例えば、低抵抗配線Ｌ１の幅と、高抵抗配線Ｌ２の幅とは、互いに異なり、低抵抗配線Ｌ１の幅は、例えば、１０ｎｍ以上、５０ｎｍ以下である。
【０１１５】
Ｙ軸方向において互いに隣接する第１つなぎ替えコンタクト２３９は、例えば、データ転送線１３６と同じ最小のピッチｐｙで形成されている。
【０１１６】
なお、本具体例のデータ転送線つなぎ替え部１００においては、３種類の配線接続パターンが用いられているので、図６においては、３種類の配線接続パターンに対応させて、データ転送線１３６をデータ転送線１３６ａ、１３６ｂ、１３６ｃとして表示されている。
【０１１７】
後述するように、データ転送線１３６は、側壁加工により形成される。第１メモリセルブロック１ａから延在しているデータ転送線１３６の低抵抗配線Ｌ１は、第２メモリセルブロック１ｂから延在しているデータ転送線１３６の低抵抗配線Ｌ１と、Ｘ軸方向において同一の延長線上にある。同様に、第１メモリセルブロック１ａから延在しているデータ転送線１３６の高抵抗配線Ｌ２は、第２メモリセルブロック１ｂから延在しているデータ転送線１３６の高抵抗配線Ｌ２と、Ｘ軸方向において同一の延長線上にある。
【０１１８】
なお、データ転送線１３６の幅と第１つなぎ替え配線２３３の幅はほぼ等しいが、データ転送線１３６と第２つなぎ替えコンタクト２３９の余裕を、メモリセルブロック内におけるデータ転送線１３６どうしの間隔以上に確保することも可能である。
【０１１９】
図６に例示したように、第１つなぎ替え配線２３３及び第２つなぎ替え配線２２７は、データ転送線１３６の幅の、例えば２倍以上に緩和された幅を有することができる。これにより、データ転送線１３６よりも安価な低解像度のリソグラフィを用いることができ、より低コストでデータ転送つなぎ替え部１００を形成することができる。
【０１２０】
図６に例示したように、第２つなぎ替えコンタクト２３０は、第１つなぎ替えコンタクト２３９よりも、例えば、１．２倍以上大きい径を有することができる。これにより、第１つなぎ替えコンタクト２３９よりも安価な低解像度のリソグラフィを用いることができ、より低コストでデータ転送つなぎ替え部１００を形成することができる。
【０１２１】
なお、データ転送つなぎ替え部１００においては、データ転送線１３６をＸ−Ｙ平面内で屈曲させて配置する必要がなく、データ転送つなぎ替え部１００の領域内のデータ転送線１３６を、第１及び第２メモリセルブロック１ａ及び１ｂと同様にＹ軸方向に関して稠密に配置することができる。
【０１２２】
なお、データ転送線つなぎ替え部１００において、第１つなぎ替え配線２３３の幅の最小値と、第１つなぎ替え配線２３３どうしの間の間隔の最小値、第２つなぎ替え配線２２７の幅の最小値、及び、第２つなぎ替え配線２２７どうしの間の間隔の最小値は、データ転送線１３６の幅、及び、データ転送線１３６どうしの間の間隔以上に確保できる。
【０１２３】
なお、データ転送線つなぎ替え部１００は、第１及び第２メモリセルブロック１ａ及び１ｂに含まれる配線構造を用いて形成でき、新たな工程を追加することなく形成することができる。
【０１２４】
すなわち、データ転送線つなぎ替え部１００で必要とされる最小配線ピッチは、データ転送線１３６のピッチｐｙである。また、コンタクトの最小幅、及び、コンタクトどうしの間の間隔の最小幅は、データ転送線１３６に直接接続される第１つなぎ替えコンタクト２３９の幅である。これらの値は、第１及び第２メモリセルブロック１ａ及び１ｂに含まれる構造を形成する工程で必要とされている寸法の値であり、従来よりも小さなコンタクトや細い配線を形成する必要はない。よって、従来よりも高解像度のリソグラフィを必要とせず、所望のつなぎ替えを実現することができる。
【０１２５】
すなわち、第１つなぎ替えコンタクト２３９は、例えば、メモリセルＭＣのデータ転送線１３６に接続されるコンタクトと同じ寸法により形成することができ、コンタクトプロセスや配線プロセスを増加させずに、第１つなぎ替えコンタクト２３９を形成することができる。
【０１２６】
本具体例のデータ転送線つなぎ替え部１００は、データ転送線１３６が延在して設けられる配線層と、データ転送線１３６とは異なる層であってデータ転送線１３６の２倍以上太い最小配線幅を有する第１の配線層（第１つなぎ替え配線２３３）及び第２の配線層（第２つなぎ替え配線２２７）の２層と、データ転送線１３６と第１の配線層とを選択的に接続する第１のコンタクト（第１つなぎ替えコンタクト２３９）と、第１のコンタクトよりも１．２倍以上大きい径を有し、第１の配線層と第２の配線層と接続する第１のコンタクト（第２つなぎ替えコンタクト２３０）と、を有する。
【０１２７】
図６に例示したように、第２メモリセルブロック１ｂの側から伸びるデータ転送線１３６が、第１メモリセルブロック１ａの側の、右側に１本ずれたデータ転送線１３６に電気的に接続されている。
【０１２８】
例えば、第２メモリセルブロック１ｂの側のデータ転送線１３６ａが、第１メモリセルブロック１ａの側のデータ転送線１３６ｂと、第１つなぎ替えコンタクト２３９と第１つなぎ替え配線２３３とを介して電気的に接続されている。
【０１２９】
また、第２メモリセルブロック１ｂの側のデータ転送線１３６ｃが、第１メモリセルブロック１ａの側のデータ転送線１３６ｂと、第１つなぎ替えコンタクト２３９と、第１つなぎ替え配線２３３と、第２つなぎ替え配線２２７と、を介して電気的に接続されている。
【０１３０】
また、第２メモリセルブロック１ｂの側のデータ転送線１３６ｂが、第１メモリセルブロック１ａの側のデータ転送線１３６ａと、第１つなぎ替えコンタクト２３９と、第１つなぎ替え配線２３３と、を介して電気的に接続されている。
このような構成により、Ｘ−Ｙ平面内において斜めの位置に互いに配置される、第１及び第２メモリセルブロック１ａ及び１ｂのデータ転送線１３６どうしを、電気的に接続することができる。
【０１３１】
なお、図３及び図６に例示した構成を、例えばＸ軸方向を中心にして鏡面反転した構成を用いても良い。
【０１３２】
なお、本具体例では、Ｘ−Ｙ平面内において斜めの位置に互いに配置されるデータ転送線１３６どうしを、Ｙ軸方向に沿って１本分シフトさせて電気的に接続するが、本発明はこれに限らない。すなわち、第１メモリセルブロック１ａの低抵抗配線Ｌ１と、第２メモリセルブロック１ｂの高抵抗配線Ｌ２と、が電気的に接続され、第１メモリセルブロック１ａの高抵抗配線Ｌ２と、第２メモリセルブロック１ｂの低抵抗配線Ｌ１と、が電気的に接続されれば良い。
【０１３３】
例えば、第１メモリセルブロック１ａのデータ転送線１３６と、第２メモリセルブロック１ｂのデータ転送線１３６と、を、Ｙ軸方向に沿って奇数本分シフトさせて電気的に接続しても良い。なお、３本、５本などのように３本以上の奇数本のつなぎ替えの構成とする場合は、例えば、１本のつなぎ替えを３回、５回などのように繰り返せば良いので、例えば、第１つなぎ替え配線２３３及び第２つなぎ替え配線２２７のパターンを調整することにより、半導体記憶装置５１１と同じ層数及びコンタクト層数で、データ転送線つなぎ替え部１００を実現できる。
【０１３４】
ここで、つなぎ替えのシフトの本数に従ってデータ転送線１３６の数が増加する。そのため、半導体記憶装置５１１のように、１本のシフトのつなぎ替えの構成にすることにより、データ転送線１３６の数の増加を最小限にすることができ、半導体記憶装置の面積の増大を抑制できる。
【０１３５】
データ転送線つなぎ替え部１００は、外部信号入力が必要なくデータ転送線１３６をつなぎかえることができる。よって、追加する回路は不要で、より回路面積を小さくできる。さらに、データ転送線つなぎ替え部１００は、データ転送線１３６を導電体によって電気的に接続しており、半導体基板を介しない構造となっている。このため、配線間の電圧が正負に振れても、半導体基板にリーク電流が流れることがない。これにより、データ転送線１３６の電位の変化や電流の変化を小さく保ちつつ、データ転送線１３６の電位を、第１及び第２メモリセルブロック１ａ及び１ｂどうし間で伝達することが可能である。
【０１３６】
なお、半導体記憶装置５１１において、第１メモリセルブロック１ａに属するメモリセルユニット４に含まれるメモリセルＭＣの数と、第２メモリセルブロック１ｂに属するメモリセルユニット４に含まれるメモリセルＭＣの数と、を、ほぼ等しくすることが望ましい。また、第１メモリセルブロック１ａに属するデータ転送線１３６のＸ軸方向に沿った長さと、第２メモリセルブロック１ｂに属するデータ転送線１３６のＸ軸方向に沿った長さと、を、ほぼ等しくすることが望ましい。この構成により、低抵抗配線Ｌ１と高抵抗配線Ｌ２とが交互に配設される構成（例えば、側壁加工によってリソグラフィの倍の密度で配線を形成する構成）において、配線遅延を抑制して動作特性及び信頼性を向上させる効果が、特に効果的に発揮される。
【０１３７】
以下、データ転送線１３６の形成方法の例について説明する。
図８及び図９は、第１の実施例の半導体記憶装置のデータ転送線の作製方法を例示する工程順模式的断面図である。
図８（ａ）に表したように、基膜４０１の主面上に層間膜４０２が形成され、層間膜４０２の上に絶縁膜４０３が形成されている。基膜４０１は、例えば、作製するデータ転送線１３６よりも下層の基体の表面の膜である。
【０１３８】
絶縁膜４０３には、シリコン酸化膜、シリコン酸窒化膜及びＳｉＯＮ膜などを用いることができる。層間膜４０２には、例えば、シリコン窒化膜、ＳｉＣＮ膜及びＳｉＯＮ膜などを用いることができる。基膜４０１には、層間膜４０２とは異なる材料が用いられ、基膜４０１には、例えば、シリコン酸化膜、シリコン酸窒化膜及びＳｉＯＮ膜などが用いられる。
【０１３９】
絶縁膜４０３の主面の上に、芯材４０４となる芯材膜を形成した後、芯材膜の上に、リソグラフィにより、データ転送線１３６のピッチｐｙの倍のピッチでレジストを形成する。このレジストのピッチは、例えば、リソグラフィの加工精度の最小ピッチとされる。このレジストは、例えば、幅が３０ｎｍ〜２００ｎｍの範囲の配線幅とされる。このレジストをマスクにして、芯材膜をパターニングし、芯材４０４を形成する。芯材４０４には、シリコン酸化膜またはシリコン窒化膜、アモルファスシリコン膜、および、カーボン膜を用いることができる。
【０１４０】
芯材４０４は、データ転送線１３６の想定ピッチの半分になるように、幅を狭めて形成される。この際、レジストの幅のばらつきによって、データ転送線１３６の想定ピッチの半分よりも若干太く芯材４０４が形成されているとする。データ転送線１３６の想定ピッチは、例えば、１０ｎｍ〜１００ｎｍの間の値である。
【０１４１】
図８（ｂ）に表したように、この芯材４０４の上面及び側面を覆うように側壁膜４０５を形成する。側壁膜４０５には、芯材４０４とは異なる材料が用いられる。側壁膜４０５には、例えば、シリコンやＡｌ２Ｏ３などを用いることができる。また、芯材４０４と異なる膜であれば、側壁膜４０５として、シリコン酸化膜またはシリコン窒化膜、アモルファスシリコン膜、および、カーボン膜を用いることができる。側壁膜４０５のＹ軸方向に沿った厚さが、データ転送線１３６の想定ピッチの約半分の長さになるようにする。
【０１４２】
そして、異方性エッチングを行い、絶縁膜４０３の一部を露出させる。これにより、芯材４０４の側壁に側壁膜４０５が形成される。
【０１４３】
その後、図８（ｃ）に表したように、芯材４０４を除去する。芯材４０４の除去には、例えば、フッ酸系エッチャントやＲＩＥ（Reactive Ion Etching）によるエッチングを用いることができる。
【０１４４】
図９（ａ）に表したように、側壁膜４０５をマスクとして、絶縁膜４０３及び層間膜４０２をエッチングする。このエッチングには、異方性エッチングを用いる。この際、基膜４０１としては、層間膜４０２とは異なる材料（層間膜４０２よりもエッチングレートが低い材料）が用いられており、層間膜４０２と基膜４０１との間の界面で、エッチングを停止させることができる。
【０１４５】
図９（ｂ）に表したように、マスクとして使用された側壁膜４０５を除去し、露出した基膜４０１の上面、層間膜４０２の側面、並びに、絶縁膜４０３の上面及び側面に、バリアメタル４０６を形成する。バリアメタル４０６には、例えば、ＴａＮ、ＴａＷ、Ｔｉ、及びＴｉＮなどを用いることができる。バリアメタル４０６の厚さは、例えば、１ｎｍ〜１０ｎｍとすることができる。
【０１４６】
その後、溝を埋め込むように、バリアメタル４０６の上に金属膜４０７を形成し、例えば、ＣＭＰ（Chemical Mechanical Polishing）によって、平坦化する。なお、金属膜４
０７には、バリアメタル４０６よりも低抵抗の材料が用いられ、金属膜４０７には、例えば、Ｃｕ、ＡｌやＷを用いることができる。この溝に埋め込まれた金属膜４０７（バリアメタル４０６を含む）が、データ転送線１３６となる。なお、データ転送線１３６は、いわゆる埋め込み配線となり、データ転送線１３６の断面形状は逆テーパー形状となっている。
【０１４７】
図９（ａ）に表したように、層間膜４０２及び絶縁膜４０３に形成された溝の幅は、レジストの寸法のばらつきと、側壁膜４０５の膜厚のばらつきの２倍と、の両方により、変動する。このため、広い幅の溝と、狭い幅の溝と、が交互に並んで形成される。
このため、図９（ｃ）に表したように、広い幅のデータ転送線１３６と、狭い幅のデータ転送線１３６と、が交互に並ぶことになる。
【０１４８】
さらに、図９（ｃ）に表したように、マイクロローディング効果より、広い溝は深い溝となり、狭い溝は浅い溝となる。このため、広い幅のデータ転送線１３６においては膜厚が厚く、狭い幅のデータ転送線１３６においては膜厚が薄くなる。
【０１４９】
また、幅が狭く浅いデータ転送線１３６ほど、それに含まれる金属の結晶粒径は小さくなる傾向があり、これにより、金属の結晶粒界、及び、金属膜４０７とバリアメタル４０６との間の境界抵抗が増加する。この効果によって、金属膜４０７の断面積の差異による抵抗の差異よりもさらに抵抗に差異が拡大する。
【０１５０】
このように、側壁加工におけるばらつきによって、データ転送線１３６の幅及び厚さが変動し、さらに、結晶粒径の変動による効果も加わり、データ転送線１３６において交互に繰り返される低抵抗と高抵抗とにおける抵抗値の差はさらに大きくなる。
【０１５１】
なお、図９（ｃ）に表したように、データ転送線１３６どうしの間の絶縁膜の幅のばらつき（幅ｓａと幅ｓｂとの差）は、側壁膜４０５の厚さ（Ｙ軸方向に沿った厚さ）のばらつきにより決まる。
また、データ転送線１３６の幅のばらつき（幅ｓｄのばらつき）は、側壁膜４０５の幅（Ｙ軸方向に沿った幅）のばらつきと、芯材４０４の幅（Ｙ軸方向に沿った幅）のばらつきと、の合計のばらつきにより決まる。従って、隣接するデータ転送線１３６どうしの幅の差（幅ｓｃと幅ｓｄとの差）は、隣接する、データ転送線１３６どうしの間の絶縁膜の幅の差（幅ｓａと幅ｓｂとの差）よりも大きい。
【０１５２】
すなわち、図９（ｃ）に表したように、半導体記憶装置５１１においては、第１領域の高抵抗配線Ｌ２（第２配線）は、第１データ転送線ＤＬ１の第２データ転送線ＤＬ２とは反対の側において第１データ転送線ＤＬ１に隣接し、Ｘ軸方向に延在し、複数のメモリセルを有する第６メモリセルユニットＭＣＵ６の一端に接続され、第１データ転送線ＤＬ１よりも電気抵抗が高い第６データ転送線ＤＬ６をさらに有している。
第６データ転送線ＤＬ６の幅は、第２データ転送線ＤＬ２の幅と同じである。そして、第１データ転送線ＤＬ１の幅（幅ｓｃ）と、第２データ転送線ＤＬ２の幅（幅ｓｄ）と、の差の絶対値は、第１データ転送線ＤＬ１と第２データ転送線ＤＬ２のとの間の第１絶縁領域ＲＧＩ１の幅（幅ｓｂ）と、第１データ転送線ＤＬ１と第６データ転送線ＤＬ６のとの間の第２絶縁領域ＲＧＩ２の幅（幅ｓａ）と、の差の絶対値よりも大きい。
【０１５３】
なお、図９（ｃ）に表したように、データ転送線１３６の幅としては、データ転送線１３６の上面（基膜４０１、すなわち、ｐ型シリコン基板１２１とは逆側の面）におけるデータ転送線１３６のＹ軸方向に沿った幅（幅ｓｃ及び幅ｓｄ）とすることができる。
また、データ転送線１３６の厚さは、データ転送線１３６のＺ軸方向に沿った厚さ（厚さｔｃ及び厚さｔｄ）である。
【０１５４】
データ転送線１３６の上面における幅のばらつきよりも、データ転送線１３６どうしの間の絶縁膜の幅のばらつきの方が小さくなる上記の特徴は、データ転送線１３６どうしの間の絶縁膜の耐圧を確保するために有利な構造である。
【０１５５】
本実施形態に係る半導体記憶装置５１０及び第１の実施例に係る半導体記憶装置５１１においては、上記のように側壁加工のばらつきによって、低抵抗配線Ｌ１と高抵抗配線Ｌ２とが形成された場合においても、データ転送線つなぎ替え部１００を設けることで、配線の電気抵抗の変動を補償し、配線遅延を抑制し、動作特性及び信頼性を向上させることができる。
【０１５６】
例えば、第１メモリセルブロック１ａに属する第１データ転送線ＤＬ１の抵抗を第１抵抗Ｒ１とし、第２データ転送線ＤＬ２の抵抗を（Ｒ１＋ΔＲ）とする。ここでΔＲは正の値とする。また、第１データ転送線ＤＬ１と第２データ転送線ＤＬ２とを含む領域の容量を、集中定数に置き換えた容量として第１容量Ｃ１とする。
【０１５７】
一方、第２メモリセルブロック１ｂに属する第３データ転送線ＤＬ３の抵抗を第２抵抗Ｒ２とし、第４データ転送線ＤＬ４の抵抗を（Ｒ２＋ΔＲ）と近似できる。また、第３データ転送線ＤＬ３と第４データ転送線ＤＬ４とを含む領域の容量を、集中定数に置き換えた容量として第２容量Ｃ２とする。Ｘ軸方向の延長線上において互いに隣接するデータ転送線１３６どうしの抵抗の比が、第１抵抗Ｒ１と第２抵抗Ｒ２との比になることから、第２容量Ｃ２は、データ転送線間の容量が支配的な場合、Ｃ１×（Ｒ２／Ｒ１）と近似できる。
【０１５８】
このとき、本実施形態に係る半導体記憶装置５１０及び第１の実施例に係る半導体記憶装置５１１においては、データ転送線つなぎ替え部１００を設けることで、低抵抗配線Ｌ１と高抵抗配線Ｌ２とを互いに電気的に接続することで、抵抗が平均化される。すなわち、センスアンプ回路４６から最も離れた位置にあるメモリセルユニット４までの配線遅延の時定数は、データ転送線つなぎ替え部１００における抵抗の変化が十分小さいとすると、{Ｒ１Ｃ１×（１＋ΔＲ）＋Ｒ２Ｃ２}、または、{Ｒ１Ｃ１＋Ｒ２Ｃ２×（１＋ΔＲ）}となる。
【０１５９】
また、隣接するデータ転送線ＢＬ（データ転送線１３６）どうしの間における時定数の差は、（Ｒ１Ｃ１−Ｒ２Ｃ２）×ΔＲとなる。
【０１６０】
ここで、第１メモリセルブロック１ａと第２メモリセルブロック１ｂとにおける、データ転送線ＢＬの長さをほぼ等しくすると、上記の時定数の差（Ｒ１Ｃ１−Ｒ２Ｃ２）×ΔＲは、ほぼ零にすることができる。
【０１６１】
図１０は、比較例の半導体記憶装置の構成を例示する模式的回路図である。
図１０に表した用に、比較例の半導体記憶装置５１９においては、データ転送線つなぎ替え部１００が設けられていない。すなわち、例えば、図１における第１データ転送線ＤＬ１と第３データ転送線ＤＬ３とが互いに接続され、第２データ転送線ＤＬ２と第４データ転送線ＤＬ４とが互いに接続される。すなわち、Ｘ軸方向において隣接する低抵抗配線Ｌ１どうしが接続され、Ｘ軸方向において隣接する高抵抗配線Ｌ２どうしが接続される。これ以外は、半導体記憶装置５１１と同じなので説明を省略する。
【０１６２】
比較例の半導体記憶装置５１９においては、センスアンプ回路４６から最も離れた位置にあるメモリセルユニット４までの配線遅延の時定数は、高抵抗配線Ｌ２においては、最も大きい場合には、（Ｒ１Ｃ１＋Ｒ２Ｃ２）×（１＋ΔＲ）となり、第１の実施例に係る半導体記憶装置５１１に比べて大きい。
【０１６３】
また、隣接するデータ転送線ＢＬ（データ転送線１３６）どうしの間における時定数の差は、（Ｒ１Ｃ１＋Ｒ２Ｃ２）×ΔＲとなり、第１の実施例に係る半導体記憶装置５１１に比べて大きく、また、零にすることができない。
【０１６４】
このため、半導体記憶装置５１９においては、読み出し速度が低下し、また、読み出しマージンが低下し、また、エレクトロマイグレーションやストレスマイグレーションが生じ易くなり、信頼性を劣化させる。
【０１６５】
すなわち、配線抵抗が大きいデータ転送線ＢＬにおいては、メモリセルＭＣに格納された情報を読み出す際の配線遅延が大きく、読み出し速度が低下する。また、配線抵抗がメモリセルＭＣに直列接続されているので、配線抵抗が上昇するとメモリセルＭＣに流せる電流が減少するため、遮断状態と導通状態のメモリセルＭＣの状態の区別がつきに難くなり、読み出しマージンが低下する。例えば、ＮＡＮＤフラッシュメモリアレイでは、メモリセルＭＣの占有率を上昇させるため、データ転送線ＢＬとして、例えば２ｍｍ以上の長さの配線が使われ、データ転送線ＢＬの端にセンスアンプ回路４６が電気的に接続される。データ転送線ＢＬのセンスアンプ回路４６に近接するメモリセルＭＣと、センスアンプ回路４６から最も遠いメモリセルＭＣと、では、配線の時定数に基づく遅延が生じ、これらメモリセルＭＣを同等の速度で読み出すために、読み出し時間のマージンを拡大する必要がある。
【０１６６】
また、狭い幅のデータ転送線ＢＬにおいて、エレクトロマイグレーションやストレスマイグレーションなどの信頼性低下が生じる可能性がある。
【０１６７】
これに対し、本実施形態に係る半導体記憶装置５１０及び第１実施例に係る半導体記憶装置５１１においては、データ転送線つなぎ替え部１００を設けることで、配線の電気抵抗の変動を補償し、配線遅延を抑制し、動作特性及び信頼性を向上させることができる。
【０１６８】
第１メモリセルブロック１ａのメモリセルユニット４に含まれるメモリセルＭＣの数ＮＡに対する、第２メモリセルブロック１ｂのメモリセルユニット４に含まれるメモリセルＭＣの数ＮＢと、の差を１０％以下にすると、隣接するデータ転送線ＢＬどうしの間における時定数の差を、比較例の半導体記憶装置５１９の時定数の差（Ｒ１Ｃ１＋Ｒ２Ｃ２）×ΔＲの１０％以下に抑えることができ、回路動作上望ましい。
【０１６９】
すなわち、このように設定することで、配線の構造のばらつきによる時定数のばらつきによる変動を１０％以下に抑制することができ、動作ばらつきの小さい回路を実現できる。なお、データ転送線１３６の幅の相対ばらつきは、リソグラフィの寸法ばらつき精度を保証するために、約１０％程度許容する。上記の互いに隣接する配線どうしにおける時定数の相対ばらつきを１０％以下に抑えることにより、時定数のばらつきをデータ転送１３６の幅の相対ばらつきよりも小さくでき、時定数の全体のばらつきを、より小さくすることができる。
【０１７０】
すなわち、第１メモリセルユニットＭＣＵ１に含まれるメモリセルＭＣの数と、第２メモリセルユニットＭＣＵ２に含まれるメモリセルＭＣの数と、は互いに等しく、第３メモリセルユニットＭＣＵ３に含まれるメモリセルＭＣの数と、第４メモリセルユニットＭＣＵ４に含まれるメモリセルユニットＭＣＵ４の数と、は互いに等しく設定されることができる。そして、第１メモリセルユニットＭＣＵ１に含まれるメモリセルＭＣの数をＮＡとし、第３メモリセルユニットＭＣＵ３に含まれるメモリセルＭＣの数をＮＢとしたとき、（ＮＡ−ＮＢ）／（ＮＡ＋ＮＢ）の絶対値は、０．１以下とすることができる。
これにより時定数のばらつきを小さくでき、動作特性をさらに向上できる。
【０１７１】
なお、（ＮＡ−ＮＢ）／（ＮＡ＋ＮＢ）の絶対値は０．０５以下とすることがさらに望ましい。これにより、さらに動作特性を向上できる。
【０１７２】
本実施例の半導体記憶装置５１１によれば、隣接するデータ転送線ＢＬに接続されるメモリセルブロックに含まれるメモリセルＭＣに対して、同時に読み出しや同時に書き込みを行う場合、データ転送線ＢＬどうしの間の遅延時間の差の分、回路動作マージンを縮小しても回路を正常動作させることができ、回路動作を高速化できる。これにより、比較例よりも高速の読み出し及び書き込みが実現できる。
【０１７３】
また、隣接するデータ転送線ＢＬに接続されるセンスアンプ回路４６の動作タイミングを揃えることができ、全体として、遅延特性の揃った、及び、スキューの揃った回路動作を実現することができる。また、データ転送線ＢＬどうしの間での遅延時間のばらつきも小さくすることができ、時定数の違いによるパルス波形の乱れも小さくすることができる。
【０１７４】
また、第１メモリセルブロック１ａ及び第２メモリセルブロック１ｂに含まれるデータ転送線ＢＬの長さ（Ｘ軸方向に沿った長さ）をほぼ等しくした場合、配線遅延を、比較例よりも、（Ｒ１Ｃ１）×ΔＲ以上、縮小することができ、より、配線の充放電にかかる時間を短縮できる。これにより、回路動作マージンを縮小しても回路を正常動作させることができ、回路動作を高速化できる。これにより、比較例よりも高速の読み出し及び書き込みが実現できる。
【０１７５】
本実施例に係る半導体記憶装置５１１においては、例えば、データ転送線ＢＬに流れる電流量の差が、しきい値判定の読み出しに影響を与える場合においても、センスアンプ回路４６から最も遠いメモリセルユニット４までの抵抗の差を縮小でき、しきい値判定が安定できるので、有利である。
【０１７６】
つまり、データ転送線ＢＬの配線つなぎ替えを行わない比較例の場合には、既に説明したように、低抵抗配線Ｌ１の配線抵抗は（Ｒ１＋Ｒ２）であるのに対して、高抵抗配線Ｌ２の配線抵抗は（Ｒ１＋Ｒ２）×（１＋ΔＲ）となる。このように、比較例においては、低抵抗配線Ｌ１と高抵抗配線Ｌ２とで配線抵抗に差が生じ、流れる電流量に差が生じる。
【０１７７】
これに対して、本実施例に係る半導体記憶装置５１１においては、既に説明したように、配線遅延の時定数は、{Ｒ１Ｃ１×（１＋ΔＲ）＋Ｒ２Ｃ２}、または、{Ｒ１Ｃ１＋Ｒ
２Ｃ２×（１＋ΔＲ）}となり、隣接するデータ転送線ＢＬどうしの間における時定数の
差は、（Ｒ１Ｃ１−Ｒ２Ｃ２）×ΔＲとなる。
【０１７８】
そして、第１メモリセルブロック１ａと第２メモリセルブロック１ｂとにおける、データ転送線ＢＬの長さをほぼ等しくすると、上記の時定数の差（Ｒ１Ｃ１−Ｒ２Ｃ２）×ΔＲは、ほぼ零にすることができる。
【０１７９】
これにより、隣接するデータ転送線ＢＬに接続されたメモリセルＭＣに対して同時に読み出し及び書き込みを行う場合に、データ転送線ＢＬどうし間の配線抵抗の差の分だけ回路動作マージンを縮小でき、回路動作を高速化できる。また、配線抵抗の差を小さくすることにより、配線抵抗の差に起因する電流量の差を小さくすることができ、よりしきい値の差をより精度良く検出することができる。これらにより、高速の読み出し及び書き込みを実現できる。
【０１８０】
また、第１及び第２メモリセルブロック１ａ及び１ｂに含まれるデータ転送線ＢＬの長さをほぼ等しくした場合、配線抵抗を、比較例よりも、Ｒ１×ΔＲ以上、縮小することができ、より配線抵抗を削減し、メモリセルＭＣの電流を増大させることができる。
【０１８１】
（第２の実施例）
図１１は、第２の実施例の半導体記憶装置の構成を例示する模式的平面図である。
すなわち、同図は、第１の実施形態に係る第２の実施例の半導体記憶装置５１２に設けられるデータ転送線つなぎ替え部１００の構成を例示している。半導体記憶装置５１２のデータ転送線つなぎ替え部１００以外の構成は、第１の実施例の半導体記憶装置５１１と同様なので説明を省略する。
【０１８２】
図１１に表したように、半導体記憶装置５１２のデータ転送線つなぎ替え部１００の領域ＲＧａにおいては、２つの第１つなぎ替えコンタクト２３９と、１つのコンタクトリソグラフィ補助パターン３３９（実際はコンタクト開口せず）と、が１組みのコクタクトセットとなる。そして、１つのコンタクトセットにおいては、２つの第１つなぎ替えコンタクト２３９と、１つのコンタクトリソグラフィ補助パターン３３９（実際はコンタクト開口せず）と、がＸ−Ｙ平面内で斜めに配置される。このようなコンタクトセットが、Ｙ軸方向に沿って複数繰り返して配置されている。すなわち、２つの第１つなぎ替えコンタクト２３９と、１つのコンタクトリソグラフィ補助パターン３３９（実際はコンタクト開口せず）と、は、Ｙ軸方向に沿って千鳥状（ジグザグ状）に繰り返して配置される。
【０１８３】
コンタクトリソグラフィ補助パターン３３９（実際はコンタクト開口せず）は、コンタクトのＸ−Ｙ平面内における規則性を向上するために配置されたものである。コンタクトリソグラフィ補助パターン３３９（実際はコンタクト開口せず）は、例えば、第１つなぎ替えコンタクト２３９の大きさよりも３ｎｍ〜３０ｎｍの範囲で小さく形成される。その結果、コンタクトリソグラフィ補助パターン３３９（実際はコンタクト開口せず）の一部は、実際にはコンタクト穴が形成されないようにされ、導電層間の電気的な接続を行わないようにする。
【０１８４】
図１１に表したように、第１データ転送線ＤＬ１が、第４データ転送線ＤＬ４と、第１つなぎ替えコンタクト２３９と第１つなぎ替え配線２３３とを介して、電気的に接続されている。
また、例えば、第２データ転送線ＤＬ２が、第５データ転送線ＤＬ５と、第１つなぎ替えコンタクト２３９と、第１つなぎ替え配線２３３と、第２つなぎ替え配線２２７と、を介して、電気的に接続されている。例えば、第３データ転送線ＤＬ３が、第６データ転送線ＤＬ６と、第１つなぎ替えコンタクト２３９と、第１つなぎ替え配線２３３と、第２つなぎ替え配線２２７と、を介して、電気的に接続されている。
これにより、半導体記憶装置５１２においても配線の電気抵抗の変動を補償し、配線遅延を抑制し、動作特性及び信頼性を向上できる。
【０１８５】
なお、メモリセルブロック内におけるデータ転送線ＢＬのコンタクトも、２つの第１つなぎ替えコンタクト２３９と、１つのコンタクトリソグラフィ補助パターン３３９（実際はコンタクト開口せず）と、の３つの組みのコンタクトセットの周期的な配置とすることができる。これにより、メモリセルブロック内と同じリソグラフィの条件で、データ転送線つなぎ替え部１００を形成でき、よりプロセスマージンを広げることができる。
【０１８６】
（第３の実施例）
図１２は、第３の実施例の半導体記憶装置の構成を例示する模式的平面図である。
すなわち、同図は、第１の実施形態に係る第３の実施例の半導体記憶装置５１３に設けられるデータ転送線つなぎ替え部１００の構成を例示している。半導体記憶装置５１３のデータ転送線つなぎ替え部１００以外の構成は、第１の実施例の半導体記憶装置５１１と同様なので説明を省略する。
【０１８７】
図１２に表したように、半導体記憶装置５１３においては、データ転送線１３６の分断位置（データ転送線１３６のＸ軸方向における端部の位置）は、低抵抗配線Ｌ１と高抵抗配線Ｌ２とにおいて、一定である。
【０１８８】
図１２に表したように、例えば、第１データ転送線ＤＬ１が、第４データ転送線ＤＬ４と、第１つなぎ替えコンタクト２３９と、第１つなぎ替え配線２３３と、第２つなぎ替え配線２２７と、を介して、電気的に接続されている。
また、第２データ転送線ＤＬ２が、第５データ転送線ＤＬ５と、第１つなぎ替えコンタクト２３９と第１つなぎ替え配線２３３とを介して、電気的に接続されている。また、第３データ転送線ＤＬ３が、第６データ転送線ＤＬ６と、第１つなぎ替えコンタクト２３９と第１つなぎ替え配線２３３とを介して、電気的に接続されている。
これにより、半導体記憶装置５１３においても配線の電気抵抗の変動を補償し、配線遅延を抑制し、動作特性及び信頼性を向上できる。
【０１８９】
このように、本実施形態に係る半導体記憶装置５１０（及び、第１〜第３の実施例に係る半導体記憶装置５１１〜５１３）によれば、メモリセルＭＣを読み出す際の配線遅延が増大し、読み出し速度が低下する問題を緩和することができる。
【０１９０】
また、センスアンプ回路４６とデータ転送線ＢＬ（データ転送線１３６）がメモリセルユニット４に直列接続される構造においては、配線抵抗が上昇するとメモリセルＭＣに流せる電流が減少するため、遮断状態の場合のセル電流と導通状態の場合のセル電流の差が減少し、メモリセルＭＣの状態の区別がつきにくくなり、読み出しマージンが低下するが、本実施形態によれば、比較例よりもメモリセルＭＣに流せる最小の電流を増大することができ、より読み出しマージンを拡大することができる。
【０１９１】
特に、ＮＡＮＤ型フラッシュメモリにおいては、メモリセルＭＣの占有率を上昇させるために、データ転送線ＢＬとして、例えば２ｍｍ以上の長さの配線が使われ、データ転送線ＢＬの端にセンスアンプ回路４６が電気的に接続される。この構成において、センスアンプ回路４６の近傍においてデータ転送線ＢＬに接続されたメモリセルＭＣと、センスアンプ回路４６からも遠い位置において接続されたメモリセルＭＣでは、データ転送線ＢＬの時定数による遅延が生じる。これらメモリセルＭＣを同等の速度で読み出す場合には、センスアンプ回路４６から遠いメモリセルＭＣにおいても読み出しできるように、余裕をもった読み出しタイミングを確保する必要があるが、本実施形態を適用することで、データ転送線１３６どうしの間の時定数のばらつきを小さくすることができる。これにより、メモリセルＭＣの読み出し時間マージンを従来よりも増大することができる。
【０１９２】
さらに、データ転送線ＢＬで発生する電圧低下量は配線抵抗に比例する。よって、データ転送線ＢＬとなる金属配線の幅が一様に狭いと、金属配線の抵抗が上昇し、配線遅延が上昇する問題やエレクトロマイグレーションやストレスマイグレーションに生じ易くなる。これに対し、本実施形態を適用することで、配線抵抗の上昇に伴うメモリセルＭＣに流せる電流の減少の問題を緩和できるため、読み出しマージンを従来よりも増大することができる。また、金属配線の幅が一様に狭い場合に比べて、金属配線の抵抗が上昇し、配線遅延が上昇する問題やエレクトロマイグレーションやストレスマイグレーションを生じにくくできる。
【０１９３】
なお、本実施形態に係る半導体記憶装置５１０（及び、第１〜第３の実施例に係る半導体記憶装置５１１〜５１３）においては、以下の「特徴Ａ」を有する。
すなわち、第１メモリセルブロック１ａのデータ転送線ＢＬと、第２メモリセルブロック１ｂのデータ転送線ＢＬと、で、相対的な位置（例えばＹ軸方向に沿った位置）は、互いに同じにすることができ、従来から変更する必要がない。
このため、メモリセルＭＣ間の物理／論理アドレス割り当てを奇数ビットだけシフトするだけで良い。すなわち、データ転送線ＢＬへの印加電圧を、第１及び第２メモリセルブロック１ａ及び１ｂで変更する必要がなく、従来と同様の構成をそのまま適用することができる。
また、第１メモリセルブロック１ａのデータ転送線ＢＬと、第２メモリセルブロック１ｂのデータ転送線ＢＬと、における相対関係と、第１メモリセルブロック１ａのメモリセルＭＣと、第２メモリセルブロック１ｂのメモリセルＭＣと、における相対関係と、は、同じ関係になる。隣接するデータ転送線ＢＬの相対関係と、隣接するセルの相対関係と、が互いに同じなので、第１メモリセルブロック１ａと第２メモリセルブロック１ｂとで、メモリセルＭＣどうしの間の昇圧関係やディスターブに対して、パラメータを変える必要がなく、つなぎ替えをする場合としない場合とで、各種の設計パラメータを同等に扱うことができ、設計効率が高いというメリットがある。
【０１９４】
（第２の実施の形態）
図１３は、第２の実施形態に係る半導体記憶装置の構成を例示する模式図である。
図１３に表したように、本実施形態に係る半導体記憶装置５２０においても、低抵抗配線Ｌ１（第１配線ＬＬ１第３配線ＬＬ３）及び高抵抗配線Ｌ２（第２配線ＬＬ２及び第４配線ＬＬ４）が設けられる。すなわち、半導体記憶装置５２０も、第１〜第４データ転送線ＤＬ１〜ＤＬ４を備える。そして、半導体記憶装置５２０においては、第１〜第４データ転送線ＤＬ１〜ＤＬ４のつなぎ替えの構成が、半導体記憶装置５１０と異なる。それ以外は、半導体記憶装置５１０と同様なので説明を省略する。
【０１９５】
半導体記憶装置５２０においては、第４データ転送線ＤＬ４が、第１データ転送線ＤＬ１と電気的に接続されつつ、第３データ転送線ＤＬ３は、第１領域ＲＧ１（第１メモリセルブロック１ａ）と第２領域ＲＧ２（第２メモリセルブロック１ｂ）との間において、第２データ転送線ＤＬ２と電気的に接続されている。
【０１９６】
この構成によっても、第１領域ＲＧ１の低抵抗配線Ｌ１と、第２領域ＲＧ２の高抵抗配線Ｌ２と、が互いに接続され、第１領域ＲＧ１の高抵抗配線Ｌ２と、第２領域ＲＧ２の低抵抗配線Ｌ１と、が互いに接続されることで、配線抵抗を均一化することができる。
【０１９７】
これにより、第１の実施形態に関して説明した効果が同様に得られる。すなわち、配線の電気抵抗の変動を補償し、配線遅延を抑制し、動作特性及び信頼性を向上させることができる。
【０１９８】
第２の実施形態に係る半導体記憶装置５２０においては、第１の実施形態に関して説明した「特徴Ａ」を除いて、第１の実施形態と同様な効果を発揮する。さらに、本実施形態に係る半導体記憶装置５２０においては、第１の実施形態に比べて、データ転送線ＢＬのつなぎ替えのために、データ転送線ＢＬを奇数本（奇数本×メモリセルブロックの数）だけ追加することなしに、データ転送線ＢＬのつなぎ替えを行うことができる。これにより、回路面積をより小さくすることができる。
【０１９９】
（第４の実施例）
図１４は、第４の実施例の半導体記憶装置の構成を例示する模式的回路図である。
図１４に表したように、第２の実施形態の第４の実施例に係る半導体記憶装置５２４においては、第１の実施例に係る半導体記憶装置５１１に対して、データ転送線つなぎ替え部１００の構成が異なっている他は、半導体記憶装置５１１と同様である。
すなわち、半導体記憶装置５２４においては、第１及び第２メモリセルブロック１ａ及び１ｂと、で２本ずつクロスするように、データ転送線ＢＬがつなぎ替えられる。
【０２００】
図１５は、第４の実施例の半導体記憶装置の構成を例示する模式的平面図である。
すなわち、同図は、第４の実施例の半導体記憶装置５２４に設けられるデータ転送線つなぎ替え部１００の構成を例示している。
図１５に表したように、半導体記憶装置５２４においては、例えば、第１データ転送線ＤＬ１が、第４データ転送線ＤＬ４と、第１つなぎ替えコンタクト２３９と第１つなぎ替え配線２３３とを介して、電気的に接続されている。
また、第２データ転送線ＤＬ２が、第３データ転送線ＤＬ３と、第１つなぎ替えコンタクト２３９と、第１つなぎ替え配線２３３と、第２つなぎ替え配線２２７と、を介して、電気的に接続されている。
これにより、半導体記憶装置５２４においても配線の電気抵抗の変動を補償し、配線遅延を抑制し、動作特性及び信頼性を向上できる。
【０２０１】
なお、上記の第１及び第２の実施形態に係るいずれかの半導体記憶装置において、素子分離絶縁膜１２４、層間絶縁膜１５０及び層間絶縁膜１６８の形成方法は、例えば、シリコンをシリコン酸化膜やシリコン窒化膜に変換する方法の他、例えば、堆積したシリコン膜に酸素イオンを注入する方法や、堆積したシリコン膜を酸化する方法を用いることができる。
【０２０２】
また、上記の具体例では、浮遊ゲート１２６として、多結晶シリコンからなる導電性の膜を用いたが、浮遊ゲート１２６として、絶縁性の電荷蓄積層を用いることもできる。電荷蓄積層は、例えば、ＳＩＮ、ＳｉＯＮ、ＴｉＯ２、Ａｌ２Ｏ３、タンタル酸化膜、チタン酸ストロンチウム、チタン酸バリウム及びチタン酸ジルコニウム鉛よりなる群から選択されたいずれかの単層膜、または、その群から選択されたいずれか２つ以上を含む積層膜を用いることができる。
【０２０３】
また、上記の具体例では、半導体記憶装置が形成される半導体基板としてｐ型シリコン基板１２１を用いたが、半導体基板として、ＳＯＩ（Silicon On Insulator）を含むｐ型ＳＯＩ基板、並びに、ＳｉＧｅ混晶、ＳｉＧｅＣ混晶などのシリコンを含むｐ型単結晶半導体層を含む基板を用いることができる。
【０２０４】
また、上記の具体例では、ｐ型シリコン領域１２３の上にｎ型ＦＥＴが形成される構成について説明したが、ｎ型シリコン領域の上にｐ型ＦＥＴが形成される構成でも良い。この場合には、上記の「ｎ型」を「ｐ型」に読み替え、上記の「ｐ型」を「ｎ型」に読み替え、ドーピング不純物種のＡｓ、Ｐ及びＳｂを、Ｉｎ及びＢのいずれかに読み替えれば良い。
【０２０５】
また、浮遊ゲート１２６及び制御ゲート１２７には、Ｓi半導体、ＳｉＧｅ混晶及びＳ
ｉＧｅＣ混晶のいずれかを用いることができ、また、これらの多結晶を用いても良く、また、これらを含む積層膜を用いることもできる。浮遊ゲート１２６及び制御ゲート１２７には、アモルファスＳｉ、アモルファスＳｉＧｅ混晶及びアモルファスＳｉＧｅＣ混晶のいずれかを用いることができ、また、これらのいずれかを含む積層膜を用いても良い。
【０２０６】
また、制御ゲート１２７の上に、堆積法によって形成する金属裏打ち層を設けても良く、また、例えば、Ｔｉ、Ｃｏ、Ｎｉ、Ｍｏ、Ｐｄ及びＰｔよりなる群から選択された少なくともいずれかと制御ゲート１２７とを反応させたシリサイド層を形成し、これを金属裏打ち層としても良い。
【０２０７】
また、上記のメモリセルＭＣとしては、「０」及び「１」の２値の半導体メモリセルトランジスタを用いても良く、また、３値以上の多値を記憶する半導体メモリセルトランジスタを用いても良い。多値の半導体メモリセルトランジスタを用いる場合には、複数のしきい値間の間隔が狭く、隣接メモリセルとの容量結合によるしきい値増加や、誤書き込みが問題となり易いので、本実施形態を適用することで、より大きな効果を得ることができる。なお、１つのメモリセルＭＣに記憶するしきい値としては、２ｎ値（ｎは正の整数）となることが、情報データのデコードが簡略化され望ましい。
【０２０８】
また、上記の具体例では、センスアンプ回路４６が、第２メモリセルブロック１ｂの側に設けられているが、センスアンプ回路４６は、第１メモリセルブロック１ａの側と、第２メモリセルブロック１ｂの側と、の両方にその機能を分散させて設けても良い。
【０２０９】
（第３の実施形態）
図１６は、第３の実施形態に係る半導体記憶装置の構成を例示するブロック図である。
【０２１０】
第３の実施形態に係る半導体記憶装置５３０もＮＡＮＤ型ＥＥＰＲＯＭを例にして説明する。
図１６に表したように半導体記憶装置５３０には、メモリセルアレイ１が設けられている。メモリセルアレイ１には、第１及び第２メモリセルブロック１ａ及び１ｂが設けられている。第１及び第２メモリセルブロック１ａ及び１ｂが設けられる領域が、それぞれ第１及び第２領域ＲＧ１及びＲＧ２となる。第１及び第２メモリセルブロック１ａ及び１ｂには、後述するように、直列に接続された複数の不揮発性のメモリセルを含むメモリセルユニット４が複数設けられる。
【０２１１】
半導体記憶装置５３０には、データ制御線ドライバ２、ロウデコーダ３、制御回路４０、Ｖｐｇｍ発生回路４１ａ、Ｖｐａｓｓ発生回路４１ｂ、Ｖｒｅａｄ発生回路４１ｃ、基板電位制御回路４２、入出力バッファ４５、センスアンプ回路４６１（第１センスアンプ回路）、センスアンプ回路４６２（第２センスアンプ回路）、アドレスバッファ４７、カラムデコーダ４８１、カラムデコーダ４８２、データ切り替え回路４４７がさらに設けられる。
【０２１２】
センスアンプ回路４６１、センスアンプ回路４６２は、メモリセルアレイ１に設けられたデータ転送線からのデータを検出し、あるいは書き込みデータを保持する。センスアンプ回路４６１、センスアンプ回路４６２は、データラッチを兼ねており、例えばフリップフロップ回路を含む。センスアンプ回路４６１と、センスアンプ回路４６２とは、メモリセルアレイ１を挟んで対峙するようにして設けられている。
本実施の形態においては、センスアンプ回路４６１と制御回路４０、センスアンプ回路４６２と制御回路４０とがそれぞれ接続されている。そして、センスアンプ回路４６１およびセンスアンプ回路４６２からの出力の順番を制御回路４０によって制御するようになっている。
【０２１３】
さらに、センスアンプ回路４６１とデータ切り替え回路４４７、センスアンプ回路４６２とデータ切り替え回路４４７とがそれぞれ接続されている。また、データ切り替え回路４４７と入出力データが入出力される入出力バッファ４５とが接続されている。
データ切り替え回路４４７は、センスアンプ回路４６１とセンスアンプ回路４６２との入出力を切り替える。データ切り替え回路４４７は、切り替え制御回路を有し、アドレス情報が入力される。
【０２１４】
また、センスアンプ回路４６１のアドレスを指定するためのカラムデコーダ４８１、センスアンプ回路４６２のアドレスを指定するためのカラムデコーダ４８２が設けられている。これらは、カラムデコーダによりアドレス指定されたカラムを選択し、データの読み書きをするのに必要な回路となっている。
そのため、センスアンプ回路４６１から入出力バッファ４５へのデータ転送は、アドレスバッファ４７からのアドレス信号４７ａを受けるカラムデコーダ４８１の出力によって制御することができる。センスアンプ回路４６２から入出力バッファ４５へのデータ転送は、アドレスバッファ４７からのアドレス信号４７ａを受けるカラムデコーダ４８２の出力によって制御することができる。
【０２１５】
また、入出力バッファ４５は、アウトプットドライバーＩ／Ｏ、アドレスバッファ４７に接続されている。そして、アドレスバッファ４７とカラムデコーダ４８１、アドレスバッファ４７とカラムデコーダ４８２とがそれぞれ接続されている。
ロウデコーダ３は、メモリセルアレイ１に対して、メモリセルの選択を行う。具体的には、ロウデコーダ３は、制御ゲート線７、及び、選択ゲート線５、６の制御を行う。
【０２１６】
図１７は、第３の実施形態に係る半導体記憶装置の構成を例示する模式的回路図である。
前述したように、半導体記憶装置５３０にはメモリセルアレイ１が設けられており、メモリセルアレイ１には、第１及び第２メモリセルブロック１ａ及び１ｂが設けられている。第１及び第２メモリセルブロック１ａ及び１ｂは、複数のメモリセルユニット４を有する。複数のメモリセルユニット４のそれぞれには、複数のデータ制御線７が接続されている。
【０２１７】
また、メモリセルユニット４の端部のそれぞれには、複数のメモリセルユニット４から１つのメモリセルユニット４を選択してデータ転送線ＢＬ（データ転送線ＢＬ１〜ＢＬ２ｎ）に接続するために、選択トランジスタが配置されている。それぞれの選択トランジスタのゲート電極は、選択ゲート線５及び選択ゲート線６にそれぞれ接続されている。
【０２１８】
データ転送線ＢＬは、データ制御線７と互いに直交する方向に伸び、データ制御線７と互いに直交する方向に所定の間隔をおいて配置されている。
メモリセルユニット４に含まれるメモリセルＭＣは、データ転送線ＢＬとデータ制御線７との交点に設けられる。メモリセルＭＣのそれぞれは、独立してデータの書き込み、保持、消去及び読み出しが可能となっている。
【０２１９】
メモリセルユニット４は、データ転送線ＢＬの延在方向（Ｘ軸方向）、及び、データ制御線７の延在方向（Ｙ軸方向）に沿って複数設けられる。少なくともＹ軸方向に沿って並べられた複数のメモリセルユニット４が、第１メモリセルブロック１ａに含まれ、少なくともＹ軸方向に沿って並べられた別の複数のメモリセルユニット４が、第２メモリセルブロック１ｂに含まれる。
【０２２０】
図１７においては、２つのメモリセルブロック（第１及び第２メモリセルブロック１ａ及び１ｂ）が設けられているが、メモリセルブロックの数は適宜変更することができる。なお、メモリセルブロックの数が２ｉ個（ｉは正の整数）であることが、アドレスデコードをする上で望ましい。
【０２２１】
さらに、データ転送線ＢＬの一端には、センスアンプ回路４６１、センスアンプ回路４６２が接続されている。
本実施の形態においては、センスアンプ回路４６１、センスアンプ回路４６２は、メモリセルブロック（第１及び第２メモリセルブロック１ａ及び１ｂ）の中及びその間に埋め込まれるのではなく、データ転送線ＢＬの一端に配置されている。これにより、メモリセルＭＣのパターン周期性を維持し、センスアンプ回路４６１、センスアンプ回路４６２よりも単純な構成の配線やトランジスタパターンをメモリセルブロックに集中して配置できる。これにより、半導体記憶装置５３０内においてメモリセルＭＣの占有率を上昇させることができる。
【０２２２】
複数のメモリセルユニット４が接続されたデータ制御線７（データ制御線ＷＬであり、例えばデータ制御線ＷＬ１１〜ＷＬ１ｂ、データ制御線ＷＬ２１〜ＷＬ２ｂ）の一端には、データ制御線７を駆動するデータ制御線ドライバ２（データ制御線ドライバ２ａ及び２ｂ）が設けられている。データ制御線ドライバ２ａには、データ制御線ＷＬ１１〜ＷＬ１ｂ及び選択ゲート線５が接続され、データ制御線ドライバ２ｂには、データ制御線ＷＬ２１〜ＷＬ２ｂ及び選択ゲート線５が接続されている。
ここで、図１７に例示したように、Ｘ軸方向において隣接する複数のメモリセルユニット４において、データ制御線ドライバ２の配置を容易にし、１つのメモリセルブロック（例えば第１メモリセルブロック１ａ）のデータ制御線７間のスキューを揃えるために、データ制御線ドライバ２は、２つに分割され、データ制御線ドライバ２ａ及び２ｂとして、メモリセルブロックの両端に設けられている。
【０２２３】
本実施の形態においては、Ｙ軸方向において奇数番目（奇数Index）のデータ転送線（例えば、ＢＬ１、ＢＬ３、ＢＬ５、・・・、ＢＬ２ｎ−３、ＢＬ２ｎ−１）はセンスアンプ回路４６２に接続されている。また、Ｙ軸方向において偶数番目（偶数Index）のデータ転送線（例えば、ＢＬ２、ＢＬ４、ＢＬ６、・・・、ＢＬ２ｎ−２、ＢＬ２ｎ）はセンスアンプ回路４６１に接続されている。
【０２２４】
図１において例示をしたように、側壁加工によってデータ転送線を形成した場合には、配線抵抗が低い低抵抗配線Ｌ１と、配線抵抗が低抵抗配線Ｌ１よりも高い高抵抗配線Ｌ２とが、Ｙ軸方向に、交互に並んで形成される。よって、奇数番目（奇数Index）のデータ転送線同士、偶数番目（偶数Index）のデータ転送線同士においては配線抵抗を揃えることができる。その結果として、奇数番目（奇数Index）のデータ転送線同士、偶数番目（偶数Index）のデータ転送線同士においては遅延時間（配線遅延）を揃えることができる。
【０２２５】
すなわち、奇数番目（奇数Index）のデータ転送線同士、偶数番目（偶数Index）のデータ転送線同士をそれぞれ組とすれば、それぞれの組の中においては奇数番目（奇数Index）のデータ転送線と偶数番目（偶数Index）のデータ転送線とを混在させた場合よりも遅延時間（配線遅延）を揃えることができる。
そのため、センスアンプ回路４６１、センスアンプ回路４６２のそれぞれに接続されるデータ転送線における遅延時間（配線遅延）のばらつきを、すべてのデータ転送線における遅延時間（配線遅延）のばらつきよりも、小さくまとめることができる。
よって、奇数番目（奇数Index）のデータ転送線と偶数番目（偶数Index）のデータ転送線ごとに接続されたメモリセルユニット４において同時に読み出しや書き込みを行う場合に、遅延時間（配線遅延）の差の分、回路動作マージンを縮小しても回路を正常動作させることができる。そのため、回路動作を高速化できるので、従来よりも高速の読み出しや書き込みを実現できる。
【０２２６】
次に、さらに高速の読み出しを実現できる場合について例示をする。
本具体例においては、奇数番目（奇数Index）のデータ転送線と、偶数番目（偶数Index）のデータ転送線とで、読み出しを異なるタイミングで分けて行うようにしている。ここで、隣接するデータ転送線において同時に読み出しを行うと、データ転送線に生じる電圧変動による容量結合により、隣接するデータ転送線相互に影響を与えることになる。すなわち、容量結合ノイズが問題となる。本具体例においては、読み出しを異なるタイミングで分けて行うようにしているので容量結合ノイズを低減させることができる。
【０２２７】
前述したように、奇数番目（奇数Index）のデータ転送線と偶数番目（偶数Index）のデータ転送線とでは配線抵抗に差があるので、遅延時間（配線遅延）に差が生ずる。そのため、本具体例においては、読み出し時に、奇数番目（奇数Index）のデータ転送線と偶数番目（偶数Index）のデータ転送線とでは別タイミングの読み出しを行う。
この場合、配線抵抗が低く、読み出し速度を速くすることができる側のデータ転送線に接続されたセンスアンプ回路４６１またはセンスアンプ回路４６２の出力を、例えば、選択的に偶数の物理アドレスに割り当てるようにすることができる。
例えば、センスアンプ回路４６１に接続されたデータ転送線の配線抵抗が、センスアンプ回路４６２に接続されたデータ転送線の配線抵抗よりも低い場合には、センスアンプ回路４６１の出力をアドレス０、２、４、６、・・・、２ｎ(ｎは正の整数)に割り当て、センスアンプ回路４６２の出力をアドレス１、３、５、７、・・・、２ｎ＋１(ｎは正の整数)に割り当てるようにすることができる。
一方、これとは逆に、センスアンプ回路４６２に接続されたデータ転送線の配線抵抗が、センスアンプ回路４６１に接続されたデータ転送線の配線抵抗よりも低い場合には、センスアンプ回路４６２の出力をアドレス０、２、４、６、・・・、２ｎ(ｎは正の整数)に割り当て、センスアンプ回路４６１の出力をアドレス１、３、５、７、・・・、２ｎ＋１(ｎは正の整数)に割り当てるようにすることができる。
なお、どちらの場合であっても、アドレスの割り当ては、データ切り替え回路４４７を用いて行うようにすることができる。
【０２２８】
そして、偶数アドレスに割り当てられたメモリセルのデータを先に出力するようにする。例えば、「０、１、２、３、・・・」というアドレスのデータを連続的に読み出しする場合や、「４、５、６、７、・・・」というアドレスのデータを連続的に読み出しする場合などにおいては、偶数アドレスとされたメモリセルのデータを先に出力するという入れ替えを行うことにより、さらに高速なデータ出力を行うことができる。
これは、例えば、２バイトごとのデータを出力する場合、１バイトずつＩ／Ｏを通じて時系列で出力するようにするため、高速な読み出しを行うことができる偶数アドレスに割り当てられた最初の１バイトのデータを先に出力するようにすればさらに高速なデータ出力を行うことができるようになるからである。
【０２２９】
なお、奇数番目（奇数Index）のデータ転送線と偶数番目（偶数Index）のデータ転送線とでどちらの配線抵抗が大きくなるかは、プロセス変動等で変動し得る。そのため、アドレスの割り当ての変更については、例えば、ヒューズ、またはＲＯＭ(Read Only Memory)などに記憶できるようにしておき、ロット試作後のテスト工程などで決定するようにすることができる。この場合、ウェハープロセス終了後のテスト工程でアドレスの割り当てを変更できるようにしておくことが望ましい。そして、例えば、入出力バッファ４５に、ヒューズ、またはＲＯＭ(Read Only Memory)などに記憶されたデータを入力し、データ切り替え回路４４７によりアドレスの割り当ての変更を行うようにする。
【０２３０】
次に、センスアンプ回路４６１とセンスアンプ回路４６２とにおいて、読み出し時のメモリセル電流を測定するのに必要なタイミング（リードタイミング）、つまり、時間設定を、異なる設定にすることにより読み出しを高速化できることを説明する。
図１８は、配線抵抗に差があった場合において読み出しを行う場合のリードタイミングを例示する模式図である。すなわち、接続された奇数番目（奇数Index）のデータ転送線と偶数番目（偶数Index）のデータ転送線との配線抵抗に差があった場合において読み出しを行う場合のリードタイミングを例示する模式図である。
【０２３１】
図１８（ａ）は、センスアンプ回路、メモリセルユニットなどの配置を例示する模式図である。図１８（ａ）に表したものは、図１７において例示をしたものと同様の配置をしている。メモリセルユニット４ｃはセンスアンプ回路４６１に接続され、センスアンプ回路４６１から最も遠いメモリセルユニットを表している。メモリセルユニット４ｂはセンスアンプ回路４６２に接続され、センスアンプ回路４６２から最も遠いメモリセルユニットを表している。また、「ｃ」はセンスアンプ回路４６１から最も遠いデータ転送線端を表し、「ｂ」はセンスアンプ回路４６２から最も遠いデータ転送線端を表している。
【０２３２】
ここで、図１８（ａ）においては、奇数番目（奇数Index）のデータ転送線であるＢＬ１、ＢＬ３、ＢＬ５、・・・、ＢＬ（２ｎ−１）が上側に記載されているセンスアンプ回路４６２に接続されている。また、偶数番目（偶数Index）のデータ転送線であるＢＬ２、ＢＬ４、ＢＬ６、・・・、ＢＬ２ｎが下側に記載されているセンスアンプ回路４６１に接続されている。この場合、奇数番目（奇数Index）のデータ転送線の配線抵抗が、偶数番目（偶数Index）のデータ転送線の配線抵抗よりも低いものとする。なお、奇数番目（奇数Index）のデータ転送線の配線抵抗が、偶数番目（偶数Index）のデータ転送線の配線抵抗よりも高い場合には、奇数番目（奇数Index）のデータ転送線と偶数番目（偶数Index）のデータ転送線とを入れ替えて考えればよいので、その場合の説明は省略する。
【０２３３】
図１８（ｂ）は、センスアンプ回路４６１、センスアンプ回路４６２を同時に駆動した場合の「ｂ」、「ｃ」における電圧の変化を例示する模式的グラフ図である。
図１８（ｂ）に表すように、データ転送線には、センスアンプ回路４６１、センスアンプ回路４６２によってｔ０からｔ１までの間にＧＮＤからＶＢＬまで電圧が印加される。すなわち、ｔ０からｔ１までの間にＧＮＤからＶＢＬまで充電される。この場合、データ転送線間の容量が大きいことと、隣接するデータ転送線間で同じ電圧ＶＢＬとなるように充電するため、ほぼ同じ時間で充電することができる。
【０２３４】
この後、ｔ１からｔ２において、データ転送線の電圧を一定に維持する。すなわち、電圧ＶＢＬを一定に維持する期間（ｔ１〜ｔ２）を設ける。ここで、メモリセルの読み出しを行う場合、電流端子が直列に接続されたメモリセルに対して、メモリセルに割り当てられたデータのうち最大値を有するしきい値より高い電位であるＶｒｅａｄを制御ゲートに接続されたデータ制御線に印加するようにする。
【０２３５】
この場合、読み出しを行うデータ制御線の電圧をＶｒｅｆとすれば、それに隣接するデータ制御線の電位はＶｒｅａｄであるので、容量結合によって読み出しを行うデータ制御線の電圧Ｖｒｅｆからの電圧変動が生じる。この電圧変動によってしきい値を越えた場合の誤読み出しを防ぐために、容量結合による電圧変動を収束させるための時定数より長いｔ１からｔ２の期間、データ転送線の電圧を一定に維持するようにしている。
【０２３６】
ここで、例えば、ｔ０からｔ１の間に、読み出しを行うデータ制御線の電圧を例えばＶｒｅｆとし、他のデータ制御線の電圧をＶｒｅａｄとし、ソース線側の選択トランジスタおよびドレイン側の選択トランジスタを遮断状態から導通状態にして、データ転送線の電位を上昇させるようにする。その結果、読み出しを行うＮＡＮＤストリングを導通状態として電位を上昇させることにより、読み出しを行うデータ制御線の電圧を他のデータ制御線の電圧よりも前に上昇させることができる。そのため、他のデータ制御線のＶｒｅａｄへの電圧上昇によるＮＡＮＤストリングのチャネル部分の容量結合による電圧上昇を防ぐことができる。
【０２３７】
次に、ｔ１からt２の間に、ソース線側の選択トランジスタまたはドレイン側の選択トランジスタを導通状態から遮断状態にする。
ついで、ｔ２からｔ３の間に、データ転送線に充電した電荷を、例えば、ソース線側の選択トランジスタまたはドレイン側の選択トランジスタを遮断状態から導通状態にすることにより、放電する。
この際、センスアンプ回路４６１およびセンスアンプ回路４６２にて、メモリセルの電荷の大小を判断する。例えば、センスアンプ回路４６１およびセンスアンプ回路４６２にて、データ転送線の電位の大小をある基準値（例えば、図１８(ｂ)に記載したＶＢＬ_ｔｈ）と比較して大小の測定を行うことにより、メモリセルの電荷の大小を判断する。若しくは、センスアンプ回路４６１およびセンスアンプ回路４６２にて、データ転送線に流れる電流を測定することにより、メモリセルの電荷の大小を判断してもよい。
【０２３８】
以下では、消去状態と書き込み状態の"１"と"０"との２値を例としてあげているが、もちろん、多値の場合でも当てははめることができる。その場合は、消去状態と書き込み状態とを隣接するしきい値の２値のしきい値とすればよい。
【０２３９】
ここでは、奇数番目（奇数Index）のデータ転送線の配線抵抗が、偶数番目（偶数Index）のデータ転送線の配線抵抗よりも低いものとしている。そのため、メモリセルのしきい値（メモリセルトランジスタのチャネル抵抗）が同じ場合でも、奇数番目（奇数Index）のデータ転送線に接続されたメモリセル４ｂに、偶数番目（偶数Index）のデータ転送線に接続されたメモリセル４ｃよりも、データ転送線の配線抵抗が低い分だけ大きな放電電流を流すことができる。
【０２４０】
このため、図１８(ｂ)においてメモリセルの論理値が"０"の場合、つまり、書き込み状態（メモリセルのしきい値がＶｒｅｆよりも大きい）の場合、書き込みしきい値より低いＶｒｅｆ値によって判断するため、メモリセル電流は流れず、偶数番目（偶数Index）のデータ転送線に接続されたメモリセル、および、奇数番目（奇数Index）のデータ転送線に接続されたメモリセルのどちらの場合でも、ＶＢＬの電位は保たれる。
【０２４１】
一方、図１８(ｂ)においてメモリセルの論理値が"１"の場合、つまり、例えば、消去状態（メモリセルのしきい値がＶｒｅｆよりも小さい）の場合、消去しきい値より高いＶｒｅｆ値によって判断するため、メモリセル電流が流れ、データ転送線の電圧が低下する。特に、奇数番目（奇数Index）のデータ転送線に接続されたメモリセル４ｂの方が、偶数番目（偶数Index）のデータ転送線に接続されたメモリセル４ｃよりもデータ転送線の配線抵抗が低いため、よりデータ転送線の電圧低下が大きくなる。
【０２４２】
よって、例えば、ＶＢＬ_ｔｈのしきい値電圧によって論理値を判断する場合、データ転送線の配線抵抗が低い奇数番目（奇数Index）のデータ転送線に接続されたメモリセルの場合には、"１"のメモリセルデータの場合、ｔ３’の時間でＶＢＬ_ｔｈより低いデータ転送線電圧となるため、ｔ３’以降で読み出しデータの判断が可能となる。一方、データ転送線の配線抵抗が高い偶数番目（偶数Index）のデータ転送線に接続されたメモリセルの場合には、データ転送線に流れる電流が小さいため、ＶＢＬ_ｔｈより低いデータ転送線電圧となるには、ｔ３’より長いｔ３の時間まで待つ必要がある。
【０２４３】
ここで、従来の技術においては、センスアンプ回路４６１およびセンスアンプ回路４６２を同時に同じタイミングで駆動するようにしている。すなわち、偶数番目（偶数Index）のデータ転送線に接続されたメモリセルと、奇数番目（奇数Index）のデータ転送線に接続されたメモリセルとにおいて、同じタイミングで読み出しを行うようにしている。そのため、データ転送線に充電した電荷を放電する時間として、より長いｔ３のタイミングまで待つ必要がある。すなわち、ｔ３’以降で読み出しデータの判断が可能となる配線抵抗の低いデータ転送線に接続されたメモリセルの場合であってもｔ３のタイミングまで待つ必要がある。
なお、以降では、ｔ３’はｔ３よりも短い時間とし、ｔ４’はｔ４よりも短い時間としている。
【０２４４】
図１９は、データの読み出しを例示するフローチャートである。
図１９に表すように、センスアンプ回路４６１、センスアンプ回路４６２を用いて、配線抵抗が低いデータ転送線に接続されたメモリセルのデータを先に出力するようにする。
【０２４５】
まず、ステップＳＥ１において、奇数番目（奇数Index）のデータ転送線に接続されたメモリセルユニット４のメモリセルのデータを、読み出しタイミングｔ１、ｔ２、ｔ３、ｔ４のタイミングで読み出し、センスアンプ回路４６１のデータラッチに記憶する。
【０２４６】
ついで、ステップＳＥ２において、偶数番目（偶数Index）のデータ転送線に接続されたメモリセルユニット４のメモリセルのデータを、読み出しタイミングｔ１、ｔ２、ｔ３、ｔ４のタイミングで読み出し、センスアンプ回路４６２のデータラッチに記憶する。
この場合、従来の技術においては、ステップＳＥ１、ＳＥ２で行う読み出しは、同じ読み出しタイミングで行われる。そのため、読み出し時間は、センスアンプ回路４６１、センスアンプ回路４６２で同じ時間となる。すなわち、ステップＳＥ１、ＳＥ２で行う読み出しは、読み出し時間の長い方の時間に合わせることになる。
【０２４７】
次に、ステップＳＥ３において、センスアンプ回路４６１のデータラッチに記憶されたデータと、センスアンプ回路４６２のデータラッチに記憶されたデータとを、あらかじめ決められた順序で、入出力バッファ４５から出力する。
この場合、センスアンプ回路４６１のデータラッチに記憶されたメモリセルのデータと、センスアンプ回路４６２のデータラッチに記憶されたメモリセルのデータと、メモリとしての論理アドレスと、はあらかじめ所定の通りに割り当てられており、入れ替えることはない。
そのため、この場合でも、偶数番目（偶数Index）のデータ転送線と、偶数番目（偶数Index）のデータ転送線とで、それぞれ組となるので、奇数番目（奇数Index）のデータ転送線と偶数番目（偶数Index）のデータ転送線とを混在させた場合よりも遅延時間（配線遅延）を揃えることができる。
【０２４８】
その結果、センスアンプ回路４６１、センスアンプ回路４６２のそれぞれに接続されるデータ転送線における遅延時間（配線遅延）のばらつきを、すべてのデータ転送線をセンスアンプに混在させて接続した場合における遅延時間（配線遅延）のばらつきよりも、小さくまとめることができる。
よって、奇数番目（奇数Index）のデータ転送線と偶数番目（偶数Index）のデータ転送線ごとに接続されたメモリセルユニット４において、これらのメモリセルユニット４が有するメモリセルに記憶されたデータを同時に読み出し、または、同時に書き込みを行う場合、遅延時間（配線遅延）の差の分、回路動作マージンを縮小しても回路を正常動作させることができる。そのため、回路動作を高速化できるので、従来よりも高速の読み出しや書き込みを実現できる。
【０２４９】
なお、上記の場合に、偶数番目（偶数Index）のデータ転送線に接続されたメモリセルと、奇数番目（奇数Index）のデータ転送線に接続されたメモリセルと、を入れ替えた場合であっても、メモリとしての論理アドレスがあらかじめ所定の通りに割り当てられている。この場合、従来の技術においては、ステップＳＥ１、ＳＥ２で行う読み出しは、同じ読み出しタイミングで行われる。そのため、読み出し時間は、センスアンプ回路４６１、センスアンプ回路４６２で同じ時間となる。ステップＳＥ１、ＳＥ２で行う読み出しは、読み出し時間の長い方の時間に合わせることなる。
【０２５０】
図２０も、配線抵抗に差があった場合において読み出しを行う場合のリードタイミングについて、さらなる例示をするための模式図である。すなわち、接続された奇数番目（奇数Index）のデータ転送線と偶数番目（偶数Index）のデータ転送線との配線抵抗に差があった場合において読み出しを行う場合のリードタイミングについて、さらなる例示をするための模式図である。
【０２５１】
図２０（ａ）は、センスアンプ回路、メモリセルユニットなどの配置を例示する模式図である。図２０（ａ）に表したものは、図１７において例示をしたものと同様の配置をしている。
メモリセルユニット４ａはセンスアンプ回路４６１に接続され、センスアンプ回路４６１に最も近いメモリセルユニットを表している。メモリセルユニット４ｃはセンスアンプ回路４６１に接続され、センスアンプ回路４６１から最も遠いメモリセルユニットを表している。また、メモリセルユニット４ｄはセンスアンプ回路４６２に接続され、センスアンプ回路４６２に最も近いメモリセルユニットを表している。メモリセルユニット４ｂはセンスアンプ回路４６２に接続され、センスアンプ回路４６２から最も遠いメモリセルユニットを表している。また、「ｃ」はセンスアンプ回路４６１から最も遠いデータ転送線端を表し、「ｂ」はセンスアンプ回路４６２から最も遠いデータ転送線端を表している。
【０２５２】
ここで、図２０（ａ）においては、奇数番目（奇数Index）のデータ転送線であるＢＬ１、ＢＬ３、ＢＬ５、・・・、ＢＬ（２ｎ−１）が上側に記載されているセンスアンプ回路４６２に接続されている。また、偶数番目（偶数Index）のデータ転送線であるＢＬ２、ＢＬ４、ＢＬ６、・・・、ＢＬ２ｎが下側に記載されているセンスアンプ回路４６１に接続されている。この場合、奇数番目（奇数Index）のデータ転送線の配線抵抗が、偶数番目（偶数Index）のデータ転送線の配線抵抗よりも低いものとする。なお、奇数番目（奇数Index）のデータ転送線の配線抵抗が、偶数番目（偶数Index）のデータ転送線の配線抵抗よりも高い場合には、奇数番目（奇数Index）のデータ転送線と偶数番目（偶数Index）のデータ転送線とを入れ替えて考えればよいので、説明を省略する。
【０２５３】
図２０（ｂ）は、センスアンプ回路４６１、センスアンプ回路４６２を別タイミングで駆動した場合の電圧の変化を例示する模式的グラフ図である。なお、前述した図１８（ｂ）と同様のものについては説明を適宜省略する。
図２０（ｂ）は、メモリセル４ｂが接続された付近の電圧の変化を例示するものである。
【０２５４】
図２０（ａ）に表した場合には、奇数番目（奇数Index）のデータ転送線の配線抵抗が、偶数番目（偶数Index）のデータ転送線の配線抵抗よりも低いものとしている。そのため、メモリセルの抵抗が同じ場合でも、奇数番目（奇数Index）のデータ転送線に接続されたメモリセル４ｂ、４ｄに、偶数番目（偶数Index）のデータ転送線に接続されたメモリセル４ｃ、４ａよりも、データ転送線の配線抵抗が低い分だけ大きな放電電流を流すことができる。
【０２５５】
このため、図２０(ｂ)においてメモリセルの論理値が"０"の場合、つまり、書き込み状態の場合、書き込みしきい値より低いＶｒｅｆ値によって判断するため、メモリセル電流は流れず、偶数番目（偶数Index）のデータ転送線に接続されたメモリセル、および、奇数番目（奇数Index）のデータ転送線に接続されたメモリセルのどちらの場合でも、ＶＢＬの電位は保たれる。
【０２５６】
一方、図２０(ｂ)においてメモリセルの論理値が"１"の場合、つまり、例えば、消去状態の場合、消去しきい値より高いＶｒｅｆ値によって判断するため、メモリセル電流が流れ、データ転送線の電圧が低下する。特に、奇数番目（奇数Index）のデータ転送線に接続されたメモリセル４ｂの方が、偶数番目（偶数Index）のデータ転送線に接続されたメモリセル４ｃよりもデータ転送線の配線抵抗が低いため、よりデータ転送線の電圧低下が大きくなる。
【０２５７】
よって、例えば、ＶＢＬ_ｔｈのしきい値電圧によって論理値を判断する場合、データ転送線の配線抵抗が低い奇数番目（奇数Index）のデータ転送線に接続されたメモリセルの場合には、"１"のメモリセルデータの場合、ｔ３’の時間でＶＢＬ_ｔｈより低いデータ転送線電圧となるため、ｔ３’以降で読み出しデータの判断が可能となる。一方、データ転送線の配線抵抗が高い偶数番目（偶数Index）のデータ転送線に接続されたメモリセルの場合には、データ転送線に流れる電流が小さいため、ＶＢＬ_ｔｈより低いデータ転送線電圧となるには、ｔ３’より長いｔ３の時間まで待つ必要がある。
【０２５８】
ここで、センスアンプ回路４６１、センスアンプ回路４６２により近いメモリセルの方がデータ転送線の配線抵抗がより低いため、読み出し信号量に相当するデータ転送線の読み出し電圧の電圧低下量がより大きくなる。例えば、図２０（ｃ）のように、同じデータ転送線に接続されたメモリセルであっても、センスアンプ回路４６２により近いメモリセル４ｄの方がメモリセル４ｂよりも読み出し時間を短縮できる。すなわち、図２０（ｂ）に表したメモリセル４ｂの読み出し時間ｔ３よりも図２０（ｃ）に表したメモリセル４ｄの読み出し時間ｔ３’を短くすることができる。
【０２５９】
図２１は、図２０において説明をした場合のデータの読み出しを例示するフローチャートである。
図２１に表すように、センスアンプ回路４６１、センスアンプ回路４６２を用いて、配線抵抗が低いデータ転送線に接続されたメモリセルのうちよりセンスアンプ回路に近いもののデータを先に出力するようにする。
まず、ステップＳＥ４において、データ転送線を介してセンスアンプ回路４６１に接続されたメモリセルの方が、データ転送線を介してセンスアンプ回路４６２に接続されたメモリセルよりも読み出しシーケンスの時間（ｔ０〜ｔ４、ｔ４’までの読み出し開始から終了までの時間）が短いか否かを判断する。
【０２６０】
この場合、例えば、半導体記憶装置の製造後にメモリセル４ｂ、４ｃの読み出し時間をチェックすることにより判断基準を求めるようにすることができる。例えば、ｔ１〜ｔ４またはｔ１〜ｔ４’までの読み出し時間をセンスアンプ回路４６１に接続されたメモリセル４ｃと、センスアンプ回路４６２に接続されたメモリセル４ｂとで測定することにより判断基準を求めるようにすることができる。そして、短い時間にて読み出しができるタイミングを、ｔ１、ｔ２、ｔ３’、ｔ４’またはｔ１、ｔ２、ｔ３、ｔ４よりも短縮して設定しておく。
また、この設定には、例えば、半導体記憶装置内のＲＯＭに記憶されたデータを用いてもよいし、ヒューズに記憶されたデータを用いてもよい。
【０２６１】
本具体例においては、センスアンプ回路４６１に接続されたメモリセルの読み出し時間のタイミングを決めるパラメータと、センスアンプ回路４６２に接続されたメモリセルの読み出し時間のタイミングを決めるパラメータとを、それぞれ別にＲＯＭまたはヒューズに保持させておくことが特徴となる。
【０２６２】
ステップＳＥ４において「Ｙｅｓ」の選択肢の場合には、ステップＳＥ５において、１つのデータ制御線に接続されたメモリセルユニット４のメモリセルを、読み出しタイミングｔ１、ｔ２、ｔ３’、ｔ４’のタイミングで、センスアンプ回路４６１のデータラッチに読み出す。
本具体例においては、配線抵抗の低いデータ転送線に繋がるメモリセルのデータを先に読み出すため、前述したステップＳＥ１の場合よりもデータ転送線の放電時間を短くすることができる。
【０２６３】
ついで、ステップＳＥ６において、ステップＳＥ５において読み出したのと同じデータ制御線と接続されたメモリセルのデータを読み出しタイミングｔ１、ｔ２、ｔ３、ｔ４のタイミングで、センスアンプ回路４６２のデータラッチに読み出す。
ついで、ステップＳＥ７において、センスアンプ回路４６１のデータラッチに記憶されたデータを入出力バッファ４５から、まず出力する。
ついで、ステップＳＥ８において、センスアンプ回路４６２のデータラッチに記憶されたデータを入出力バッファ４５から出力する。
このようにすることにより、センスアンプ回路４６１においてセンスアンプ回路４６２における場合よりもより早いタイミングで読み出しがされたデータをステップＳＥ７において先に出力することができるので、より高速のデータ出力をすることができる。
【０２６４】
ステップＳＥ４において「Ｎｏ」の選択肢の場合には、ステップＳＥ９において、１つのデータ制御線に接続されたメモリセルユニット４のメモリセルを、読み出しタイミングｔ１、ｔ２、ｔ３’、ｔ４’のタイミングで、センスアンプ回路４６２のデータラッチに読み出す。
【０２６５】
本具体例においては、配線抵抗の低いデータ転送線を読み出すため、前述したステップＳＥ１の場合よりもデータ転送線の放電時間を短くすることができる。
【０２６６】
ついで、ステップＳＥ１０において、ステップＳＥ９において読み出したのと同じデータ制御線と接続されたメモリセルのデータを読み出しタイミングｔ１、ｔ２、ｔ３、ｔ４のタイミングで、センスアンプ回路４６１のデータラッチに読み出す。
ついで、ステップＳＥ１１において、センスアンプ回路４６２のデータラッチに記憶されたデータを入出力バッファ４５から、まず出力する。
ついで、ステップＳＥ１２において、センスアンプ回路４６１のデータラッチに記憶されたデータを入出力バッファ４５から出力する。
このようにすることにより、センスアンプ回路４６２においてセンスアンプ回路４６１における場合よりもより早いタイミングで読み出しがされたデータをステップＳＥ１１において先に出力することができるので、より高速のデータ出力をすることができる。
【０２６７】
以上のステップＳＥ４からステップＳＥ１２を用いることにより、本具体例においては、センスアンプ回路４６１のデータラッチに記憶されたメモリセルのデータと、センスアンプ回路４６２のデータラッチに記憶されたメモリセルのデータと、メモリとしての論理アドレスを入れ替えることにより、配線抵抗の低いデータ転送線に接続されたメモリセルのデータを配線抵抗の高いデータ転送線に接続されたメモリセルよりも先に出力するようにすることができる。
なお、本具体例において、偶数番目（偶数Index）のデータ転送線と奇数番目（奇数Index）のデータ転送線のデータ読み出しのタイミングｔ０、ｔ１、ｔ２については、偶数番目（偶数Index）のデータ転送線と奇数番目（奇数Index）のデータ転送線とにおいて同時に行って、読み出しシーケンスの時間を短縮してもよい。
【０２６８】
例えば、ｔ０からｔ１の間に、読み出しを行うデータ制御線の電圧を例えばＶｒｅｆとし、他のデータ制御線の電圧をＶｒｅａｄとし、ソース線側の選択トランジスタおよびドレイン側の選択トランジスタを遮断状態から導通状態にして、データ転送線の電位を上昇させるようにする。その結果、読み出しを行うＮＡＮＤストリングを導通状態として電位を上昇させることにより、読み出しを行うデータ制御線の電圧を他のデータ制御線の電圧よりも前に上昇させることができる。そのため、他のデータ制御線のＶｒｅａｄへの電圧上昇によるＮＡＮＤストリングのチャネル部分の容量結合による電圧上昇を防ぐことができる。
【０２６９】
次に、ｔ１からt２の間に、ソース線側の選択トランジスタまたはドレイン側の選択トランジスタを導通状態から遮断状態にする。
【０２７０】
その後、例えば、ステップＳＥ５やステップＳＥ９において、ｔ２からｔ３’の間でソース線側の選択トランジスタまたはドレイン側の選択トランジスタを遮断状態から導通状態にすることにより、メモリセルのデータをセンスアンプ回路に読み出す。
また、ステップＳＥ６やステップＳＥ１０において、ｔ２からt３の間でソース線側の選択トランジスタまたはドレイン側の選択トランジスタを遮断状態から導通状態にすることにより、メモリセルのデータをセンスアンプ回路に読み出す。
【０２７１】
第３の実施形態に係る半導体記憶装置５３０によれば、奇数番目（奇数Index）のデータ転送線同士、偶数番目（偶数Index）のデータ転送線同士をそれぞれ組としているので、すべてのデータ転送線を混在させた場合よりも遅延時間（配線遅延）を揃えることができる。
そのため、センスアンプ回路４６１、センスアンプ回路４６２のそれぞれに接続されるデータ転送線における遅延時間（配線遅延）のばらつきを、すべてのデータ転送線をセンスアンプ回路に混在させて接続した場合における遅延時間（配線遅延）のばらつきよりも、小さくまとめることができる。
よって、奇数番目（奇数Index）のデータ転送線と偶数番目（偶数Index）のデータ転送線ごとに接続されたメモリセルユニット４において同時に読み出しや書き込みを行う場合に、遅延時間（配線遅延）の差の分、回路動作マージンを縮小しても回路を正常動作させることができる。そのため、回路動作を高速化できるので、従来よりも高速の読み出しや書き込みを実現できる。
【０２７２】
また、制御回路４０によりセンスアンプ回路４６１からの出力と、センスアンプ回路４６２からの出力と、が異なるタイミングで行われる。そのため、回路動作を高速化できるので、従来よりも高速の読み出しや書き込みを実現できる。
また、配線抵抗が低いデータ転送線に接続されたメモリセルのデータを先に出力するようにすることができる。例えば、配線抵抗が低いデータ転送線に接続されたセンスアンプ回路からの出力は、配線抵抗が高いデータ転送線に接続されたセンスアンプ回路からの出力よりも先に行われるようにすることができる。その結果、より高速の読み出しや書き込みを実現できる。
また、配線抵抗が低いデータ転送線に接続されたメモリセルのうちよりセンスアンプ回路に近いもののデータを先に出力するようにすることができる。データ転送線においてセンスアンプ回路４６１により近い位置に設けられたメモリセルに関する出力が、より遠い位置に設けられたメモリセルに関する出力よりも先に行われるようにすることができる。また、データ転送線においてセンスアンプ回路４６２により近い位置に設けられたメモリセルに関する出力が、より遠い位置に設けられたメモリセルに関する出力よりも先に行われるようにすることができる。
【０２７３】
すなわち、制御回路４０は、複数の第１配線に接続された複数の第１メモリセルユニットが有する複数のメモリセルのデータ読み出し時間が、複数の第２配線に接続された複数の第２メモリセルユニットが有する複数のメモリセルのデータ読み出し時間より短い場合、複数の第１メモリセルユニットが有する複数のメモリセルのデータを複数の第２メモリセルユニットが有する複数のメモリセルのデータよりも先に出力するようにすることができる。その結果、さらに高速の読み出しや書き込みを実現できる。そのため、動作特性及び信頼性を向上した半導体記憶装置を提供できる。
【０２７４】
次に、第３の実施形態に係る半導体記憶装置の変形例について例示をする。
図２２は、メモリセルアレイとデータ転送線のレイアウトを例示する模式的回路図である。
図２２に表したように半導体記憶装置５３１においては、センスアンプ回路４６１、センスアンプ回路４６２をメモリセルアレイ１を挟んで対峙するようにして設けるのではなく、メモリセルアレイ１の片側にまとめて配置するようにしている。
【０２７５】
すなわち、センスアンプ回路４６１とセンスアンプ回路４６２はそれぞれまとまって配置されている。
【０２７６】
すなわち、本変形例においては、偶数番目（偶数Index）のデータ転送線の一端に接続されたセンスアンプ回路４６１、および、奇数番目（奇数Index）のデータ転送線の一端に接続されたセンスアンプ回路４６２が、メモリセルアレイ１に対して同じ側に、まとまって配置されている。そのため、周辺回路や電源配線を集中して配置させることが可能となる。また、このようにまとめてセンスアンプ回路４６１、センスアンプ回路４６２を配置すれば、センスアンプ回路４６１、センスアンプ回路４６２のそれぞれに接続されているデータ転送線の長さをほぼ同じようにすることができるので、センスアンプ回路４６１、センスアンプ回路４６２のそれぞれに接続されるメモリセルに対するデータ転送線間のばらつきを小さくできる効果もある。
【０２７７】
この場合、センスアンプ回路４６１の上をセンスアンプ回路４６２に接続される偶数番目（偶数Index）のデータ転送線が横断するため、奇数番目（奇数Index）のデータ転送線長よりも偶数番目（偶数Index）のデータ転送線長の方が長くなる。
このため、センスアンプ回路としては、センスアンプ回路４６１よりもセンスアンプ回路４６２の方がＣＲ時定数が大きくなり、長い読み出し時間が必要となる。そのため、センスアンプ回路４６１に接続されるメモリセル４ｃと、センスアンプ回路４６２に接続されるメモリセル４ｂとにおいて読み出し時間を測定しておき、短い時間で読み出しができるタイミングを、ｔ１、ｔ２、ｔ３’、ｔ４’またはｔ１、ｔ２、ｔ３、ｔ４よりも短縮して設定しておくようにする。そして、前述した第３の実施形態において説明したように、センスアンプ回路４６１とセンスアンプ回路４６２とで読み出しタイミングを切り替えることにより、読み出し時間を短縮するようにすることができる。
【０２７８】
この場合、前述した第３の実施形態において説明したように、センスアンプ回路４６１の読み出し時間のタイミングを決めるパラメータと、センスアンプ回路４６２の読み出し時間のタイミングを決めるパラメータとを、それぞれ別にＲＯＭまたはヒューズに保持するようにする。
なお、この変形例の場合、メモリセル４ｂはセンスアンプ回路４６２に接続され、センスアンプ回路４６２から遠いメモリセルを示しており、メモリセル４ｃはセンスアンプ回路４６１に接続され、センスアンプ回路４６１から遠いメモリセルを示しているとして読み替えればよい。
【０２７９】
本変形例に係る半導体記憶装置においても、前述した第３の実施形態に係る半導体記憶装置５３０と同様の効果を享受することができる。
また、センスアンプ回路４６１、センスアンプ回路４６２をメモリセルアレイ１の片側にまとめて配置するようにしているので、周辺回路や電源配線を集中して配置させることが可能となる。また、このようにまとめてセンスアンプ回路４６１、センスアンプ回路４６２を配置すれば、センスアンプ回路４６１、センスアンプ回路４６２のそれぞれに接続されているデータ転送線の長さを同じようにすることができるので、センスアンプ回路４６１、センスアンプ回路４６２のそれぞれに接続されるメモリセルに対するデータ転送線間のばらつきを小さくできる効果もある。
【０２８０】
（第４の実施形態）
図２３は、第４の実施形態に係る半導体記憶装置の構成を例示するブロック図である。
第４の実施形態に係る半導体記憶装置５４０もＮＡＮＤ型ＥＥＰＲＯＭを例にして説明する。
図２３に例示をしたものは、図１６に例示をしたものと比較して、偶数番目（偶数Index）のデータ転送線と奇数番目（奇数Index）のデータ転送線とをデータ転送線切り替え回路４９１を介して、１つのセンスアンプ回路４６３に接続しているところが異なっている。なお、図１６などにおいて例示をしたものと同様の内容については説明を適宜省略する。
【０２８１】
メモリセルアレイ１には、第１及び第２メモリセルブロック１ａ及び１ｂが設けられている。第１及び第２メモリセルブロック１ａ及び１ｂが設けられる領域が、それぞれ第１及び第２領域ＲＧ１及びＲＧ２となる。第１及び第２メモリセルブロック１ａ及び１ｂには、後述するように、直列に接続された複数の不揮発性のメモリセルを含むメモリセルユニット４が複数設けられる。
【０２８２】
このメモリセルアレイ１に設けられたデータ転送線からのデータを検出し、あるいは書き込みデータを保持するためにセンスアンプ回路４６３がデータ転送線切り替え回路４９１を介してメモリセルアレイ１の片側に設けられている。このセンスアンプ回路４６３は、データラッチを兼ねており、例えばフリップフロップ回路を含む。
【０２８３】
さらに、センスアンプ回路４６３は、入出力バッファ４５と接続されている。また、センスアンプ回路４６３のアドレスを指定するためのカラムデコーダ４８３が設けられている。これらは、カラムデコーダ４８３によりアドレス指定されたカラムを選択し、データの読み書きをするのに必要な回路となっている。
そのため、センスアンプ回路４６３から入出力バッファ４５へのデータ転送は、アドレスバッファ４７からのアドレス信号４７ａを受けるカラムデコーダ４８３の出力によって制御される。
【０２８４】
ロウデコーダ３は、メモリセルアレイ１に対して、メモリセルの選択を行う。具体的には、ロウデコーダ３は、制御ゲート線７、及び、選択ゲート線５、６の制御を行う。
【０２８５】
図２４は、第４の実施形態に係る半導体記憶装置の構成を例示する模式的回路図である。
前述したように、半導体記憶装置５４０にはメモリセルアレイ１が設けられており、メモリセルアレイ１には、第１及び第２メモリセルブロック１ａ及び１ｂが設けられている。 第１及び第２メモリセルブロック１ａ及び１ｂは、複数のメモリセルユニット４を有する。複数のメモリセルユニット４のそれぞれには、複数のデータ制御線７が接続されている。
【０２８６】
また、メモリセルユニット４の端部のそれぞれには、複数のメモリセルユニット４から１つのメモリセルユニット４を選択してデータ転送線ＢＬ（データ転送線ＢＬ１〜ＢＬ２ｎ）に接続するために、選択トランジスタが配置されている。それぞれの選択トランジスタのゲート電極は、選択ゲート線５及び選択ゲート線６にそれぞれ接続されている。
【０２８７】
データ転送線ＢＬは、データ制御線７と互いに直交する方向に伸び、データ制御線７と互いに直交する方向に所定の間隔をおいて配置されている。
メモリセルユニット４に含まれるメモリセルＭＣは、データ転送線ＢＬとデータ制御線７との交点に設けられる。メモリセルＭＣのそれぞれは、独立してデータの書き込み、保持、消去及び読み出しが可能となっている。
【０２８８】
これらメモリセルユニット４はデータ転送線方向、およびデータ制御線７方向に複数個形成されメモリセルマトリックスを形成している。図２４では、図をわかりやすくするために、メモリセルユニット４とデータ転送線との接続部は省略されているが、これらは図４(ｂ)で表しているように、ブロック選択線ＳＳＬ側の選択トランジスタを介してデータ転送線に接続されている。
【０２８９】
さらに、データ転送線の一端には、センスアンプ回路４６３が、トランジスタＱ１またはＱ２を介して接続されている。本実施の形態においては、メモリセルのパターン周期性を維持し、センスアンプ回路より単純な配線やトランジスタパターンを用いることによってメモリセルの占有率を上昇させるため、センスアンプ回路４６３はメモリセルブロック（第１及び第２メモリセルブロック１ａ及び１ｂ）の中及びその間に埋め込まれるのではなく、データ転送線ＢＬの一端にまとめて配置されている。
【０２９０】
データ転送線切り替え回路４９１は、センスアンプ回路４６３と、偶数番目（偶数Index）のデータ転送線または奇数番目（奇数Index）のデータ転送線と、の接続を切り替える。
【０２９１】
本実施の形態においては、データ転送線切り替え回路４９１は、図２４に表したトランジスタＱ１、Ｑ２からなる。トランジスタＱ１、Ｑ２からなるデータ転送線切り替え回路４９１は、偶数番目（偶数Index）のデータ転送線（例えば、ＢＬ２、ＢＬ４、ＢＬ６、・・・、ＢＬ２ｎ−２、ＢＬ２ｎ）と、奇数番目（奇数Index）のデータ転送線（例えば、ＢＬ１、ＢＬ３、ＢＬ５、・・・、ＢＬ２ｎ−３、ＢＬ２ｎ−１）とを選択的にセンスアンプ回路４６３に接続するための回路となっている。
そして、このデータ転送線切り替え回路４９１を構成するトランジスタＱ１、Ｑ２の制御ゲート端子ＳＥＮ１およびＳＥＮ２への信号を制御回路４０により制御することで、奇数番目（奇数Index）のデータ転送線と偶数番目（偶数Index）のデータ転送線とを切り替える。すなわち、制御回路４０ａにより奇数番目（奇数Index）のデータ転送線に接続されたメモリセルユニットが有するメモリセルの出力と、偶数番目（偶数Index）のデータ転送線に接続されたメモリセルユニットが有するメモリセルの出力と、が異なるタイミングで行われることができるようになっている。
【０２９２】
さらに、図２３に例示をしたように、複数のメモリセルユニット４が接続されたデータ制御線７の一端には、データ制御線７を駆動するデータ制御線ドライバ２（データ制御線ドライバ２ａ及び２ｂ）が設けられている。
ここで、図２３に例示したように、Ｘ軸方向において隣接する複数のメモリセルユニット４において、データ制御線ドライバ２の配置を容易にし、１つのメモリセルブロック（例えば第１メモリセルブロック１ａ）のデータ制御線７間のスキューを揃えるために、データ制御線ドライバ２は、２つに分割され、データ制御線ドライバ２ａ及び２ｂとして、メモリセルブロックの両端に設けられている。
【０２９３】
図１において例示をしたように、側壁加工によってデータ転送線を形成した場合には、配線抵抗が低い低抵抗配線Ｌ１と、配線抵抗が低抵抗配線Ｌ１よりも高い高抵抗配線Ｌ２とが、Ｙ軸方向に、交互に並んで形成される。よって、奇数番目（奇数Index）のデータ転送線同士、偶数番目（偶数Index）のデータ転送線同士においては配線抵抗を揃えることができる。その結果として、奇数番目（奇数Index）のデータ転送線同士、偶数番目（偶数Index）のデータ転送線同士においては遅延時間（配線遅延）を揃えることができる。
【０２９４】
すなわち、奇数番目（奇数Index）のデータ転送線同士、偶数番目（偶数Index）のデータ転送線同士をそれぞれ組とすれば、それぞれの組の中においては奇数番目（奇数Index）のデータ転送線と偶数番目（偶数Index）のデータ転送線とを混在させた場合よりも遅延時間（配線遅延）を揃えることができる。
そのため、データ転送線切り替え回路４９１により奇数番目（奇数Index）のデータ転送線同士、偶数番目（偶数Index）のデータ転送線同士ごとにセンスアンプ回路４６３に接続されるデータ転送線における遅延時間（配線遅延）のばらつきを、すべてのデータ転送線を混在させてセンスアンプ回路に接続した場合における遅延時間（配線遅延）のばらつきよりも、小さくまとめることができる。
よって、奇数番目（奇数Index）のデータ転送線と偶数番目（偶数Index）のデータ転送線ごとに接続されたメモリセルユニット４において同時に読み出しや書き込みを行う場合に、遅延時間（配線遅延）の差の分、回路動作マージンを縮小しても回路を正常動作させることができる。そのため、回路動作を高速化できるので、従来よりも高速の読み出しや書き込みを実現できる。
【０２９５】
ここで、第３の実施形態において例示をしたものと同様に、偶数番目（偶数Index）のデータ転送線と、奇数番目（奇数Index）のデータ転送線とにおいて、それぞれ、読み出しができるタイミングを、ｔ１、ｔ２、ｔ３’、ｔ４’またはｔ１、ｔ２、ｔ３、ｔ４と異なって設定するようにすることにより、読み出し時間を短縮することができる。
【０２９６】
なお、図２１に例示をしたものと同様に、まず、奇数番目（奇数Index）のデータ転送線に接続されたセンスアンプ回路４６３から最も遠いメモリセルの読み出し時間と、偶数番目（偶数Index）のデータ転送線に接続されたセンスアンプ回路４６３から最も遠いメモリセルの読み出し時間とを比較し、短い時間にて読み出しができるタイミングを、ｔ１、ｔ２、ｔ３’、ｔ４’またはｔ１、ｔ２、ｔ３、ｔ４よりも短縮して設定する。この設定には、例えば、半導体記憶装置内のＲＯＭに記憶されたデータを用いてもよいし、ヒューズに記憶されたデータを用いてもよい。
【０２９７】
そのため、本実施の形態においては、奇数番目（奇数Index）のデータ転送線に接続されたメモリセルの読み出し時間のタイミングを決めるパラメータと、偶数番目（偶数Index）のデータ転送線に接続されたメモリセルの読み出し時間のタイミングを決めるパラメータとを、それぞれ別にＲＯＭまたはヒューズに保持させておくことが特徴となる。
【０２９８】
また、本実施の形態においては、奇数番目（奇数Index）のデータ転送線に接続されたメモリセルのデータと、偶数番目（偶数Index）のデータ転送線に接続されたメモリセルのデータと、メモリとしての論理アドレスを入れ替えることにより、配線抵抗の低いデータ転送線に接続されたメモリセルのデータを配線抵抗の高いデータ転送線に接続されたメモリセルよりも先に出力するようにすることができる。
【０２９９】
なお、本実施の形態においても、偶数番目（偶数Index）のデータ転送線と奇数番目（奇数Index）のデータ転送線のデータ読み出しのタイミングｔ０、ｔ１、ｔ２については、偶数番目（偶数Index）のデータ転送線と奇数番目（奇数Index）のデータ転送線とにおいて同時に行って、読み出しシーケンスの時間を短縮してもよい。
【０３００】
例えば、ｔ０からｔ１の間に、読み出しを行うデータ制御線の電圧を例えばＶｒｅｆとし、他のデータ制御線の電圧をＶｒｅａｄとし、ソース線側の選択トランジスタおよびドレイン側の選択トランジスタを遮断状態から導通状態にして、データ転送線の電位を上昇させるようにする。その結果、読み出しを行うＮＡＮＤストリングを導通状態として電位を上昇させることにより、読み出しを行うデータ制御線の電圧を他のデータ制御線の電圧よりも前に上昇させることができる。そのため、他のデータ制御線のＶｒｅａｄへの電圧上昇によるＮＡＮＤストリングのチャネル部分の容量結合による電圧上昇を防ぐことができる。
次に、ｔ１からt２の間に、ソース線側の選択トランジスタまたはドレイン側の選択トランジスタを導通状態から遮断状態にする。
【０３０１】
その後、例えば、前述したステップＳＥ５やステップＳＥ９において、ｔ２からｔ３’の間でソース線側の選択トランジスタまたはドレイン側の選択トランジスタを遮断状態から導通状態にすることにより、メモリセルのデータをセンスアンプ回路に読み出す。
また、前述したステップＳＥ６やステップＳＥ１０において、ｔ２からt３の間でソース線側の選択トランジスタまたはドレイン側の選択トランジスタを遮断状態から導通状態にすることにより、メモリセルのデータをセンスアンプ回路に読み出す。
【０３０２】
第４の実施形態に係る半導体記憶装置５４０においても、奇数番目（奇数Index）のデータ転送線同士、偶数番目（偶数Index）のデータ転送線同士をそれぞれ組としているので、すべてのデータ転送線を混在させた場合よりも遅延時間（配線遅延）を揃えることができる。
そのため、データ転送線切り替え回路４９１により奇数番目（奇数Index）のデータ転送線同士、偶数番目（偶数Index）のデータ転送線同士ごとにセンスアンプ回路４６３に接続されるデータ転送線における遅延時間（配線遅延）のばらつきを、すべてのデータ転送線を混在させてセンスアンプ回路に接続した場合における遅延時間（配線遅延）のばらつきよりも、小さくまとめることができる。
よって、奇数番目（奇数Index）のデータ転送線と偶数番目（偶数Index）のデータ転送線ごとに接続されたメモリセルユニット４において同時に読み出しや書き込みを行う場合に、遅延時間（配線遅延）の差の分、回路動作マージンを縮小しても回路を正常動作させることができる。そのため、回路動作を高速化できるので、従来よりも高速の読み出しや書き込みを実現できる。
【０３０３】
また、制御回路４０ａにより制御回路４０ａにより奇数番目（奇数Index）のデータ転送線に接続されたメモリセルユニットが有するメモリセルの出力と、偶数番目（偶数Index）のデータ転送線に接続されたメモリセルユニットが有するメモリセルの出力と、が異なるタイミングで行われる。そのため、回路動作を高速化できるので、従来よりも高速の読み出しや書き込みを実現できる。
また、配線抵抗が低いデータ転送線に接続されたメモリセルのデータを先に出力するようにすることができる。例えば、配線抵抗が低いデータ転送線に接続されたメモリセルユニットが有するメモリセルの出力は、配線抵抗が高いデータ転送線に接続されたメモリセルユニットが有するメモリセルの出力よりも先に行われるようにすることができる。その結果、より高速の読み出しや書き込みを実現できる。
また、配線抵抗が低いデータ転送線に接続されたメモリセルのうちよりセンスアンプ回路に近いもののデータを先に出力するようにすることができる。配線抵抗が低いデータ転送線においてセンスアンプ回路４６３により近い位置に設けられたメモリセルのデータ出力が、より遠い位置に設けられたメモリセルのデータ出力よりも先に行われるようにすることができる。配線抵抗が高いデータ転送線においてセンスアンプ回路４６３により近い位置に設けられたメモリセルのデータ出力が、より遠い位置に設けられたメモリセルのデータ出力よりも先に行われるようにすることができる。すなわち、制御回路４０ａは、複数の第１配線に接続された複数の第１メモリセルユニットが有する複数のメモリセルのデータ読み出し時間が、複数の第２配線に接続された複数の第２メモリセルユニットが有する複数のメモリセルのデータ読み出し時間より短い場合、複数の第１メモリセルユニットが有する複数のメモリセルのデータを複数の第２メモリセルユニットが有する複数のメモリセルのデータよりも先に出力するようにすることができる。その結果、さらに高速の読み出しや書き込みを実現できる。そのため、動作特性及び信頼性を向上した半導体記憶装置を提供できる。
【０３０４】
（第５の実施形態）
次に、第５の実施形態に係る半導体記憶装置について例示をする。
まず、メモリセルに流れる電流Icellが減少することで生じる読み出し速度の低下に関して説明をする。
データ転送線に印加される電圧が一定の場合には、センスアンプ回路の近傍に接続されたメモリセルに比べ、センスアンプ回路からもっとも遠くに接続されたメモリセルではデータ転送線の直列抵抗が重畳されるため、メモリセルに流れる電流Icellが減少する。
【０３０５】
図２５は、メモリセルの電流−電圧特性を例示する模式グラフ図である。
図２５は、例えば、ドレイン電極に０．３Ｖから１Ｖの間の一定の電圧を加えた場合である。また、横軸はメモリセルトランジスタのソース電圧に対するゲート電圧を表し、縦軸はメモリセルのドレイン電流を対数表示したものである。
図２５に表すように、サブスレッショルド係数によるしきい値のばらつき幅は、メモリセルに流れる電流（ドレイン電流）が小さくになるにつれ増大する。
図中の実線は、平均的なしきい値を持つメモリセルの電流−電圧特性を表したものである。メモリセルのドレイン電流が、５極管しきい値（pentode threshold voltage）に比較して十分低い場合には、ゲート電圧に対して、対数的に依存するサブスレッショルド特性を示すことになる。
【０３０６】
また、図中の破線は、しきい値が低いメモリセルに対する電流−電圧特性を表したものである。ここで、しきい値が低いメモリセルでは、例えば、平均的なしきい値を持つメモリセルよりも実効ゲート長が短くなる。そして、ドレイン電極に０．３Ｖから１Ｖの間の一定の電圧が印加されると、平均的なしきい値を持つメモリセルの場合と比べて、ドレインとソース間にパンチスルー電流が多く流れ、短チャネル効果が悪化する。その結果、サブスレッショルド特性の傾きは、平均的なしきい値を持つメモリセルの場合よりも大きくなる。
【０３０７】
一方、図中の一点鎖線は、しきい値が高いメモリセルに対する電流−電圧特性を表したものである。ここで、しきい値が高いメモリセルでは、例えば、平均的なしきい値を持つメモリセルよりも実効ゲート長が長くなる。そして、ドレイン電極に０．３Ｖから１Ｖの間の一定の電圧が印加されると、平均的なしきい値を持つメモリセルの場合と比べて、ドレインとソース間に流れるパンチスルー電流が抑制され、短チャネル効果が改善する。その結果、サブスレッショルド特性の傾きは、平均的なしきい値を持つメモリセルの場合よりも小さくなる。
【０３０８】
ここで、メモリセルに流れるドレイン電流が大きいＩ１と、ドレイン電流が小さいＩ２とで、メモリセルのしきい値のばらつきを比較する。図２５に表すように、ドレイン電流Ｉ１の場合のしきい値のばらつきはしきい値幅１となり、ドレイン電流Ｉ２の場合のしきい値のばらつきはしきい値幅２となる。そして、電流がより低い場合のしきい値幅２は、しきい値幅１よりも大きくなる。この様なメモリセルのサブスレッショルド係数のばらつきによって、メモリセルに流れる電流がより低い場合には、メモリセル間のしきい値のばらつきも増加する。
【０３０９】
一方、センスアンプ回路に接続されているデータ転送線端の電圧振幅ΔＶを大きくしようとすると、センスアンプ回路からもっとも遠いメモリセルでは、充分なメモリセル電流を確保できないという問題が生じる。
また、データ転送線の電流が安定するまでの時間に影響するものとして、データ転送線間の容量結合により、（データ転送線の容量）×（データ転送線の抵抗）の積の時定数分の遅延以外に、（データ転送線容量）×（ΔＶ/Icell）に比例する成分がある。そのため、センスアンプ回路に接続されているデータ転送線端の電圧振幅ΔＶが大きくとなると、より遅延が増加してしまう。
この場合、データ転送線端の電圧振幅ΔＶを小さくすると、センスアンプ感度の高いセンスアンプ回路が必要となる。センスアンプ感度の高いセンスアンプ回路とするためには、例えば、センスアンプ回路の入力に使われるトランジスタのゲート面積を大きくする必要があり、センスアンプ回路面積が増加することになる。
【０３１０】
そのため、本実施の形態においては、センスアンプ回路から遠いメモリセルにおいて読み出しを行う際にデータ転送線の電圧変動を増大させて、メモリセル電流を増加させることにより、読み出し速度が低下するのを抑制するようにしている。
【０３１１】
図２６は、第５の実施形態に係る半導体記憶装置の構成を例示するブロック図である。
第５の実施形態に係る半導体記憶装置５５０もＮＡＮＤ型ＥＥＰＲＯＭを例にして説明する。
図２６に例示をしたものは、図１６に例示をしたものと比較して、センスアンプ回路４６１に接続されたレジスタ４７１（第１レジスタ）と、センスアンプ回路４６２に接続されたレジスタ４７２（第２レジスタ）とをさらに備えたところが異なっている。なお、図１６などにおいて例示をしたものと同様の内容については説明を適宜省略する。
【０３１２】
奇数番目（奇数Index）のデータ転送線と偶数番目（偶数Index）のデータ転送線とに接続された各メモリセルユニット４までの配線抵抗値は、予め測定されレジスタ４７１、４７２に格納されている。
これらの配線抵抗値は、例えば、製品出荷前のテストなどにより予め測定しておくことによりレジスタ４７１、４７２に格納される。
【０３１３】
なお、レジスタ４１７、４７２に格納されるのは配線抵抗値だけでなく、偶数番目（偶数Index）のデータ転送線の直列抵抗値から奇数番目（奇数Index）のデータ転送線の直列抵抗値を引いた差（ΔＲ）を格納してもよい。また、レジスタ４１７、４７２にΔＲ×Icellに近い電圧を格納させておいてもよい。ここで、Icellは、例えば、製品出荷前のテストなどにより測定することが可能である。
【０３１４】
すなわち、レジスタ４７１、４７２は、各メモリセルユニット４ごとに予め測定された配線抵抗値などを格納する。
【０３１５】
第５の実施形態に係る半導体記憶装置５５０は、センスアンプ回路４６１、４６２に近いメモリセルユニットと、センスアンプ回路４６１、４６２から遠いメモリセルユニットとで、読み出し時のデータ転送線電圧を変更する。
すなわち、メモリセルにおける読み出しを行う時に、センスアンプ回路４６１によりデータ転送線を充電する電圧と、センスアンプ回路４６２によりデータ転送線を充電する電圧とが、メモリセルユニットの位置によって異なる。
【０３１６】
つまり、センスアンプ回路４６１は、メモリセルにおける読み出しを行う時に、メモリセルユニットの位置とレジスタ４７１に格納された配線抵抗値とに基づいて、データ転送線に印加する電圧を変化させる。また、センスアンプ回路４６２は、メモリセルにおける読み出しを行う時に、メモリセルユニットの位置とレジスタ４７２に格納された配線抵抗値とに基づいて、データ転送線に印加する電圧を変化させる。
【０３１７】
例えば、センスアンプ回路から遠いメモリセルユニットにおいて読み出しを行う場合、センスアンプ回路に近いメモリセルユニットにおいて読み出しを行う場合よりも、データ転送線に印加する電圧を上昇させることにより、メモリセルに流れる電流を増大させる。この際、奇数番目（奇数Index）のデータ転送線に接続されたメモリセルと、偶数番目（偶数Index）のデータ転送線に接続されたメモリセルとに流れる電流をほぼ同等とすることで、読み出し電流がより一定となるようにされる。
なお、以下においては、読み出し時の動作について説明するが、書き込みのベリファイ時の動作も同様である。そのため、書き込み時の動作についてはその説明を省略する。
【０３１８】
半導体記憶装置５５０の回路構成としては、前述した半導体記憶装置５３０の回路構成とほぼ同様であるが、読み出し時の駆動方法に本実施形態の特色がある。
そのため、図１８（ａ）に例示をしたものと同様のメモリセル配置の場合を例に挙げて説明する。
図２７（ａ）は、センスアンプ回路、メモリセルユニットなどの配置を例示する模式図である。図２７（ａ）に表したものは、図１８（ａ）において例示をしたものと同様の配置をしている。
【０３１９】
メモリセルユニット４ｃはセンスアンプ回路４６１に接続され、センスアンプ回路４６１から最も遠いメモリセルユニットを表している。メモリセルユニット４ｂはセンスアンプ回路４６２に接続され、センスアンプ回路４６２から最も遠いメモリセルユニットを表している。また、「ｃ」はセンスアンプ回路４６１から最も遠いデータ転送線端を表し、「ｂ」はセンスアンプ回路４６２から最も遠いデータ転送線端を表している。また、「ａ」はセンスアンプ回路４６１から最も近いデータ転送線位置を表し、「ｄ」はセンスアンプ回路４６２から最も近いデータ転送線位置を表している。
【０３２０】
ここで、図２７（ａ）においては、奇数番目（奇数Index）のデータ転送線であるＢＬ１、ＢＬ３、ＢＬ５、・・・、ＢＬ（２ｎ−１）が上側に記載されているセンスアンプ回路４６２に接続されている。また、偶数番目（偶数Index）のデータ転送線であるＢＬ２、ＢＬ４、ＢＬ６、・・・、ＢＬ２ｎが下側に記載されているセンスアンプ回路４６１に接続されている。
【０３２１】
図２７（ｂ）は、配線抵抗に差があった場合において同時読み出しを行う場合のリードタイミングを例示する模式図である。すなわち、接続された奇数番目（奇数Index）のデータ転送線と偶数番目（偶数Index）のデータ転送線との配線抵抗に差があった場合において同時読み出しを行う場合のリードタイミングを例示する模式図である。
【０３２２】
例えば、センスアンプ回路４６１、センスアンプ回路４６２を同時に駆動した場合のメモリセル４ｃ、メモリセル４ｄにおける電圧の変化を例示する模式的グラフ図である。この場合、センスアンプ回路４６１よりもセンスアンプ回路４６２に近いメモリセルにおける読み出しを行う場合のデータ転送線の電圧とタイミングを表している。
【０３２３】
図２７（ｂ）に表すように、偶数番目（偶数Index）のデータ転送線には、センスアンプ回路４６１によってｔ０からｔ１までの間にＧＮＤからＶＢＬ１−eまで電圧が印加される。一方、奇数番目（奇数Index）のデータ転送線には、センスアンプ回路４６２によってｔ０からｔ１までの間にＧＮＤからＶＢＬ２−oまで電圧が印加される。すなわち、ｔ０からｔ１までの間にＧＮＤからＶＢＬ１−ｅ、ＶＢＬ２−ｏまでそれぞれ充電される。
【０３２４】
ここで、偶数番目（偶数Index）のデータ転送線に印加される電圧をＶＢＬ１−ｅ、ＶＢＬ２−ｅとし、奇数番目（奇数Index）データ転送線に印加される電圧をＶＢＬ１−ｏ、ＶＢＬ２−ｏとする。ただし、両者を総称して、単にＶＢＬ１、ＶＢＬ２と称する場合もある。なお、ＶＢＬ１−ｅとＶＢＬ１−ｏ、または、ＶＢＬ２−ｅとＶＢＬ２−ｏは同じ値で有っても良いし、異なる値であっても良い。
【０３２５】
ここで、センスアンプ回路４６１よりもセンスアンプ回路４６２に近いメモリセルにおいて読み出しを行う場合、奇数番目（奇数Index）のデータ転送線に接続されたメモリセルはセンスアンプ回路４６２までのデータ転送線長が短くデータ転送線の直列抵抗が低くなる。一方、偶数番目（偶数Index）のデータ転送線に接続されたメモリセルはセンスアンプ回路４６１までのデータ転送線長が長く、データ転送線の直列抵抗がより高くなる。
【０３２６】
この場合、センスアンプ回路４６１よりもセンスアンプ回路４６２に近いメモリセルにおいて読み出しを行う場合、偶数番目（偶数Index）のデータ転送線の直列抵抗値から奇数番目（奇数Index）のデータ転送線の直列抵抗値を引いた差をΔＲ、読み出し時にメモリセルに流れる電流をIcellとすると、ＶＢＬ１−eはＶＢＬ２−ｏにΔＲ×Icellを加えた値となる。その様にすれば、センスアンプ回路４６１から遠い位置に配置されたメモリセルと、センスアンプ回路４６２から近い位置に配置されたメモリセルとで、メモリセルに流す電流をほぼ同じにすることが出来る。
【０３２７】
例えば、ＶＢＬ１−ｅは、データ転送線の３/４の長さに相当する配線の直列抵抗が接続されたメモリセルに流れる電流となるような電圧とし、データ転送線同士における電圧が等しくなるようにするのが望ましい。ここで、メモリセルが接続されたデータ転送線の位置までの直列抵抗から、センスアンプ回路に接続されたデータ転送線の位置の直列抵抗を引いた差をΔＲ１とする。また、読み出し時にデータ転送線の１／４の長さに相当する配線の直列抵抗が接続されたメモリセルに流れる電流をIcellとする。
【０３２８】
このとき、ＶＢＬ１−ｅはＶＢＬ２−ｏに（１／２）×ΔＲ１×Icellを加えた値とすることで、センスアンプ回路４６１から遠い位置に配置されたメモリセルに流れる電流と、センスアンプ回路４６１に近い位置に配置されたメモリセルに流れる電流とを、より一定にすることができる。具体的には、ΔＲ１がデータ転送線の抵抗以外のメモリセルの直列抵抗成分に比べて十分小さい場合、メモリセルアレイ１におけるメモリセル（メモリセルが属するメモリセルブロックの場合もある）の配置位置によるデータ転送線上の位置における配線抵抗変動を、±（１／４）×ΔＲ１×Icell以下と最も抑えることができる。
【０３２９】
また、図１８に例示をしたものでは、読み出し時のデータ転送線の電圧は、偶数番目（偶数Index）のデータ転送線と奇数番目（奇数Index）のデータ転送線とで等しくしたが本実施の形態のようにＶＢＬ１−ｅをＶＢＬ２−ｏに対して、例えば、０．１Ｖから１Ｖの範囲の高い電圧とすることにより、センスアンプ回路４６１から遠い位置に配置されたメモリセル４ｃと、センスアンプ回路４６２に近い位置に配置されたメモリセル４ｄとで、メモリセルに流れる電流の差を縮小することができる。
【０３３０】
また、このようにすることにより、偶数番目（偶数Index）のデータ転送線と奇数番目（奇数Index）のデータ転送線の両方にＶＢＬ１−ｅの電圧を印加した場合と比べて、メモリセルに流れる最小電流を維持しつつ、奇数番目（奇数Index）のデータ転送線に接続されたメモリセルに流れる電流を小さくすることができる。そのため、半導体記憶装置の消費電力をより削減することができるとともに、奇数番目（奇数Index）のデータ転送線に大きな電流が流れることによる配線の信頼性低下を抑えることができる。
【０３３１】
また、図２７（ｃ）は、センスアンプ回路４６１、センスアンプ回路４６２を同時に駆動した場合のメモリセル４ａ、メモリセル４ｂにおける電圧の変化を例示する模式的グラフ図である。すなわち、センスアンプ回路４６２よりもセンスアンプ回路４６１に近いメモリセルにおける読み出しを行う場合のデータ転送線の電圧とタイミングを表している。
【０３３２】
図２７（ｃ）に表すように、偶数番目（偶数Index）のデータ転送線には、センスアンプ回路４６１によってｔ０からｔ１までの間にＧＮＤからＶＢＬ２−ｅまで電圧が印加される。一方、奇数番目（奇数Index）のデータ転送線には、センスアンプ回路４６２によってｔ０からｔ１までの間にＧＮＤからＶＢＬ１−ｏまで電圧が印加される。すなわち、ｔ０からｔ１までの間にＧＮＤからＶＢＬ１−ｏ、ＶＢＬ２−ｅまでそれぞれ充電される。
【０３３３】
ここで、センスアンプ回路４６２よりもセンスアンプ回路４６１に近いメモリセルにおいて読み出しを行う場合、偶数番目（偶数Index）のデータ転送線に接続されたメモリセルはセンスアンプ回路４６１までのデータ転送線長が短くデータ転送線の直列抵抗が低くなる。一方、奇数番目（奇数Index）のデータ転送線に接続されたメモリセルはセンスアンプ回路４６２までのデータ転送線長が長く、データ転送線の直列抵抗がより高くなる。
【０３３４】
ここで、センスアンプ回路４６２よりもセンスアンプ回路４６１に近いメモリセルにおいて読み出しを行う場合、偶数番目（偶数Index）のデータ転送線の直列抵抗値から奇数番目（奇数Index）のデータ転送線の直列抵抗値を引いた差をΔＲ、読み出し時にメモリセルに流れる電流をIcellとすると、ＶＢＬ１−ｏはＶＢＬ２−ｅにΔＲ×Icellを加えた値となる。その様にすれば、センスアンプ回路４６２から遠い位置に配置されたメモリセルと、センスアンプ回路４６１から近い位置に配置されたメモリセルとで、メモリセルに流す電流をほぼ同じにすることが出来る。
【０３３５】
また、このようにすることにより、偶数番目（偶数Index）のデータ転送線と奇数番目（奇数Index）のデータ転送線の両方にＶＢＬ１−ｏの電圧を印加した場合と比べて、メモリセルに流れる最小電流を維持しつつ、偶数番目（偶数Index）のデータ転送線に接続されたメモリセルに流れる電流を小さくすることができる。そのため、半導体記憶装置の消費電力をより削減することができるとともに、偶数番目（偶数Index）のデータ転送線に大きな電流が流れることによる配線の信頼性低下を抑えることができる。
【０３３６】
次に、図２７（ｂ）、（ｃ）に表すように、ｔ１からｔ２において、データ転送線の電圧を一定に維持する。すなわち、ＶＢＬ１、ＶＢＬ２をそれぞれ一定に維持する期間（ｔ１〜ｔ２）を設ける。ここで、メモリセルの読み出しを行う場合、電流端子が直列に接続されたメモリセルに対して、メモリセルに割り当てられたデータのうち最大値を有するしきい値より高い電位であるＶｒｅａｄを制御ゲートに接続されたデータ制御線に印加するようにする。
【０３３７】
この場合、読み出しを行うデータ制御線の電圧をＶｒｅｆとすれば、それに隣接するデータ制御線の電位はＶｒｅａｄであるので、容量結合によって読み出しを行うデータ制御線の電圧Ｖｒｅｆからの電圧変動が生じる。この電圧変動によってしきい値を越えた場合の誤読み出しを防ぐために、容量結合による電圧変動を収束させるための時定数より長いｔ１からｔ２の期間、データ転送線の電圧を一定に維持するようにしている。
【０３３８】
ここで、例えば、ｔ０からｔ１の間に、読み出しを行うデータ制御線の電圧を例えばＶｒｅｆとし、他のデータ制御線の電圧をＶｒｅａｄとし、ソース線側の選択トランジスタおよびドレイン側の選択トランジスタを遮断状態から導通状態にして、データ転送線の電位を上昇させるようにする。その結果、読み出しを行うＮＡＮＤストリングを導通状態として電位を上昇させることにより、読み出しを行うデータ制御線の電圧を他のデータ制御線の電圧よりも前に上昇させることができる。そのため、他のデータ制御線のＶｒｅａｄへの電圧上昇によるＮＡＮＤストリングのチャネル部分の容量結合による電圧上昇を防ぐことができる。
【０３３９】
次に、ｔ１からt２の間に、ソース線側の選択トランジスタまたはドレイン側の選択トランジスタを導通状態から遮断状態にする。
ついで、ｔ２からｔ３の間に、データ転送線に充電した電荷を、例えば、ソース線側の選択トランジスタまたはドレイン側の選択トランジスタを遮断状態から導通状態にすることにより、放電する。
【０３４０】
この際、センスアンプ回路４６１およびセンスアンプ回路４６２にて、メモリセルの電荷の大小を判断する。例えば、センスアンプ回路４６１にて、センスアンプ回路４６１に接続された端のデータ転送線の電位の大小をある基準値（例えば、図２７（ｂ）に例示したＶＢＬ１_ｔｈ）と比較して大小の測定を行うことにより、メモリセルの電荷の大小を判断する。また、センスアンプ回路４６２にて、センスアンプ回路４６２に接続された端のデータ転送線の電位の大小をある基準値（例えば、図２７（ｂ）に例示したＶＢＬ２_ｔｈ）と比較して大小の測定を行うことにより、メモリセルの電荷の大小を判断する。
【０３４１】
ここで、図２７（ｂ）においてメモリセルの論理値が"０"の場合、つまり、書き込み状態（メモリセルのしきい値がＶｒｅｆよりも大きい）の場合、書き込みしきい値より低いＶｒｅｆ値によって判断するため、メモリセル電流は流れず、偶数番目（偶数Index）のデータ転送線の電位は、ＶＢＬ１−ｅに保たれる。また、奇数番目（奇数Index）のデータ転送線の電位は、ＶＢＬ２−ｏに保たれる。
【０３４２】
一方、図２７(ｂ)においてメモリセルの論理値が"１"の場合、つまり、例えば、消去状態（メモリセルのしきい値がＶｒｅｆよりも小さい）の場合、消去しきい値より高いＶｒｅｆ値によって判断するため、メモリセル電流が流れ、偶数番目（偶数Index）のデータ転送線、および、奇数番目（奇数Index）のデータ転送線の電位が低下する。
【０３４３】
なお、上記は、偶数番目（偶数Index）のデータ転送線に接続されたメモリセルの論理状態と、奇数番目（奇数Index）のデータ転送線に接続されたメモリセルの論理状態が同じ場合で説明をしている。しかし、偶数番目（偶数Index）のデータ転送線に接続されたメモリセルの論理状態と、奇数番目（奇数Index）のデータ転送線に接続されたメモリセルの論理状態が異なる場合があるのは言うまでもない。
【０３４４】
また、図２７(ｃ)に例示をした場合には、センスアンプ回路４６２にて、センスアンプ回路４６２に接続された端のデータ転送線の電位の大小をある基準値（例えば、図２７（ｃ）に例示したＶＢＬ１_ｔｈ）と比較して大小の測定を行うことにより、メモリセルの電荷の大小を判断する。また、センスアンプ回路４６１にて、センスアンプ回路４６１に接続された端のデータ転送線の電位の大小をある基準値（例えば、図２７（ｃ）に例示したＶＢＬ２_ｔｈ）と比較して大小の測定を行うことにより、メモリセルの電荷の大小を判断する。
【０３４５】
ここで、図２７（ｃ）においてメモリセルの論理値が"０"の場合、つまり、書き込み状態（メモリセルのしきい値がＶｒｅｆよりも大きい）の場合、書き込みしきい値より低いＶｒｅｆ値によって判断するため、メモリセル電流は流れず、偶数番目（偶数Index）のデータ転送線の電位は、ＶＢＬ２−ｅに保たれる。また、奇数番目（奇数Index）のデータ転送線の電位は、ＶＢＬ１−ｏに保たれる。
【０３４６】
一方、図２７(ｃ)においてメモリセルの論理値が"１"の場合、つまり、例えば、消去状態（メモリセルのしきい値がＶｒｅｆよりも小さい）の場合、消去しきい値より高いＶｒｅｆ値によって判断するため、メモリセル電流が流れ、偶数番目（偶数Index）のデータ転送線、および、奇数番目（奇数Index）のデータ転送線の電位が低下する。
【０３４７】
ここで、前述したように、センスアンプ回路４６１、４６２から遠いメモリセルと、センスアンプ回路４６１、４６２に近いメモリセルとのセル電流Icellの差を縮小できるため、データ転送線のＶＢＬ１−ｏとＶＢＬ１_ｔｈとの差と、ＶＢＬ２−ｅとＶＢＬ２_ｔｈとの差とを小さくすることができるので、ｔ２とｔ３との間における時間（メモリセル電流を測定する時間）をほぼ等しくすることができる。
【０３４８】
なお、センスアンプ回路４６１およびセンスアンプ回路４６２にて、データ転送線に流れる電流を測定することにより、メモリセルの電荷の大小を判断してもよい。この場合、センスアンプ回路からのデータ転送線長が異なっていても、偶数番目（偶数Index）のデータ転送線と奇数番目（奇数Index）のデータ転送線とで、メモリセルに流れる電流を揃えることができる。そのため、ｔ２とｔ３との間における時間に相当するセンスアンプ回路４６１とセンスアンプ回路４６２とにおいてメモリセルの電荷の大小を判断するのに必要な時間を、より揃えることができる。
【０３４９】
また、この場合、メモリセルユニットのビット線コンタクトに印加する電圧を、偶数番目（偶数Index）のデータ転送線と、奇数番目（奇数Index）のデータ転送線とでより揃えることができる。この結果、読み出し時の電圧Ｖｒｅａｄとチャネルとの電位差によるしきい値変動（リードディスターブ）を偶数番目（偶数Index）のデータ転送線と奇数番目（奇数Index）のデータ転送線とで揃えることができ、より信頼性の高い半導体記憶装置を提供することができる。また、センスアンプ回路４６３から遠いメモリセルと、センスアンプ回路４６３に近いメモリセルとで読み出し時の電圧Ｖｒｅａｄとチャネルとの電位差によるしきい値変動（リードディスターブ）を揃えることができ、より信頼性の高い半導体記憶装置を提供することができる。
【０３５０】
以上では、消去状態（"１"）と書き込み状態（"０"）との２値を例としてあげているが、勿論、多値の場合にも適用させることができる。その様な場合には、例えば、消去状態と書き込み状態とに隣接する状態のしきい値を設けるようにすればよい。
【０３５１】
ここで、センスアンプ回路４６１およびセンスアンプ回路４６２とを同時に同じタイミングで駆動する場合（図１８において例示をした場合）、偶数番目（偶数Index）のデータ転送線に接続されたメモリセルと、奇数番目（奇数Index）のデータに接続されたメモリセルとで、同じタイミングで読み出しを行うためには、データ転送線に充電した電荷を放電する時間としてｔ３のタイミングまで待つ必要がある。そして、ｔ３からｔ４の間で、データ転送線に充電した電荷をさらに放電してＧＤＮ電位とし、次の読み出しのシーケンスの条件を揃えるようにする。
【０３５２】
本実施の形態においては、読み出し時、またはベリファイ読み出し時に、各メモリセルユニットのデータ転送線の長手方向における位置（センスアンプ回路からの位置）によって、データ転送線に印加する電圧を変化させるようにしている。そのため、各メモリセルに流れる電流をより揃えることができる。
【０３５３】
ここで、データ転送線に印加する電圧を変化させる方法としては、例えば、センスアンプ回路４６１よりもセンスアンプ回路４６２に近い第１メモリセルブロック１ａにおいて図２７（ｂ）に例示をした様な電圧印加を行い、センスアンプ回路４６２よりもセンスアンプ回路４６１に近い第２メモリセルブロック１ｂにおいて図２７（ｃ）に例示をした様な電圧印加を行うように切り替えを行うような方法を例示することができる。
【０３５４】
この場合、センスアンプ回路４６１および、センスアンプ回路４６２に、少なくとも２種類の電圧をデータ転送線に印加する回路を追加するか、メモリセルユニットの位置に応じて、データ転送線に印加する電圧を変化させる回路を追加すればよい。
ここで、レジスタ４７１、４７２には、各メモリセルユニット４ごとに予め測定された配線抵抗値が格納されているので、格納されている配線抵抗値に基づいて、少なくとも２種類の電圧を切り替えたり、データ転送線に印加する電圧を変化させたりすればよい。
【０３５５】
また、本実施の形態においては、２種類のデータ転送線に電圧を印加する場合を例示したが、次のように、２種類以上のデータ転送線に電圧を印加するようにすれば、本実施の形態に係る効果をより有効なものとすることが出来る。
【０３５６】
例えば、偶数番目（偶数Index）のデータ転送線における長さと、奇数番目（奇数Index）のデータ転送線における長さとの差が小さい、すなわち、センスアンプ回路４６１からメモリセルユニットまでの距離と、センスアンプ回路４６２からメモリセルユニットまでの距離との差が小さい場合には、ＶＢＬ１とＶＢＬ２の中間の電圧を、偶数番目（偶数Index）のデータ転送線、および、奇数番目（奇数Index）のデータ転送線に印加することにより、メモリセルに流れる電流をより一定とすることができる。
【０３５７】
また、ＶＢＬ１とＶＢＬ２の中間の電圧を印加するようにすることで、偶数番目（偶数Index）と奇数番目（奇数Index）のデータ転送線の両方にＶＢＬ１の電圧を印加する場合と比べてメモリセルの電流を小さくすることができる。
そのため、半導体記憶装置の消費電力をより削減することができるとともに、データ転送線に大きな電流が流れることによる配線の信頼性低下を抑えることができる。
【０３５８】
本実施の形態によれば、偶数番目（偶数Index）のデータ転送線と奇数番目（奇数Index）のデータ転送線とに接続されたメモリセルユニットにおける読み出しや書き込みを同時に行う場合、メモリセルに流れる電流Icellを、データ転送線の配線長に拠らず、より一定に保つことができる。また、メモリセルの電流を測定するのに必要な時間をより一定に揃えることができる。
【０３５９】
ここで、図２５において例示をしたように、サブスレッショルド係数によるしきい値のばらつき幅はメモリセルに流れる電流が小さくになるにつれ増大する。特に、センスアンプ回路から遠い位置にあるメモリセルブロックに属するメモリセルにおいて顕著となる。本実施の形態によれば、メモリセルに流れる電流の最小値を大きくすることができるので、センスアンプ回路のセンス電流を一定とし、しきい値のばらつき幅をより小さくすることができる。
この場合、図２５に表したように、センスアンプ回路のセンス電流が一定でない場合には、サブスレッショルド特性の傾きにより電流としきい値とが正の依存性を持つことから、しきい値ばらつきがより大きくなる。よって、消去状態（"１"）のメモリセルに流れる電流の値を一定とすることにより、しきい値のばらつきをより小さくできることは明らかである。
【０３６０】
一方、センスアンプ回路に接続されているデータ転送線端の電圧振幅ΔＶを大きくしようとすると、データ転送線の配線抵抗が高いため、センスアンプ回路からもっとも遠いメモリセルでは、充分なメモリセル電流Icellを確保できないという問題が生じる。
また、データ転送線の電流が安定するまでの時間に影響するものとして、データ転送線間の容量結合により、（データ転送線の容量）×（データ転送線の抵抗）の積の時定数分の遅延以外に、（データ転送線容量）×（ΔＶ/Icell）に比例する成分がある。そのため、センスアンプ回路に接続されているデータ転送線端の電圧振幅ΔＶが大きくとなると、より遅延が増加してしまう。
【０３６１】
本実施の形態によれば、メモリセルに流れる電流の最小値を大きくすることができるので、（データ転送線容量）×（ΔＶ/Icell）に比例する遅延時間を短くすることができる。また、データ転送線端の電圧振幅ΔＶが小さくなると、センスアンプ感度が高いセンスアンプ回路が必要となる。センスアンプ感度の高いセンスアンプ回路とするためには、例えば、センスアンプ回路の入力に使われるトランジスタのゲート面積を大きくする必要があり、センスアンプ回路面積が増加することになる。
本実施の形態によれば、読み出し時におけるメモリセル電流Icellの最大値と最小値の差をより小さくすることができるので、センスアンプ回路の面積増大を防ぐことが出来る。そのため、本実施の形態によれば、配線間の遅延時間の差の分だけ回路動作マージンを縮小しても回路を正常動作させることができ、回路動作を高速化できる。よって、より高速な読み出しや、より高速なベリファイ読み出しを実現できる。
【０３６２】
次に、第５の実施形態に係る半導体記憶装置の変形例について例示をする。
図２８（ａ）は、メモリセルアレイとデータ転送線のレイアウトを例示する模式的回路図である。図２８（ｂ）は、読み出し時のデータ転送線の電圧について例示する模式的グラフ図である。
本変形例におけるメモリセルアレイとデータ転送線のレイアウトは、図２２において例示したものと同様である。そのため、図２２において例示をしたものと同様の内容については適宜省略する。
【０３６３】
図２８（ａ）に表したように半導体記憶装置５５１においては、センスアンプ回路４６１、センスアンプ回路４６２をメモリセルアレイ１を挟んで対峙するようにして設けるのではなく、メモリセルアレイ１の片側にまとめて配置するようにしている。
すなわち、センスアンプ回路４６１とセンスアンプ回路４６２はそれぞれまとまって配置されている。
【０３６４】
すなわち、本変形例においては、偶数番目（偶数Index）のデータ転送線の一端に接続されたセンスアンプ回路４６１、および、奇数番目（奇数Index）のデータ転送線の一端に接続されたセンスアンプ回路４６２が、メモリセルアレイ１に対して同じ側に、まとまって配置されている。そのため、周辺回路や電源配線を集中して配置させることが可能となる。また、このようにまとめてセンスアンプ回路４６１、センスアンプ回路４６２を配置すれば、センスアンプ回路４６１、センスアンプ回路４６２のそれぞれに接続されているデータ転送線の長さをほぼ同じようにすることができるので、センスアンプ回路４６１、センスアンプ回路４６２のそれぞれに接続されるメモリセルに対するデータ転送線間のばらつきを小さくできる効果もある。
【０３６５】
また、メモリセルアレイの両側にセンスアンプ回路が形成される実施形態と異なり、本変形例では、メモリセルの片側にセンスアンプ回路が形成されている。これにより、読み出し時における隣接データ転送線からのアレイノイズをより小さいものにすることができる。なぜなら、センスアンプ回路から遠い読み出しメモリセルブロックになるほど、メモリセルブロックの位置により変化するデータ転送線の充電電圧が高くなる。そのため、読み出し時においてメモリセルの論理値が"０"（メモリセルのしきい値がＶｒｅｆよりも大きい）の場合、センスアンプ回路から遠いメモリセルブロックのデータ転送線電圧はＶＢＬ２よりも高いＶＢＬ１となる。
このため、メモリセルアレイの両側にセンスアンプ回路が形成されている場合には、センスアンプ回路から近いメモリセルに接続されたデータ転送線に隣接する隣接データ線電圧がＶＢＬ２よりも高いＶＢＬ１となる。そのため、メモリセルの論理値が"０"の場合、隣接メモリセルのチャネルからの容量結合により、電流を測定するメモリセルに接続されたデータ転送線の電位がより上昇する問題が生じる。
【０３６６】
また、隣接する２本のデータ転送線の電圧が、メモリセルの論理値が"１"のメモリセルに接続されたデータ転送線で電圧がＶＢＬ２となり、かつ、このメモリセルに隣接するメモリセル（「隣接メモリセル」と称する）の論理値が"０"であり、隣接メモリセルに接続されたデータ転送線がＶＢＬ２より高いＶＢＬ１となる場合がある。このため、それぞれのデータ転送線に接続されたコンタクト間に発生するリーク電流を低く抑えることが難しくなる。
一方、メモリセルアレイの片側にセンスアンプが形成された場合には、同一のデータ選択線に接続されたメモリセルを読み出す場合において、隣接するデータ転送線電圧をほぼ揃えることができる。その結果、データ転送線間のコンタクト間のリーク電流をより低く抑えることができる。
【０３６７】
また、本実施の形態においても、センスアンプ回路４６１は、メモリセルにおける読み出しを行う時に、メモリセルユニットの位置とレジスタ４７１に格納された配線抵抗値とに基づいて、データ転送線に印加する電圧を変化させる。また、センスアンプ回路４６２は、メモリセルにおける読み出しを行う時に、メモリセルユニットの位置とレジスタ４７２に格納された配線抵抗値とに基づいて、データ転送線に印加する電圧を変化させる。なお、印加電圧を変化させることに関しては前述したものと同様のためその説明は適宜省略する。
【０３６８】
図２８（ｂ）は、センスアンプ回路４６１およびセンスアンプ回路４６２を同時に駆動して、メモリセルにおける読み出しを行う場合のデータ転送線の電圧とタイミングを表している。
ここで、例えば、センスアンプ回路４６１およびセンスアンプ回路４６２から遠い位置にある第１メモリセルブロック１ａに設けられたメモリセルユニットの場合のデータ転送線電圧をＶＢＬ１とする。また、例えば、センスアンプ回路４６１およびセンスアンプ回路４６２から近い位置にある第２メモリセルブロック１ｂに設けられたメモリセルユニットの場合のデータ転送線電圧をＶＢＬ１より低いＶＢＬ２とする。
【０３６９】
この場合、例えば、ＶＢＬ１は、データ転送線の３/４の長さに相当する配線の直列抵抗が接続されたメモリセルに流れる電流となるような電圧とし、データ転送線同士における電圧が等しくなるようにするのが望ましい。ここで、メモリセルが接続されたデータ転送線の位置までの直列抵抗から、センスアンプ回路に接続されたデータ転送線の位置の直列抵抗を引いた差をΔＲ１とする。また、読み出し時にデータ転送線の１／４の長さに相当する配線の直列抵抗が接続されたメモリセルに流れる電流をIcellとする。
【０３７０】
このとき、ＶＢＬ１はＶＢＬ２に（１／２）×ΔＲ１×Icellを加えた値とすることで、センスアンプ回路４６１から遠い位置に配置されたメモリセルに流れる電流と、センスアンプ回路４６１に近い位置に配置されたメモリセルに流れる電流とを、より一定にすることができる。具体的には、ΔＲ１がデータ転送線の抵抗以外のメモリセルの直列抵抗成分に比べて十分小さい場合、メモリセルアレイ１におけるメモリセル（メモリセルが属するメモリセルブロックの場合もある）の配置位置によるデータ転送線上の位置における配線抵抗変動を、±（１／４）×ΔＲ１×Icell以下と最も抑えることができる。
【０３７１】
ここで、偶数番目（偶数Index）のデータ転送線の直列抵抗値から奇数番目（奇数Index）のデータ転送線の直列抵抗値を引いた差をΔＲ、読み出し時にメモリセルに流れる電流をIcellとすると、ＶＢＬ１はＶＢＬ２にΔＲ×Icellを加えた値となる。その様にすれば、センスアンプ回路４６１から遠い位置に配置されたメモリセルと、センスアンプ回路４６２から近い位置に配置されたメモリセルとに流れる電流の差をより小さくすることができ、さらに電流を一定とすることができるので望ましい。
【０３７２】
なお、本変形例のようにＶＢＬ１をＶＢＬ２に対して、例えば、０．１Ｖから１Ｖの範囲の高い電圧とすることにより、センスアンプ回路４６１から遠い位置に配置されたメモリセル４ｃと、センスアンプ回路４６２に近い位置に配置されたメモリセル４ｂとで、メモリセルに流れる電流の差を縮小することができる。
また、ＶＢＬ１より低いＶＢＬ２を印加することで、データ転送線に常にＶＢＬ１の電圧を印加した場合と比べて、センスアンプ回路４６１およびセンスアンプ回路４６２に近いメモリセルに流れる電流を小さくすることができる。そのため、半導体記憶装置の消費電力をより削減することができるとともに、データ転送線に大きな電流が流れることによる配線の信頼性低下を抑えることができる。
【０３７３】
また、センスアンプ回路４６１、４６２から遠いメモリセルと、センスアンプ回路４６１、４６２に近いメモリセルとのセル電流Icellの差を縮小できるため、データ転送線のＶＢＬ１とＶＢＬ１_ｔｈとの差と、ＶＢＬ２とＶＢＬ２_ｔｈとの差とを小さくすることができるので、ｔ２とｔ３との間における時間（メモリセル電流を測定する時間）をほぼ等しくすることができる。
【０３７４】
なお、センスアンプ回路４６１およびセンスアンプ回路４６２にて、データ転送線に流れる電流を測定することにより、メモリセルの電荷の大小を判断してもよい。この場合、データ転送線に接続されたメモリセルユニットの位置が変わっても、メモリセルに流れる電流を揃えることができる。そのため、ｔ２とｔ３との間における時間に相当するセンスアンプ回路４６１とセンスアンプ回路４６２とにおいてメモリセルの電荷の大小を判断するのに必要な時間を、より揃えることができる。
【０３７５】
また、この場合、データ転送線に接続されたメモリセルユニットの位置が変わっても、メモリセルユニットのビット線コンタクトに印加する電圧をより揃えることができる。この結果、読み出し時の電圧Ｖｒｅａｄとチャネルとの電位差によるしきい値変動（リードディスターブ）を偶数番目（偶数Index）のデータ転送線と奇数番目（奇数Index）のデータ転送線とで揃えることができ、より信頼性の高い半導体記憶装置を提供することができる。また、センスアンプ回路４６３から遠いメモリセルと、センスアンプ回路４６３に近いメモリセルとで読み出し時の電圧Ｖｒｅａｄとチャネルとの電位差によるしきい値変動（リードディスターブ）を揃えることができ、より信頼性の高い半導体記憶装置を提供することができる。
【０３７６】
（第６の実施形態）
次に、第６の実施形態に係る半導体記憶装置について例示をする。
第６の実施形態に係る半導体記憶装置５６０は、前述した第４の実施形態に係る半導体記憶装置５４０とほぼ同様の構成を有している。ただし、センスアンプ回路４６３に近いメモリセルユニットと、センスアンプ回路４６３から遠いメモリセルユニットとで、読み出し時のデータ転送線電圧を変更する点が異なっている。
すなわち、メモリセルの読み出しを行う時に、センスアンプ回路４６３によりデータ転送線を充電する電圧と、センスアンプ回路４６３によりデータ転送線を充電する電圧とが、メモリセルユニットの位置によって異なる。
【０３７７】
つまり、センスアンプ回路４６３は、メモリセルにおける読み出しを行う時に、メモリセルユニットの位置とレジスタ４７３に格納された配線抵抗値とに基づいて、データ転送線に印加する電圧を変化させるところが異なっている。
【０３７８】
この場合、センスアンプ回路４６３から遠いメモリセルにおいて読み出しを行う場合には、センスアンプ回路４６３に近いメモリセルにおいて読み出しを行う場合よりも、データ転送線に印加する電圧を上昇させることにより、メモリセルに流れる電流を増大させるようにしている。そのため、メモリセルユニットの位置に拠らずメモリセルに流れる電流をより一定にできる。
【０３７９】
なお、以下においては、読み出し時の動作について説明するが、書き込みのベリファイ時の動作も同様である。そのため、書き込み時の動作についてはその説明を省略する。また、本実施の形態に係る半導体記憶装置５６０は、前述した第４の実施形態に係る半導体記憶装置５４０と同様の構成を有しているため、図２４などにおいて例示をしたものと同様の内容については説明を適宜省略する。
【０３８０】
図２９（ａ）は、メモリセルアレイとデータ転送線のレイアウトを例示する模式的回路図である。図２９（ｂ）は、読み出し時のデータ転送線の電圧について例示する模式的グラフ図である。
図２９（ａ）に表すように、本実施の形態においては、センスアンプ回路４６３をデータ転送線の一端の片側にまとめて配置している。そして、奇数番目（奇数Index）のデータ転送線をトランジスタＱ１の電流端子を介してセンスアンプ回路４６３と接続し、偶数番目（偶数Index）のデータ転送線をトランジスタＱ２の電流端子を介してセンスアンプ回路４６３と接続している。
センスアンプ回路４６３にはレジスタ４７３が接続されている。
また、奇数番目（奇数Index）のデータ転送線と偶数番目（偶数Index）のデータ転送線とに接続された各メモリセルユニット４までの配線抵抗値は、予め測定されレジスタ４７３に格納されている。
すなわち、レジスタ４７３は、各メモリセルユニット４ごとに予め測定された配線抵抗値を格納する。
【０３８１】
本実施の形態においては、センスアンプ回路４６３が、メモリセルアレイに対して同じ片側に、まとまって配置されているので、周辺回路や電源配線を集中して配置させることが可能となる。この場合、このようなセンスアンプ回路４６３の配置とすることで、センスアンプ回路４６３に接続されているデータ転送線の長さを同じにすることができるので、センスアンプ回路４６３に接続されているメモリセルに流れる電流のデータ転送線間におけるばらつきを小さくできるという効果がある。
【０３８２】
図２９（ｂ）は、センスアンプ回路４６３を駆動して、メモリセルにおける読み出しを行う場合のデータ転送線の電圧とタイミングを表している。
ここで、例えば、センスアンプ回路４６３から遠い位置にある第１メモリセルブロック１ａに設けられたメモリセルユニットの場合のデータ転送線電圧をＶＢＬ１とする。また、例えば、センスアンプ回路４６３から近い位置にある第２メモリセルブロック１ｂに設けられたメモリセルユニットの場合のデータ転送線電圧をＶＢＬ１より低いＶＢＬ２とする。
【０３８３】
この場合、例えば、ＶＢＬ１は、データ転送線の３/４の長さに相当する配線の直列抵抗が接続されたメモリセルに流れる電流となるような電圧とし、ＶＢＬ２は、データ転送線の１/４の長さに相当する配線の直列抵抗が接続されたメモリセルに流れる電流となるような電圧とする。そして、これらメモリセルに流れる電流が等しくなるようなＶＢＬ１、ＶＢＬ２とする。その様にすれば、各メモリセルにおける電流がばらつくことを抑えることができる。
【０３８４】
なお、本実施の形態のようにＶＢＬ１をＶＢＬ２に対して、例えば、０．１Ｖから１Ｖの範囲の高い電圧とすることにより、センスアンプ回路４６３から遠い位置に配置されたメモリセル４ｃと、センスアンプ回路４６３に近い位置に配置されたメモリセル４ｂとで、メモリセルに流れる電流の差を縮小することができる。
また、ＶＢＬ１より低いＶＢＬ２を印加することで、データ転送線に常にＶＢＬ１の電圧を印加した場合と比べて、センスアンプ回路４６３に近いメモリセルに流れる電流を小さくすることができる。そのため、半導体記憶装置の消費電力をより削減することができるとともに、データ転送線に大きな電流が流れることによる配線の信頼性低下を抑えることができる。
【０３８５】
また、センスアンプ回路４６３から遠いメモリセルと、センスアンプ回路４６３に近いメモリセルとのセル電流Icellの差を縮小できるため、データ転送線のＶＢＬ１とＶＢＬ１_ｔｈとの差と、ＶＢＬ２とＶＢＬ２_ｔｈとの差とを小さくすることができるので、ｔ２とｔ３との間における時間（メモリセル電流を測定する時間）をほぼ等しくすることができる。
【０３８６】
なお、センスアンプ回路４６３にて、データ転送線に流れる電流を測定することにより、メモリセルの電荷の大小を判断してもよい。この場合、データ転送線に接続されたメモリセルユニットの位置が変わっても、メモリセルに流れる電流を揃えることができる。そのため、ｔ２とｔ３との間における時間に相当するセンスアンプ回路４６３においてメモリセルの電荷の大小を判断するのに必要な時間を、より揃えることができる。
【０３８７】
また、この場合、データ転送線に接続されたメモリセルユニットの位置が変わっても、メモリセルユニットのビット線コンタクトに印加する電圧をより揃えることができる。この結果、読み出し時の電圧Ｖｒｅａｄとチャネルとの電位差によるしきい値変動（リードディスターブ）をセンスアンプ回路４６３から遠いメモリセルと、センスアンプ回路４６３に近いメモリセルとで揃えることができ、より信頼性の高い半導体記憶装置を提供することができる。
【０３８８】
なお、本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれは良い。
【０３８９】
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、半導体記憶装置を構成する第１〜第４配線、低抵抗配線、高抵抗配線、第１〜第６データ転送配線、メモリセル、メモリセルユニット、メモリセルブロック、第１及び第２領域、第１及び第２絶縁領域、データ転送線つなぎ替え部、つなぎ替え配線、つなぎ替えコンタクト等、各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【０３９０】
また、第５の実施形態において、レジスタ４７２がセンスアンプ回路４６２に接続された例を示したが、直接接続されなくてもよい。例えば、レジスタ４７２からディジタル／アナログ変換回路を介してセンスアンプ回路４６２に電気的に接続され、アナログ変換回路の出力によりデータ転送線電圧を調整できる回路構成となっていてもよい。
また、レジスタ４７１がセンスアンプ回路４６１に接続された例を示したが、直接接続されなくてもよい。例えば、レジスタ４７１からディジタル／アナログ変換回路を介してセンスアンプ回路４６１に電気的に接続され、アナログ変換回路の出力によりデータ転送線電圧を調整できる回路構成となっていてもよい。
さらに、これらレジスタ４７１およびレジスタ４７２は、配線抵抗値そのものを格納しなくても、対応するディジタルデータをコード化して格納するようにしてもよい。
【０３９１】
また、第６の実施形態において、レジスタ４７３がセンスアンプ回路４６３に接続された例を示したが、直接接続されなくてもよい。例えば、レジスタ４７３からディジタル／アナログ変換回路を介してセンスアンプ回路４６３に電気的に接続され、アナログ変換回路の出力によりデータ転送線電圧を調整できる回路構成となっていてもよい。
さらに、レジスタ４７３は、配線抵抗値そのものを格納しなくても、対応するディジタルデータをコード化して格納すればよい。
【０３９２】
その他、本発明の実施の形態として上述した半導体記憶装置を基にして、当業者が適宜設計変更して実施し得る全ての半導体記憶装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
【０３９３】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。例えば、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
【符号の説明】
【０３９４】
１ａ…第１メモリセルブロック、 １ｂ…第２メモリセルブロック、 ２、２ａ、２ｂ…データ制御線ドライバ、 ３…ロウデコーダ、 ３ａ、３ｂ…ロウアドレス選択回路、
４…メモリセルユニット、 ５、６…選択ゲート線、 ７…データ制御線、 ４０…制御回路、 ４１ａ…Ｖｐｇｍ発生回路、 ４１ｂ…Ｖｐａｓｓ発生回路、 ４１ｃ…Ｖｒｅａｄ発生回路、 ４２…基板電位制御回路、 ４５…入出力バッファ、 ４６…センスアンプ回路、 ４７…アドレスバッファ、 ４７ａ…アドレス信号、 ４８…カラムデコーダ、 １００…データ転送線つなぎ替え部（配線つなぎ替え部）、 １２１…ｐ型シリコン基板、 １２２…ｎ型シリコン領域、 １２３…ｐ型シリコン領域、 １２４…素子分離絶縁膜、 １２５…トンネルゲート絶縁膜、 １２６…浮遊ゲート、 １２７…制御ゲート、 １２７ＧＳＬ、１２７ＳＳＬ…ゲート電極、 １２８…ｎ型拡散層、 １２８ｄ…データ転送線側拡散層、 １２８ｓ…ソース線側拡散層、 １３０ｄ、１３０ｓ…コンタクト、 １３３、１３３ｄ…中間配線層、 １３６、１３６ａ、１３６ｂ、１３６ｃ…データ転送線、 １３７…配線、 １３９…コンタクト、 １４３…側壁絶縁膜、 １５０…層間絶縁膜、 １６８…層間絶縁膜、 ２２７…第２つなぎ替え配線、 ２３０…第２つなぎ替えコンタクト、 ２３３…第１つなぎ替え配線、 ２３９…第１つなぎ替えコンタクト、 ３３９…コンタクトリソグラフィ補助パターン、 ４０１…基膜、 ４０２…層間膜、 ４０３…絶縁膜、 ４０４…芯材、 ４０５…側壁膜、 ４０６…バリアメタル、 ４０７…金属膜、 ４４７…データ切り替え回路、 ４６１…センスアンプ回路、 ４６２…センスアンプ回路、 ４６３…センスアンプ回路、 ４７１、４７２、４７３…レジスタ、 ４８１…カラムデコーダ、 ４８２…カラムデコーダ、 ４８３…カラムデコーダ、 ５１０、５１１、５１２、５１３、５１９、５２０、５２４、５３０、５３１、５４０、５５０、５５１、５６０…半導体記憶装置、 ＢＬ、ＢＬ１〜ＢＬ２ｎ…データ転送配線、 ＢＬＣ…データ転送線コンタクト、 ＤＬ１〜ＤＬ６…第１〜第６データ転送線、 Ｌ１…低抵抗配線、 Ｌ２…高抵抗配線、 ＬＬ１〜ＬＬ４…第１〜第４配線、 Ｍ１〜Ｍｂ…メモリセル、 ＭＣ…メモリセル、 ＭＣＵ１〜ＭＣＵ６…第１〜第６メモリセルユニット、 ＲＧ１、ＲＧ２…第１及び第２領域、 ＲＧＩ１、ＲＧＩ２…第１及び第２絶縁領域、 ＲＧａ…領域、 Ｓ１、Ｓ２…選択トランジスタ、 ＳＧ１１、ＳＧ１２、ＳＧ２１、ＳＧ２２、ＳＧｎ１、ＳＧｎ２…ブロック選択線、 ＳＬ…共通ソース線、 ＳＬＣ…ソース線コンタクト、 Ｕ１〜Ｕ４…セルユニット、 ＷＬ、ＷＬ１１〜ＷＬ１ｂ、ＷＬ２１〜ＷＬ２ｂ、ＷＬｎ１〜ＷＬｎｂ…データ制御線、 ｐｙ…ピッチ、 ｓａ、ｓｂ、ｓｃ、ｓｄ…幅、 ｔｃ、ｔｄ…厚さ
【特許請求の範囲】
【請求項１】
それぞれが複数のメモリセルを有する複数の第１メモリセルユニットと、
それぞれが複数のメモリセルを有する複数の第２メモリセルユニットと、
複数の第１配線と、
複数の第２配線と、を有するメモリセルアレイと、
前記複数の第１配線と接続された第１センスアンプ回路と、
前記複数の第２配線と接続された第２センスアンプ回路と、
を備え、
前記複数の第１配線のそれぞれは、第１方向に延在し、前記第１メモリセルユニットのそれぞれの一端に接続され、
前記複数の第２配線のそれぞれは、前記第１配線どうしのそれぞれ間において前記第１方向に延在し、前記第２メモリセルユニットのそれぞれの一端に接続され、金属が埋め込み形成され、配線の上面高さが同じであり、
互いに隣接して形成された前記複数の第１配線と前記複数の第２配線は複数対で繰り返された構造からなり、
前記複数の第２配線のそれぞれの前記第１方向に対して垂直な第２方向に沿った幅、及び、前記複数の第２配線のそれぞれの前記第１方向と前記第２方向とに垂直な第３方向に沿った厚さ、の少なくともいずれかは、前記複数の第１配線のそれぞれよりも小さくされ、前記第１センスアンプ回路と、前記第２センスアンプ回路は、それぞれ、前記メモリセルアレイを挟んで対峙するように配置されていることを特徴とする半導体記憶装置。
【請求項２】
前記複数の第１配線に接続された前記複数の第１のメモリセルユニットが有する前記複数のメモリセルの読み出し時間が、前記複数の第２配線に接続された前記複数のメモリセルユニットが有する前記複数のメモリセルの読み出し時間より短く、前記複数の第１のメモリセルユニットが有する前記複数のメモリセルのデータを前記複数の第２のメモリセルユニットが有する前記複数のメモリセルのデータよりも先に出力するモードを有することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
それぞれが複数のメモリセルを有する複数の第１メモリセルユニットと、
それぞれが複数のメモリセルを有する複数の第２メモリセルユニットと、
複数の第１配線と、
複数の第２配線と、を有するメモリセルアレイと、
前記複数の第１配線と接続された第１センスアンプ回路と、
前記複数の第２配線と接続された第２センスアンプ回路と、
を備え、
前記複数の第１配線のそれぞれは、第１方向に延在し、前記第１メモリセルユニットのそれぞれの一端に接続され、
前記複数の第２配線のそれぞれは、前記第１配線どうしのそれぞれ間において前記第１方向に延在し、前記第２メモリセルユニットのそれぞれの一端に接続され、
金属が埋め込み形成され、配線の上面高さが同じであり、
互いに隣接して形成された前記複数の第１配線と前記複数の第２配線は複数対で繰り返された構造からなり、
前記第１センスアンプ回路と、前記第２センスアンプ回路は、前記メモリセルアレイの片側に形成され、
前記第１センスアンプ回路は、前記第２センスアンプ回路よりも前記メモリセルアレイの近くに形成され、
前記複数の第１メモリセルユニットが有する前記複数のメモリセルのデータを前記複数の第２メモリセルユニットが有する前記複数のメモリセルのデータよりも先に出力することを特徴とする半導体記憶装置。
【請求項４】
それぞれが複数のメモリセルを有する複数の第１メモリセルユニットと、
それぞれが複数のメモリセルを有する複数の第２メモリセルユニットと、
複数の第１配線と、
複数の第２配線と、を有するメモリセルアレイと、
前記複数の第１配線と、前記複数の第２配線と、に接続されたセンスアンプ回路と、
前記センスアンプ回路と、前記複数の第１配線または前記複数の第２配線と、の接続を切り替える切り替え回路と、
制御回路と、
を備え、
前記複数の第１配線のそれぞれは、第１方向に延在し、前記第１メモリセルユニットのそれぞれの一端に接続され、
前記複数の第２配線のそれぞれは、前記第１配線どうしのそれぞれ間において前記第１方向に延在し、前記第２メモリセルユニットのそれぞれの一端に接続され、
前記制御回路は、前記複数の第１メモリセルユニットが有する前記複数のメモリセルのデータを前記複数の第２メモリセルユニットが有する前記複数のメモリセルのデータよりも先に出力することを特徴とする半導体記憶装置。
【請求項５】
前記複数の第１配線の上面高さ部分の幅のばらつきよりも、前記複数の第１配線と前記複数の第２配線の間の絶縁膜の幅の変動の方が小さいことを特徴とする請求項１乃至４に記載の半導体記憶装置。
【請求項６】
それぞれが複数のメモリセルを有する複数の第１メモリセルユニットと、
それぞれが複数のメモリセルを有する複数の第２メモリセルユニットと、
複数の第１配線と、
複数の第２配線と、を有するメモリセルアレイと、
前記複数の第１配線と接続された第１センスアンプ回路と、
前記複数の第２配線と接続された第２センスアンプ回路と、
前記第１センスアンプ回路に接続された第１レジスタと、
前記第２センスアンプ回路に接続された第２レジスタと、
を備え、
前記複数の第１配線のそれぞれは、第１方向に延在し、前記第１メモリセルユニットのそれぞれの一端に接続され、
前記複数の第２配線のそれぞれは、前記第１配線どうしのそれぞれ間において前記第１方向に延在し、前記第２メモリセルユニットのそれぞれの一端に接続され、
金属が埋め込み形成され、配線の上面高さが同じであり、
互いに隣接して形成された前記複数の第１配線と前記複数の第２配線は複数対で繰り返された構造からなり、
前記第１センスアンプ回路と、前記第２センスアンプ回路は、それぞれ、前記メモリセルアレイを挟んで対峙するように配置され、
前記メモリセルの読み出しを行う時に、前記第１センスアンプ回路により第１配線を充電する電圧と、前記第２センスアンプ回路により第２配線を充電する電圧とが、前記第１メモリセルユニットおよび前記第２メモリセルユニットの位置によって異なることを特徴とする半導体記憶装置。
【請求項７】
それぞれが複数のメモリセルを有する複数の第１メモリセルユニットと、
それぞれが複数のメモリセルを有する複数の第２メモリセルユニットと、
複数の第１配線と、
複数の第２配線と、を有するメモリセルアレイと、
前記複数の第１配線と接続された第１センスアンプ回路と、
前記複数の第２配線と接続された第２センスアンプ回路と、
前記第１センスアンプ回路に接続された第１レジスタと、
前記第２センスアンプ回路に接続された第２レジスタと、
を備え、
前記複数の第１配線のそれぞれは、第１方向に延在し、前記第１メモリセルユニットのそれぞれの一端に接続され、
前記複数の第２配線のそれぞれは、前記第１配線どうしのそれぞれ間において前記第１方向に延在し、前記第２メモリセルユニットのそれぞれの一端に接続され、
金属が埋め込み形成され、配線の上面高さが同じであり、
互いに隣接して形成された前記複数の第１配線と前記複数の第２配線は複数対で繰り返された構造からなり、
前記第１センスアンプ回路と、前記第２センスアンプ回路は、前記メモリセルアレイの片側に形成され、
前記第１センスアンプ回路は、前記第２センスアンプ回路よりも前記メモリセルアレイの近くに形成され、
前記メモリセルの読み出しを行う時に、前記第１センスアンプ回路により前記第１配線を充電する電圧と、前記第２センスアンプ回路により前記第２配線を充電する電圧とが、前記第１メモリセルユニットおよび前記第２メモリセルユニットの位置によって異なることを特徴とする半導体記憶装置。
【請求項８】
前記電圧は、前記第１メモリセルユニットの位置が前記第１センスアンプ回路から遠くなるほど高くなり、前記第２メモリセルユニットの位置が前記第２センスアンプ回路から遠くなるほど高くなること、を特徴とする請求項６または７に記載の半導体記憶装置。
【請求項９】
それぞれが複数のメモリセルを有する複数の第１メモリセルユニットと、
それぞれが複数のメモリセルを有する複数の第２メモリセルユニットと、
複数の第１配線と、
複数の第２配線と、を有するメモリセルアレイと、
前記複数の第１配線と、前記複数の第２配線と、に接続されたセンスアンプ回路と、
前記センスアンプ回路に接続されたレジスタと、
前記センスアンプ回路と、前記複数の第１配線または前記複数の第２配線と、の接続を切り替える切り替え回路と、
を備え、
前記複数の第１配線のそれぞれは、第１方向に延在し、前記第１メモリセルユニットのそれぞれの一端に接続され、
前記複数の第２配線のそれぞれは、前記第１配線どうしのそれぞれ間において前記第１方向に延在し、前記第２メモリセルユニットのそれぞれの一端に接続され、
前記メモリセルの読み出しを行う時に、前記センスアンプ回路により前記第１配線を充電する電圧と、前記センスアンプ回路により前記第２配線を充電する電圧とが、前記第１メモリセルユニットおよび前記第２メモリセルユニットの位置によって異なることを特徴とする半導体記憶装置。
【請求項１０】
前記電圧は、前記第１メモリセルユニットの位置または前記第２メモリセルユニットの位置が前記センスアンプ回路から遠くなるほど高くなること、を特徴とする請求項９記載の半導体記憶装置。
【請求項１１】
前記第１センスアンプ回路は、前記メモリセルにおける読み出しを行う時に、前記第１メモリセルユニットの位置と前記第１レジスタに格納された配線抵抗値とに基づいて、前記第１配線に印加する電圧を変化させ、
前記第２センスアンプ回路は、前記メモリセルにおける読み出しを行う時に、前記第２メモリセルユニットの位置と前記第２レジスタに格納された配線抵抗値とに基づいて、前記第２配線に印加する電圧を変化させること、を特徴とする請求項６〜８のいずれか１つに記載の半導体記憶装置。
【請求項１２】
前記センスアンプ回路は、前記メモリセルにおける読み出しを行う時に、前記第１メモリセルユニットの位置と前記レジスタに格納された配線抵抗値とに基づいて、前記第１配線に印加する電圧を変化させ、前記第２メモリセルユニットの位置と前記レジスタに格納された配線抵抗値とに基づいて、前記第２配線に印加する電圧を変化させること、を特徴とする請求項９または１０に記載の半導体記憶装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【公開番号】特開２０１１−２１６８３７（Ｐ２０１１−２１６８３７Ａ）
【公開日】平成２３年１０月２７日（２０１１．１０．２７）
【国際特許分類】
【出願番号】特願２０１０−１４３６６６（Ｐ２０１０−１４３６６６）
【出願日】平成２２年６月２４日（２０１０．６．２４）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】

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