【課題】周辺回路領域を整形された形状とすることによりチップ面積を縮小する。
【解決手段】Ｙ方向に延在する複数のデータバスＤＢがピッチＰ１でＸ方向に配列されたメモリセル領域４０と、対応する複数のデータバスＤＢにそれぞれ接続された複数のバッファ回路ＢＣが設けられたバッファ領域６１とを備える。バッファ領域６１上においては、Ｙ方向に延在する複数のデータバスＤＢがピッチＰ２でＸ方向に配列され、ピッチＰ２はピッチＰ１よりも小さい。本発明によれば、データバスＤＢの配列ピッチをバッファ領域上において縮小していることから、他の回路ブロックに割当可能な面積を十分に確保することが可能となる。これにより、当該回路ブロックの幅拡大や形状の変形が不要となることから、無駄な空きスペースが生じにくく、チップ面積を縮小することが可能となる。 （もっと読む）

【課題】新たな構造の半導体装置を提供し、書き込み後の当該半導体装置のメモリセルのしきい値電圧のばらつきを小さくし、動作電圧を低減する、または記憶容量を増大する。
【解決手段】酸化物半導体を用いたトランジスタと、酸化物半導体以外の材料を用いたトランジスタとをそれぞれ有する複数のメモリセルと、複数のメモリセルを駆動する駆動回路と、駆動回路に供給する複数の電位を生成する電位生成回路と、複数のメモリセルへのデータの書き換えが終了したか否かを検知する書き込み終了検知回路と、を有し、駆動回路は、データバッファと、複数のメモリセルのそれぞれに複数の電位のうちいずれか一の電位をデータとして書き込む書き込み回路と、メモリセルに書き込まれたデータを読み出す読み出し回路と、読み出されたデータと、データバッファに保持されたデータとが一致するか否かをベリファイするベリファイ回路と、を有する。 （もっと読む）

【課題】長さが均一で直線的な配線を配置することができる半導体集積回路のレイアウト設計方法、レイアウト設計装置及びレイアウト設計プログラムを提供すること。
【解決手段】半導体集積回路のレイアウト設計方法は、第１の配線ピッチで配線を行う高速配線処理と、第１の配線ピッチより狭い第２の配線ピッチで配線を行う通常配線処理と、を有する。高速配線処理は、所定の高速バス配線上の複数のネットを第１の配線ピッチで略平行、かつ、略等長となるように自動配線を行う。通常配線処理は、高速配線処理より前に実行されない。 （もっと読む）

【課題】高速動作が可能な半導体記憶装置を提供する。
【解決手段】実施形態によれば、基板、配線層、メモリ層、回路層及び第１、第２コンタクト配線を含む半導体記憶装置が提供される。配線層は、基板に平行な第１方向に沿う第１配線と、第２配線と、を含む。メモリ層は基板と配線層との間に設けられる。メモリ層は、第１配線と接続されたメモリセルを含む第１メモリセルアレイ部と、第１メモリセルアレイ部と第１方向に沿って並置され第１配線と接続されたメモリセルを含む第２メモリセルアレイ部と、を含む。回路層はメモリ層と基板との間に設けられ、回路部を含む。第１コンタクト配線は、第１メモリセルアレイ部と第２メモリセルアレイ部との間で、回路部の一端と第１配線とを接続する。第２コンタクト配線は、第１メモリセルアレイ部の第１コンタクト配線とは反対の側で、回路部の他端と第２配線とを接続する。 （もっと読む）

【課題】従来のＤＲＡＭでは容量素子の容量を減らすと、データの読み出しエラーが発生しやすくなる。
【解決手段】１つのビット線ＭＢＬ＿ｍに複数個のセルを接続させる。各セルはサブビット線ＳＢＬ＿ｎ＿ｍと４乃至６４個のメモリセル（ＣＬ＿ｎ＿ｍ＿１、等）を有する。さらに各セルは選択トランジスタＳＴｒ１＿ｎ＿ｍとＳＴｒ２＿ｎ＿ｍを有し、また、選択トランジスタＳＴｒ２＿ｎ＿ｍには相補型インバータ等の増幅回路ＡＭＰ＿ｎ＿ｍを接続する。サブビット線ＳＢＬ＿ｎ＿ｍの寄生容量は十分に小さいため、各メモリセルの容量素子の電荷による電位変動を増幅回路ＡＭＰ＿ｎ＿ｍでエラーなく増幅でき、ビット線に出力できる。 （もっと読む）

【課題】良好な伝送性能と小さい配置面積を両立可能なデータバスを備える半導体装置を提供する。
【解決手段】本発明の半導体装置は、配線層Ｍ１、Ｍ２と、複数のデータ入出力端子と、Ｎ本のデータ線（ＤＵ、ＤＬ）を含むデータバスとを備え、Ｎ本のデータ線は所定の配線長の長短に応じた２種類のデータ線群を含む。配線層Ｍ１、Ｍ２にはデータ線（ＤＬ、ＤＵ）の各々に隣接する複数のシールド線（Ｓａ、Ｓｂ、Ｓｃ）が配置され、各データ線（ＤＬ、ＤＵ）は、配線層Ｍ１、Ｍ２の積層方向で互いに重ならない位置に配置される。このような配線構造により、各データ線（ＤＬ、ＤＵ）の間のカップリング容量を抑え、データバスのクロストークを防止することができる。 （もっと読む）

【課題】ボンディングワイヤのループインダクタンスを低減した半導体パッケージを提供する。
【解決手段】所定の方向に交互に配置された信号用パッドおよび補助パッドのそれぞれが複数設けられた半導体装置と、信号用ボンドフィンガー、電源電圧用ボンドフィンガーおよび接地電位用ボンドフィンガーのそれぞれが複数設けられたパッケージ基板と、を有する。複数の信号用パッドのそれぞれが複数の信号用ボンドフィンガーのそれぞれと第１のワイヤを介して接続され、複数の電源電圧用ボンドフィンガーおよび複数の接地電位用ボンドフィンガーのそれぞれが複数の補助パッドのそれぞれと第２のワイヤを介して接続されている。第１のワイヤが、電源電圧用ボンドフィンガーに接続された第２のワイヤと接地電位用ボンドフィンガーに接続された第２のワイヤとの間に配置されている。 （もっと読む）

【課題】占有面積の増大を抑制した不揮発性半導体記憶装置、及びその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、第１領域、第２領域、及び複数のワード線を備える。第１領域は、電気的に書き換え可能な複数のメモリトランジスタを有する。第２領域は、第１領域の周辺に位置する。複数のワード線は、複数のメモリトランジスタのゲートに各々接続されている。複数のワード線は、各々、配線部、及び接続部を備える。配線部は、第１領域から第２領域に向かうように第１方向に延び且つ第１方向に直交する第２方向に所定距離をもって配列されている。接続部は、配線部から延びて第２領域に設けられ且つ積層方向に延びるコンタクトと電気的に接続されている。複数の接続部の端部は、第２方向に延びる直線に沿って形成されている。 （もっと読む）

【課題】配線の引き出し性が向上されているとともに、配線間の短絡などの電気的問題が生じるおそれが抑制されており、かつ、配線が形成される領域の省スペース化が図られた半導体装置を提供する。
【解決手段】半導体装置１が備える基板４上の所定の層内に、第１の配線３が複数本並べられて設けられている。各第１の配線３は、それらの並べられた方向に沿って一方の側から他方の側へ向かうに連れて長く延ばされて形成されているか、あるいは短く縮められて形成されている。それとともに、各第１の配線３は、隣接するそれぞれの一端部３ａが並べられた方向と直交する方向において互いにずれた位置に配置されている。 （もっと読む）

【課題】的確かつ効果的にパターンを形成することが可能な半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、下地領域上に、第１のピッチで配置された複数のダミーラインパターン２１ｃを形成する工程と、ダミーラインパターン２１ｃの両長側面に形成された所定マスク部分を有し、ダミーラインパターンを囲む閉ループ形状のマスクパターン２５ｃを形成する工程と、ダミーラインパターン２１ｃを除去する工程と、マスクパターン２５ｃの両端部分を除去して所定マスク部分を残す工程と、所定マスク部分をマスクとして用いて下地領域をエッチングする工程とを備える。 （もっと読む）

【課題】半導体装置を小型化することを課題の一とする。また、記憶素子を有する半導体装置の駆動回路の面積を縮小することを課題の一とする。
【解決手段】入力端子と出力端子の位置が固定された複数のセルを第１の方向に配置し、各セルの入力端子および出力端子とそれぞれ電気的に接続される配線を複数のセル上に積層させ、且つ、その配線の延在方向をセルが並べられた第１の方向と同方向とすることで、駆動回路の小型化を図った半導体装置を提供する。 （もっと読む）

【課題】 スイッチアレイの占有面積の縮小を図る。
【解決手段】本実施形態のスイッチアレイは、基板上に設けられる２つのスイッチと、第１の方向に延在する第１及び第２の制御線と、を具備し、スイッチのそれぞれは、メモリセルトランジスタが設けられる第１のアクティブ領域と、パストランジスタが設けられる第２のアクティブ領域と、を含み、アクティブ領域内でトランジスタのチャネル長方向に隣接するメモリセルトランジスタはソース又はドレインを共有し、第１及び第２のアクティブ領域は、トランジスタのチャネル幅方向に互いに隣接している。 （もっと読む）

【課題】ＳＲＡＭのゲート配線形成にあたって、ゲート形状を複雑に変形させることなく転写及び加工マージンを確保する半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、第１組及び第２組のドライバトランジスタ１１、ロードトランジスタ１２及びアクセストランジスタ１３とを備えたメモリセルが半導体基板上に２次元配列されたメモリセルアレーと、複数のワードラインと、複数のビットラインと、第１組のドライバトランジスタ１１とロードトランジスタ１２とを接続し、直線状の側辺を有する長方形状の第１ゲート配線３ａと、アクセストランジスタ１３と接続され、直線状の側辺を有する長方形状の第２ゲート配線３ｃと、第１ゲート配線３ａと、第２組のドライバトランジスタ１１とロードトランジスタ１２とを接続する第１コネクタ５ａと、第２ゲート配線３ｃとワードラインとを接続する第２コネクタ５ｃとを備える。 （もっと読む）

【課題】書き込みを高速化した不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置１１０は、ベース半導体層１０ａと、電極７０ａと、チャネル半導体層３０ａと、ベーストンネル絶縁膜２０ａと、チャネルトンネル絶縁膜４０ａと、電荷保持層５０ａと、ブロック絶縁膜６０ａと、を有するメモリ部ＭＣ１を備える。チャネル半導体層３０ａは、ベース半導体層１０ａと電極７０ａとの間に設けられ、電極７０ａに対向するチャネル部３１ａを含む。ベーストンネル絶縁膜２０ａは、ベース半導体層１０ａとチャネル半導体層３０ａとの間に設けられる。チャネルトンネル絶縁膜４０ａは、電極７０ａとチャネル部３１ａとの間に設けられる。電荷保持層５０ａは、電極７０ａとチャネルトンネル絶縁膜４０ａとの間に設けられ、電荷を保持する。ブロック絶縁膜６０ａは、電極７０ａと電荷保持層５０ａとの間に設けられる。 （もっと読む）

【課題】微細化を図りつつ、書き込みおよび読み出し不良を抑制する。
【解決手段】メモリセルストリングで構成されるセルアレイとセルアレイの下部に配置される複数の電圧発生回路と電圧発生回路を制御する制御回路とを具備し、複数のメモリセルストリングは、一対の柱状部および一対の柱状部の下端を連結させるように形成された連結部を有する半導体層と柱状部と直交した複数のコントロールゲートと柱状部と複数のコントロールゲートとの各交差部に形成された複数のメモリセルトランジスタとを含み、制御回路は、書き込みおよび読み出し動作時に、複数の電圧発生回路のうち、複数のメモリセルストリングのうちの書き込みおよび読み出し対象のメモリストリングにノイズを与える電圧発生回路を駆動させず、複数のメモリセルストリングのうちの書き込みおよび読み出し対象のメモリストリングにノイズを与えない電圧発生回路を駆動させる。 （もっと読む）

【課題】加工膜と非加工膜をＲＩＥ法で選択的に加工するときに、非加工膜の加工量を低減させる半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、下地層１，７，８の上に非加工膜１４を形成する工程と、非加工膜１４および下地層１，７，８に溝４を形成する工程と、溝内を埋め込むように加工膜５を形成する工程と、非加工膜１４を露出させるように加工膜５を平坦化する工程とを備える。更に、加工膜５および非加工膜１４の上に保護膜１６を形成する工程と、ＲＩＥ法を用いて、保護膜１６をエッチングすると共に、加工膜５を選択的にエッチングして溝内の加工膜５を落とし込む工程とを備える。 （もっと読む）

【課題】トランジスタのしきい電圧の変化を減らすことにより、半導体装置の信頼性を向上させることができる半導体装置のレイアウト方法及びその半導体装置を提供する。
【解決手段】半導体基板内に形成された少なくとも１つの第１電極と第２電極を有する複数個のトランジスタのアクチブ領域を配置する段階と、前記複数個のトランジスタのアクチブ領域のそれぞれの少なくとも１つの第１電極と第２電極との間に位置し、前記半導体基板上に所定の幅と長さを有する１つ以上の実質的に同一間隔に分離された前記複数個のトランジスタのゲートを配置する段階と、前記複数個のトランジスタの間に、所定の幅と長さを有し、前記半導体基板上に前記複数個のトランジスタの分離されたゲートの間隔と実質的に同一間隔に配置された複数個のダミーゲートを配置する段階とを有する。 （もっと読む）

【課題】電極へのチャージアップの有無を解析する手法を用いても、書き込まれた情報を解析することができない半導体装置を提供する。
【解決手段】第１半導体素子１００は基板上に形成されており、第１絶縁膜、第１電極、及び第１拡散層を備えている。第２半導体素子２００は基板に形成されており、第２絶縁膜、第２電極、及び第２拡散層を備えている。第２電極は第１電極に接続している。制御トランジスタ３００は、ソース及びドレインの一方が第１電極及び第２電極に接続しており、ソース及びドレインの他方がビットラインＢＬ１に接続しており、ゲート電極がワードラインＷＬ１に接続している。第１電位制御ラインＳＬ１−１は第１拡散層に接続しており、第１拡散層の電位を制御する。第２電位制御ラインＳＬ１−２は第２拡散層に接続しており、第２拡散層の電位を制御する。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能で、書き込み回数にも制限が無い、新たな構造の半導体装置を提供する。
【解決手段】ソース線と、ビット線と、信号線と、ワード線と、ソース線とビット線との間に、並列に接続されたメモリセル１１００と、ソース線及びビット線とスイッチング素子を介して電気的に接続された第１の駆動回路１１１１と、ソース線とスイッチング素子を介して電気的に接続された第２の駆動回路１１１２と、信号線と電気的に接続された第３の駆動回路１１１３と、ワード線と電気的に接続された第４の駆動回路１１１４と、を有し、メモリセルは、第１のゲート電極、第１のソース電極、および第１のドレイン電極を有する第１のトランジスタと、第２のゲート電極、第２のソース電極、および第２のドレイン電極を有する第２のトランジスタと、容量素子と、を有し、第２のトランジスタは、酸化物半導体材料を含む。 （もっと読む）

【課題】デバイス特性及びプロセスのばらつきを低減できる半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、基板１０と、下部ゲート層ＢＧと、積層体と、ダミー電極層ＤＷＬと、絶縁膜３０と、チャネルボディ２０，４５とを備えた。下部ゲート層ＢＧは、基板１０上に設けられた。積層体は、下部ゲート層ＢＧ上にそれぞれ交互に積層された複数の絶縁層と複数の電極層ＷＬとを有する。ダミー電極層ＤＷＬは、下部ゲート層ＢＧと積層体との間に設けられ、電極層ＷＬと同じ材料からなり、各々の電極層ＷＬよりも厚い。絶縁膜３０は、積層体及びダミー電極層を貫通して形成されたホールＭＨの側壁に設けられた電荷蓄積膜を含む。チャネルボディ２０，４５は、ホールＭＨ内における絶縁膜３０の内側に設けられた。 （もっと読む）