【課題】占有面積の増大を抑制したＮＡＮＤ型フラッシュメモリの不揮発性半導体記憶装置を提供する。
【解決手段】メモリストリングＭＳは、各々のメモリブロックＭＢ毎に、カラム方向にｍ列配列されている。ワード線導電層３１ａ〜３１ｄは、ｎ層積層されている。ワード接続層５１は、カラム方向に配列され、ワード線導電層３１ａ〜３１ｄのロウ方向の一端近傍へと片側から延びるように形成され、ワード線導電層３１ａ〜３１ｄにコンタクトプラグ５１１を介して接続され，（数式１）の関係を満たす。ｍ≧ｎ・・・（数式１） （もっと読む）

【課題】水素による強誘電体キャパシタの特性劣化を抑制するメモリを提供する。
【解決手段】メモリは、第１の層間膜を貫通して半導体基板上のトランジスタに接続された第１、第２のプラグと、第１のプラグ上の強誘電体キャパシタの側面を被覆する第２の層間膜と、第２のプラグと上部電極とを接続するローカル配線とを備え、第２のプラグ上で隣接する強誘電体キャパシタの上部電極はローカル配線で第２のプラグに接続され、第１のプラグ上で隣接する強誘電体キャパシタの下部電極は第１のプラグに接続され、第１、第２のプラグで接続される強誘電体キャパシタを含むセルブロックが配列され、隣接するセルブロックはローカル配線の半ピッチずれて配置され、第２のプラグの両側で隣接する強誘電体キャパシタ間の第１の間隔は第２の層間膜の堆積膜厚の２倍よりも大きく、隣接するセルブロック間の第２の間隔は第２の層間膜の堆積膜厚の２倍よりも小さい。 （もっと読む）

【課題】本発明は、複数電圧源を用意することなくＦｅＦＥＴ単体へ多値記憶を行うことができる半導体不揮発記憶装置を提供することを課題とする。
【解決手段】強誘電体に、同一高さで、異なる幅のパルス電圧を印加して、異なる総分極量を与え、その総分極量の違いに応じた異なる記憶状態を作る多値強誘体メモリセルを有する半導体不揮発記憶装置である。 （もっと読む）

【課題】２値または３値保存性能を有するダイナミック連想メモリを提供する。
【解決手段】ダイナミック連想メモリは、ビット・ラインとワード・ラインの交差部に位置する複数のダイナミック連想メモリセルを備える。各セルは、ワード・ラインに接続されるゲート端子およびビット・ラインに接続される第１ソース／ドレイン端子を有するアクセス・トランジスタと、アクセス・トランジスタの第２ソース／ドレイン端子に接続される第１プレートを有する第１メモリセル・キャパシタと、ポリシリコン相互接続層だけを介してアクセス・トランジスタの第２ソース／ドレイン端子に接続されるゲート端子を有する、マッチ・ラインの整合結果または不整合結果を示すための比較トランジスタとを含む。 （もっと読む）

【課題】露光条件が最適化される領域の配線と異なる方向の配線を必要とする領域の露光マージン不足を回避する。
【解決手段】半導体基板と、
前記半導体基板上に形成された層間絶縁膜と、
前記層間絶縁膜上の第１の領域において、第１のデザインルールを適用して形成された、特定方向に沿って走る、複数の第１の配線と、
前記層間絶縁膜上の第２の領域において、前記第１のデザインルールと同じ第２のデザインルールを適用して形成された、前記特定方向に沿って走る、複数の第２の配線と、
前記層間絶縁膜中に形成され、同一電位となるべき少なくとも２つの前記第２の配線を電気的に接続して所望の配線パターンを形成する、接続部材と、
を備える。 （もっと読む）

【課題】高集積化することができるチャージトラップ型フラッシュ構造の半導体記憶装置を提供する。
【解決手段】半導体記憶装置７０には、半導体基板１の第１主面（表面）にゲート絶縁膜２、電荷蓄積膜３、高誘電率絶縁膜４、ゲート電極膜５、及び絶縁膜６が積層形成される。高誘電率絶縁膜４は、底部が上部より広い台形形状を有する。ゲート電極膜５及び絶縁膜６は、高誘電率絶縁膜４の底部端よりも内側に形成される。メモリセルトランジスタＭＴＲのゲート長とメモリセルトランジスタＭＴＲのゲート間は６０ｎｍ以下に形成される。メモリセルトランジスタＭＴＲのゲート間にはソース或いはドレインが設けられず、メモリセルトランジスタＭＴＲの書き込み動作及び読み出し動作時では、発生する反転層３１がソース或いはドレインの代わりをする。 （もっと読む）

【課題】標準ロジックのＣＭＯＳプロセスで不揮発性メモリを実現し、キャパシタをコンパクトに配置して面積を最小限にする、不揮発性半導体メモリ素子を提供する。
【解決手段】第１トランジスタＴ１および第２トランジスタＴ２を形成するトランジスタ形成部３０を上下方向（縦方向）に配置し、このトランジスタ形成部の左側に、メタル配線（ビット線）１２を配置し、また、第１トランジスタのゲートのポリシリコン層８と、第２トランジスタのソースに接続されるメタル配線１３とを左右方向（横方向）に配置する。またトランジスタ形成部３０の左側にｎ型ウェル２を配置し、このｎ型ウェル２の表面と第２トランジスタの第２のゲート領域部（符号４で示す領域）とに対向するようにフローティングゲート９を左右方向に配置し、このフローティングゲート９に電位を付与するコントロールゲート配線１９も左右方向に配置する。 （もっと読む）

【課題】占有面積を縮小化した不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、電気的に書き換え可能であり且つ直列に接続されたメモリセルＭＣを有するメモリセルアレイ層４００と、メモリセルアレイ層４００の下層に位置し且つメモリセルＭＣに印加する電圧を制御する制御回路層２００と、制御回路層２００とメモリセルアレイ層４００とを電気的に接続する接続配線部５００とを備える。メモリセルアレイ層４００は、メモリセルＭＣを有する第１メモリセル領域４０Ａと、接続配線部５００が設けられた接続領域４０Ｃとを備える。第１メモリセル領域４０Ａは、ロウ方向に第１のピッチをもって繰り返し形成されている。接続領域４０Ｃは、ロウ方向に隣り合う第１メモリセル領域４０Ａの間においてカラム方向に第２のピッチをもって繰り返し形成されている。 （もっと読む）

【課題】低電圧で書き込み、読み出しを行うことができる、消費電力の小さい安価な記憶素子と、その製造方法を提供する。
【解決手段】絶縁性基板１００上の第１の導電体１０１上に、０．１μｍ以上１０μｍ以下の大きさの導電性を有する粒子、溶媒及び樹脂を含む導電性ペースト１０２を配置し、溶媒を気化させて導電性ペースト１０２中に含まれる導電性を有する粒子１０３同士を接触させ、導電性ペースト１０２の導電性を向上させる。一方、第１の導電体１０１と導電性を有する粒子１０３の間には、薄い樹脂の層１０５が残存し、樹脂の層１０５は、電圧印加によって絶縁破壊させることが可能である。そのため、樹脂の層１０５は、メモリ層として機能させることが可能である。このように、メモリ層を有する第２の導電体１０６を形成することができる。 （もっと読む）

【課題】圧電素子を用いずに印加された圧力を記憶することができる記憶素子及び記憶装置を提供する。
【解決手段】複数の記憶素子が縦横に並べて配置されている。各記憶素子には、抵抗変化素子を備えた抵抗変化部１、及び印加された圧力に応じて流れる電流が変化する電流変化部２が設けられている。電流変化部２には、定電圧が供給される。抵抗変化部１と電流変化部２との間にはビット線ＢＬが接続され、抵抗変化部１の他端にはトランジスタ３のソース・ドレインの一方が接続されている。トランジスタ３の他方のソース・ドレインは信号線ＳＬに接続され、トランジスタ３のゲートはワード線ＷＬに接続されている。 （もっと読む）

【課題】高集積化のために最適化された駆動トランジスタ及び記憶セルを含むを含む半導体デバイスを提供する。
【解決手段】半導体デバイスは、３つの駆動トランジスタグループＤＴＧ１、ＤＴＧ２、ＤＴＧ３と、これらに各々対応されるセルストリングＳ１、Ｓ２、Ｓ３を含む。各ノードＮ１、Ｎ２、・・・、Ｎｍ-１、Ｎｍによって３個の駆動トランジスタＴＤ１、ＴＤ２、ＴＤ３が並列に接続される。これによって、各ノードＮ１、Ｎ２、・・・、Ｎｍ-１、又Ｎｍに接続された第１、第２及び第３駆動トランジスタＴＤ１、ＴＤ２、ＴＤ３は、一つの共通したソース/ドレインを共有することができる。その結果、並列に接続された第１、第２及び第３駆動トランジスタＴＤ１、ＴＤ２、ＴＤ３が半導体デバイス内で占める面積を減少させることができる。 （もっと読む）

【課題】電荷蓄積層の信頼性が高い不揮発性半導体記憶装置を提供する。
【解決手段】シリコン基板１１上に、絶縁膜及び電極膜１４を交互に積層し、その上にＸ方向に延びる複数本の選択ゲート電極１７及びＹ方向に延びる複数本のビット線ＢＬを設ける。また、電極膜１４及び選択ゲート電極１７を貫き、上端部がビット線ＢＬに接続された複数本のシリコンピラー３１と、斜め位置にある一対のシリコンピラー３１の下端部同士を接続する接続部材３２とからなるＵ字シリコン部材３３を設ける。そして、各層の電極膜１４を選択ゲート電極１７毎に分断し、接続部材３２を介して相互に接続された一対のシリコンピラー３１に、相互に異なる電極膜１４及び相互に異なる選択ゲート電極１７を貫かせ、１本のビット線ＢＬに共通接続されたＵ字シリコン部材３３の全てを、他の１本のビット線ＢＬに共通接続させる。 （もっと読む）

【課題】製造が容易な不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置１において、シリコン基板１１上に積層体ＭＬ１、ＭＬ２、ＭＬ３をこの順に形成する。積層体ＭＬ１には下部選択ゲートＬＳＧを設け、積層体ＭＬ３には上部選択ゲートＵＳＧを設ける。また、積層体ＭＬにはＺ方向に延びる貫通ホール１７を形成し、その内部にシリコンピラーＳＰを埋設する。下部選択ゲートＬＳＧとシリコンピラーＳＰとの間、及び上部選択ゲートＵＳＧとシリコンピラーＳＰとの間には、ゲート絶縁膜ＧＤを設ける。そして、このゲート絶縁膜ＧＤを、ボロンを含有したシリコン窒化物により形成する。 （もっと読む）

【課題】動作速度が従来よりも高速な半導体装置を提供する。
【解決手段】各々に同じ信号が入力される第１電極パッド２１及び第２電極パッド２２と、第１電極パッド２１及び第２電極パッド２２の両方から信号が入力されるメモリ回路２３と、を備える半導体装置である。メモリ回路２３は、第１電極パッド２１から入力される信号と、第２電極パッド２２から入力される信号と、のいずれか早く入力される信号により動作する。 （もっと読む）

【課題】高セル密度化と、ビットラインの低抵抗化による高速化が両立し、読み出し、書き込み時の記憶内容への擾乱を受けにくい不揮発性メモリアレイを提供する。
【解決手段】複数のメモリセルは、接続領域４１１、第１の方向に延びる導電ビット線４０１０、第２の方向に延びる導電ワード線６０３０、および導電制御線６０１０，６０２０と共に２つの方向に２次元で配置されている。接続領域４１１は、１つのビット線に接続される４つのセルを含むメモリアレイを通って形成される。接続領域４１１は、処理を経済的にするために逆導電型領域４０１と同じ処理ステップで形成する。 （もっと読む）

【課題】電界集中を避けるためのフローティングゲート電極の上面の丸め加工で、ゲート高さのバラツキを低減する、積層ゲート構造を有する不揮発性半導体記憶装置の製造方法を提供する。
【解決手段】シリコン基板１にゲート絶縁膜５、多結晶シリコン膜６、加工用絶縁膜を積層して、ＲＩＥ法によりエッチングをして溝１ａ、１ｂを形成し、溝内にシリコン酸化膜を埋め込んでＣＭＰ処理をする。メモリセル領域のみシリコン酸化膜をエッチングして落とし込み、この後、下層レジストを塗布してメモリセル領域のエッチングをする。下層レジストがエッチングされて多結晶シリコン膜６が露出すると上面端部６ａが丸み加工される。これにより、多結晶シリコン膜６の上部のみを露出させて丸み加工ができ、高さのバラツキを低減できる。 （もっと読む）

【課題】セルサイズのさらなる縮小を図ることができる、半導体装置を提供すること。
【解決手段】半導体層２に、トレンチ５が形成されている。半導体層２の表層部には、第１拡散領域３およびドレイン領域が形成されている。第１拡散領域３は、トレンチ５に対して所定方向の一方側に形成され、トレンチ５に隣接している。第２拡散領域６は、所定方向においてトレンチ５に対して第１拡散領域３と反対側に形成され、トレンチ５に隣接している。トレンチ５の底面および側面上には、第１絶縁膜８が形成されている。第１絶縁膜８上には、フローティングゲート１１が設けられている。フローティングゲート１１は、第１絶縁膜８を挟んで、トレンチ５の底面および側面と対向している。フローティングゲート１１上には、第２絶縁膜１２が形成されている。第２絶縁膜１２上には、コントロールゲート１３が設けられている。 （もっと読む）

【課題】個々のメモリセルの電荷蓄積量が多い不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】シリコン基板１１上に、それぞれ複数の絶縁膜１２及び電極膜１３を交互に積層して積層体１４を形成する。次に、積層体１４を積層方向に貫通する貫通孔１５を形成する。このとき、貫通孔１５における電極膜１３内に位置する部分の側面１５ａを、貫通孔１５の中心軸１５ｃを含む断面において、貫通孔１５の内側から見て凹状に湾曲させる。その後、貫通孔１５の側面上に電荷蓄積層２６を形成し、貫通孔１５の内部に半導体ピラー１７を形成する。 （もっと読む）

【課題】メモリセルアレイ領域の微細化を図りつつ選択ゲート領域及び周辺回路領域における抵抗遅延を回避する半導体装置を提供する。
【解決手段】半導体装置は、半導体層上に形成された第１の絶縁膜１２と、第１の電極層１３と、第１の電極層１３及び第１の絶縁膜１２を貫通して半導体層内に至るまで形成され、第１の電極層１３と自己整合的に形成され、素子領域を分離し、素子分離絶縁膜からなる複数の素子分離領域１５と、素子分離領域１５を跨いで第１の電極層１３上に形成され、第１の電極層１３の表面を露出する開口部を有する第２の絶縁膜１６と、第２の絶縁膜１６上及び第１の電極層１３の露出された表面上に形成され、開口部を介して第１の電極層１３と電気的に接続され、第１の電極層１３よりも抵抗の低い第２の電極層１８と、素子分離領域１５の上方に位置し、第２の電極層１８に電気的に接続されたコンタクトホール２０と上層配線２１とを具備する。 （もっと読む）

【課題】動作信頼性を向上させるＮＡＮＤ型フラッシュメモリ等の半導体記憶装置、及びその製造方法を提供する。
【解決手段】半導体基板中１０の第１活性領域上に第１ゲート絶縁膜１４を介在して形成され、電荷を蓄積する第１絶縁膜１５と、第１絶縁膜１５上に、第１絶縁膜１５よりも誘電率の高い材料を用いて形成された第２絶縁膜１６と、第２絶縁膜１６上に形成された第１金属膜１８と、第１金属膜１８上にシリサイド膜で形成された制御ゲート電極１７と、ソース及びドレインとして機能する不純物拡散層１３とを備えたメモリセルトランジスタＭＴと、半導体基板中１０の第２活性領域上に第２ゲート絶縁膜３３を介在して形成された第１導電膜３５と、第１導電膜３５上に形成された第２金属膜１９と、第２金属膜１９上にシリサイド膜で形成された第２導電膜１７とを含む積層ゲートを備えたＭＯＳトランジスタとを具備する。 （もっと読む）