【課題】本発明は、ＴＣ並列ユニット直列接続型強誘電体メモリにおいて、メモリセルアレイのレイアウト面積を縮小できるようにする。
【解決手段】たとえば、メモリセルブロックＭＣＢの片側には、プレート線ＰＬ１が設けられている。そして、このプレート線ＰＬ１の下層に、ブロックセレクトトランジスタＳＴのソース端子ＳＤとビット線ＢＬ０とを接続するコンタクト部ＢＣが配設されている。また、メモリセルブロックＭＣＢのもう一方の片側には、プレート線ＰＬ０が設けられている。そして、このプレート線ＰＬ０の下層に、ブロックセレクトトランジスタＳＴのソース端子ＳＤとビット線ＢＬ１とを接続するコンタクト部ＢＣが配設されている。 （もっと読む）

【課題】ＭＲＡＭのディスターブ耐性の向上。
【解決手段】磁気メモリは、磁気抵抗素子を有するメモリセル１０と、そのメモリセル１０に情報を書き込む際の書き込み磁場を生成する書き込み電流が流れる書き込み配線１００と、その書き込み配線１００のメモリセル１０に対向する対向面ＦＳを除く面の少なくとも一部を覆う強磁性体膜１２０と、バイアス磁場印加部１３０とを備える。バイアス磁場印加部１３０は、書き込み配線１００の長手方向（Ｘ）に沿った第１成分を含むバイアス磁場を、強磁性体膜１２０に印加する。その第１成分の正負符号は、強磁性体膜１２０のうち少なくともメモリセル１０とオーバーラップするオーバーラップ領域ＲＯにおいて、一様である。 （もっと読む）

【課題】読み出しマージンを増大できる半導体集積回路装置を提供する。
【解決手段】半導体集積回路装置は、アレイ状に配置され、それぞれが電気的に書き換え可能なメモリセルを有したバンク１２と、前記バンクからの読み出し信号が入力される読み出し用配線１６と、前記読み出し信号が入力される第１センスアンプ１４と、前記メモリセルに書き込み及び消去を行う書き込み／消去用配線１５と、前記書き込み／消去用配線に書き込み電圧及び消去電圧を供給する電源選択回路１３とを備えたバンク構成回路１１−１〜１１−５を具備する。 （もっと読む）

【課題】 ヒステリシス特性を簡便に回復させることができ、かつ、メモリ回路を動作させなくても強誘電体メモリ装置に保持された情報を消去することができる、強誘電体メモリ装置、半導体パッケージ装置、強誘電体キャパシタの再生方法、強誘電体メモリ装置の初期化方法、および強誘電体メモリ装置の廃却方法を提供する。
【解決手段】 本発明の強誘電体メモリ装置１００は、強誘電体キャパシタ１００Ｃと、強誘電体キャパシタ１００Ｃの近傍に配置された発熱用配線２００と、を含む。 （もっと読む）

【課題】 システムＬＳＩに含まれる半導体記憶回路のレイアウト面積を小さくすることによってシステムＬＳＩをより小型化できる、半導体記憶回路及び半導体記憶回路の構成方法に関する。
【解決手段】 メモリマクロセル１は、第１及び第２のメモリセルアレイ１０ａ及び１０ｂとその周辺回路とを備える。周辺回路は、ロウデコーダブロック２０、制御ブロック５０、並びに、第１及び第２の入出力回路ブロック８０ａ及び８０ｂを備える。プリデコード信号配線ブロック３０に形成された電源配線は、第１及び第２のロウデコーダ回路ブロックで共用される。また、制御ブロック５０形成された書込パルス発生回路と遅延回路は、第１及び第２のメモリセルアレイ１０ａ及び１０ｂで共用される。また、制御回路ブロック７０では、一つのクロック信号によってタイミング制御が行われる。 （もっと読む）

【課題】半導体記憶装置においては、データの高速転送のためにページモードが使用されているが、ユーザーの用途によりページサイズの要求が多様化され、製品開発の工数、生産計画上のネックとなり、アルミマスタースライス方式でのページサイズの変更が望まれている。
【解決手段】センスアンプからローカルアイオー（ＬＩＯ）の接続、ＬＩＯからメインアイオー（ＭＩＯ）の接続を変更することで、アルミマスタースライス方式によるページサイズ変更可能な半導体記憶装置が得られる。 （もっと読む）

【課題】高集積化が可能な磁気記憶装置を提供する。
【解決手段】磁気記憶装置は、第１ノードと第２ノードとの間に並列に接続され、かつ記憶する情報により抵抗値が変化する複数の可変抵抗素子Ｒと、第１ノードに接続され、複数の可変抵抗素子Ｒを選択する選択トランジスタ１４と、第２ノードに接続されたビット線ＢＬとを具備し、第１ノードと第２ノードとの間で可変抵抗素子Ｒを含む複数の電流経路は、抵抗値が異なる。 （もっと読む）

【課題】メモリサイズやチップ作成工程を増加させることなく、コンタクトプログラム方式のROM 歩留りを向上させる。
【解決手段】メモリセルアレイにおける一部のセルトランジスタのドレインコンタクトが中継用パターン部３とビアプラグ２を経てビット線１に接続されるコンタクトプログラム方式のマスクROM において、同一ビット線に接続される複数のビアプラグがビット線方向に連続して隣り合う場合に、隣り合うビアプラグがビット線方向の配線層３ａにより共通に接続されている。 （もっと読む）

【課題】各製造工程段階の評価が正確且つ現実的に適用できる工業製品の製造方法を提供する。
【解決手段】工業製品の実マスクによるリソグラフィ工程を利用して、被処理基体の表面に、工業製品の一部をなす実パターン１１２_j-2，１１２_j-1，１１２_j，１１２_j+1，１１２_j+2を形成する工程と、この実パターンの上に配線変更用絶縁膜を形成する工程と、この配線変更用絶縁膜の一部を実パターンの一部が露出するように選択的に除去し、複数の電位抽出用コンタクトホール１１３_j-2，１１３_j-1，１１３_j，１１３_j+1，１１３_j+2；を開口する工程と、電位抽出用コンタクトホールを介して実パターンに電気的に接続される複数の評価用引出し配線１１１_i，１１１_i+1，を形成する工程と、この評価用引出し配線を用いて、実パターンのパターン欠陥を電気的に検出する工程とを含む。 （もっと読む）

【課題】配線の引き出し性が向上されているとともに、配線間の短絡などの電気的問題が生じるおそれが抑制されており、かつ、配線が形成される領域の省スペース化が図られた半導体装置を提供する。
【解決手段】半導体装置１が備える基板４上の所定の層内に、第１の配線３が複数本並べられて設けられている。各第１の配線３は、それらの並べられた方向に沿って一方の側から他方の側へ向かうに連れて長く延ばされて形成されているか、あるいは短く縮められて形成されている。それとともに、各第１の配線３は、隣接するそれぞれの一端部３ａが並べられた方向と直交する方向において互いにずれた位置に配置されている。 （もっと読む）

【課題】低電圧動作が可能でセルサイズが小さい強誘電体メモリを提案する。
【解決手段】本発明の例に関わる強誘電体メモリは、ノードＮ１，Ｎ２の間に接続される第１ＮＭＯＳと、ノードＮ２，Ｎ３の間に接続される第２ＮＭＯＳと、ノードＰ１，Ｐ２の間に接続される第１ＰＭＯＳと、ノードＰ２，Ｐ３との間に接続される第２ＰＭＯＳと、第１配線層内に形成され、ノードＮ１，Ｐ１を接続する第１配線と、第１配線層内に形成され、ノードＮ３，Ｐ３を接続する第２配線と、第２配線層内に形成され、ノードＮ２，Ｐ２を接続する第３配線と、第１電極が第１配線に接続される第１キャパシタＣＦ１と、第１電極が第２配線に接続される第２キャパシタＣＦ２とを備え、第１及び第２キャパシタＣＦ１，ＣＦ２の第２電極は、共に、ノードＮ２又はノードＰ２に接続される。 （もっと読む）

【課題】 特に、横方向および斜め方向からの光の進入を低減でき、特性の変動が抑制された半導体装置を提供する。
【解決手段】本発明の半導体装置は、半導体層１０に設けられた半導体素子と、
前記半導体素子の周囲に設けられた遮光壁５０と、
前記半導体素子に電気的に接続された配線層２６であって、前記遮光壁５０の設けられていない開孔５２から該遮光壁５０の外側に延伸された配線層２６と、を含み、
前記配線層２６は、前記開孔５２に位置している第１部分２６Ａと、該開孔の外側に位置し該第１部分２６Ａと比して大きい幅を有する第２部２６Ｂ分と、を含むパターンを有し、
前記第２部分２６Ｂの幅は、前記開孔５２の幅と同一以上の幅である。 （もっと読む）

【課題】 チップ電源線の配線層を増加することなくメモリマクロに十分な電源を供給可能な半導体集積回路及び、チップ電源線の配線層を増加することなく十分な電源を受けられるメモリマクロを提供する。
【解決手段】 ビット方向に複数配置されるメモリセルアレイブロック１１におけるセンスアンプ及びライトアンプ（センスアンプ／ライトアンプブロック１２）を、複数の異なるチップ電源線に接続するように配置したので、ビット方向に複数配置されるセンスアンプ／ライトアンプブロック１２に、同一のチップ電源線から電源が供給されることが防止され、複数の異なるチップ電源線から電源が供給される。 （もっと読む）

【課題】 書き込み電流を小さくでき、且つ製造工程が簡易な磁気メモリを提供する。
【解決手段】 磁気メモリ１が備える複数の記憶領域３のそれぞれは、外部磁界によって磁化方向が変化する第１磁性層４１を含むＴＭＲ素子４ａ及び４ｂと、書き込み電流によって第１磁性層４１に外部磁界を提供する書き込み配線３１とを有する。そして、書き込み配線３１は、ＴＭＲ素子４ａの一方の面４１ａに沿った複数の配線部分３１ｃ及び３１ｄと、ＴＭＲ素子４ｂの一方の面４１ａに沿った複数の配線部分３１ｅ及び３１ｆとを有する。そして、配線部分３１ｃ及び３１ｄは、ＴＭＲ素子４ａの一方の面４１ａ上において互いに書き込み電流が同じ向きになるように配設されている。同様に、配線部分３１ｅ及び３１ｆは、ＴＭＲ素子４ｂの一方の面４１ａ上において互いに書き込み電流が同じ向きになるように配設されている。 （もっと読む）

【課題】ＳＯＮＯＳ構造の不揮発性メモリセルを有する不揮発性半導体記憶装置に関し、高速化・高集積化の２つの要求を同時に実現しうる不揮発性半導体記憶装置の構造及びその製造方法を提供する。
【解決手段】半導体基板内に形成されたチャネル領域と、チャネル領域上に、電荷保持絶縁膜を介して形成されたゲート電極と、第１の方向にチャネル領域を挟んで配置された第１のソース／ドレイン領域対と、第１の方向と交差する第２の方向にチャネル領域を挟んで配置された第２のソース／ドレイン領域対とを有し、第１のソース／ドレイン領域対を有する第１のメモリセルトランジスタと、第２のソース／ドレイン領域対を有する第２のメモリセルトランジスタとが、チャネル領域及びゲート電極を共用している。 （もっと読む）

【課題】 信頼性が高く、プロセスルールの微細化に適した半導体記憶装置を提供すること。
【解決手段】
複数のメモリセル１０によって構成され、第１の方向ＤＲ１に沿って形成された複数のビット線ＢＬ１、ＢＬ２と、方向ＤＲ１に垂直な第２の方向ＤＲ２に沿って形成された複数のワード線ＭＷＬと、を有するメモリセルアレイ１００を含む半導体記憶装置であって、メモリセルアレイ１００は、メモリセル１０のウェルの電位を設定するための複数のウェル電位設定セル２０を含み、各ウェル電位設定セル２０の拡散領域ＤＦ３、ＤＦ４、ＤＦ７、ＤＦ８は、各メモリセル１０の拡散領域ＤＦ１、ＤＦ２、ＤＦ５、ＤＦ６と同一形状であり、各ウェル電位設定セル２０のゲート電極用配線ＧＰ３、ＧＰ４、ＳＷＰＬ２は、各メモリセル１０のゲート電極用配線ＧＰ１、ＧＰ２、ＳＷＰＬ１と同一形状である。 （もっと読む）

【課題】 少なくとも一方向の寸法が同一で、且つ１層目配線までのトランジスタ形成を固定化した複数の基本セルをベースにし、この複数の基本セルを第１のビア以降を修正することにより、半導体集積回路の異なる動作要求又は回路要求に対して対応する。
【解決手段】 ＳＲＡＭセル部１は、２つのＰｃｈ ＭＯＳトランジスタ及び２つのＮｃｈ ＭＯＳトランジスタを有する基本セルＡ１と、２つのＰｃｈ ＭＯＳトランジスタ及び２つのＮｃｈ ＭＯＳトランジスタを有し、基本セルＡ１とはセルの原点の配置のみ異なる基本セルＡ２と、基本セルＡ１と基本セルＡ２の間に設けられ、４つのＮｃｈ ＭＯＳトランジスタを有し、Ｘ方向の寸法が基本セルＡ１と同一な基本セルＢとから構成され、第１のビア１５、２層目配線１６、第２のビア１７、３層目配線１８を用いてトランジスタ間の接続と回路の接続を行っている。 （もっと読む）

【課題】 位相比較誤差の低減を図る。
【解決手段】 クロック入力部（１９０）とデータ入力部（１１２）とを結ぶ線（２０１）に直交し、且つ、上記クロック入力部を通る第１ライン（Ｌ１）と、上記第１ラインに対して並行され、且つ、上記データ入力部における上記クロック入力部側を通る第２ライン（Ｌ２）との間に、位相調整回路（１３０）を配置する。上記第１ラインと上記第２ラインとの間に上記位相調整回路が配置されることにより、クロック入力部から位相調整回路における正規クロック入力回路までの距離と、データ入出力部から位相調整回路におけるレプリカクロック入力回路までの距離とをほぼ等しくすることができるので、上記クロック入力部から上記正規クロック入力回路に至る配線と、上記データ入出力部から上記レプリカクロック入力回路に至る配線とを等長配線とすることで、上記位相調整回路における位相比較回路での位相比較誤差の低減を達成する。 （もっと読む）

【課題】半導体メモリ装置及びこの装置の配置方法を公開する。
【解決手段】この装置は、メモリセルアレイを備える半導体メモリ装置において、前記メモリセルアレイ上の同一層に同じ方向に配置されたコラム選択信号ライン及びグローバルデータ入出力信号ライン、前記メモリセルアレイ上の前記コラム選択信号ラインと異なる層に前記コラム選択信号ラインと直交する方向に配置されたワードライン及び第１ローカルデータ入出力信号ライン、及び前記メモリセルアレイ上の前記コラム選択信号ライン及び前記ワードラインと異なる層に前記第１ローカルデータ入出力信号ラインと同じ方向に配置された第２ローカルデータ入出力信号ラインを備えることを特徴とする。これにより、半導体メモリ装置のレイアウト面積を減少することができる。 （もっと読む）

【課題】本発明は、ＮＡＮＤ型フラッシュメモリにおいて、光近接効果による影響を減少でき、ピッチ変換を含む配線の引き回しを容易に可能とするものである。
【解決手段】たとえば、メモリセルアレイ１１とこのセルアレイ１１を制御するロウデコーダ回路部１３とを有するフラッシュメモリ１０において、配線ピッチの異なる、上記メモリセルアレイ１１側の配線２２ａと上記ロウデコーダ回路部１３側の配線２２ｂとの間を、配線２２ａに対する配線入射角Ｐ’が３０度とされた３０度斜め引き出し配線２２ｃにより接続する。こうして、メモリセルアレイ１１とロウデコーダ回路部１３との間に、３０度斜め引き出し配線２２ｃによって配線２２ａ，２２ｂの相互間を接続してなる配線層２２を引き回す構成となっている。 （もっと読む）