【課題】動作安定性を向上出来る半導体記憶装置を提供すること。
【解決手段】データ保持可能なメモリセルＭＴが配置されたメモリセルアレイ２と、前記メモリセルＭＴのゲートに接続されたワード線ＷＬと、前記メモリセルＭＴのドレインに電気的に接続されたビット線ＢＬと、前記メモリセルＭＴのソースに電気的に接続されたソース線ＳＬと、前記ワード線ＷＬを選択するロウデコーダ４と、読み出し動作時において、前記ビット線ＢＬに読み出されたデータをセンス・増幅するセンスアンプ３と、前記メモリセルＭＴが形成されたウェル領域２２と、前記ソース線ＳＬとの間を接続可能な第１ＭＯＳトランジスタ１５とを具備し、前記第１ＭＯＳトランジスタ１５は、前記ロウデコーダ４または前記センスアンプ３と、前記メモリセルアレイ２との間に配置される。 （もっと読む）

【課題】回路を形成する領域を確保しつつ、十分な耐圧、容量を備えた容量素子を備える半導体装置を提供する。
【解決手段】半導体装置は、ＤＲＡＭセルのキャパシタ上部電極１９と、上部電極１９の下方に形成されたキャパシタ下部電極１７とを含む情報記憶部と、情報記憶部へのアクセスを制御するアクセストランジスタとを有するメモリセルと、アクセストランジスタに接続され、情報記憶部にデータの書き込み又は読み出しを行うビット線１６と、アクセストランジスタのゲート電極に接続され、アクセストランジスタを制御するワード線と、キャパシタ上部電極１９の上方に形成された第１金属配線２１と同一層からなる上部電極２３と、キャパシタ上部電極１９と同一層の下部電極２２とを有し、メモリセルが形成された領域外に形成された容量素子とを備える。 （もっと読む）

【課題】第１導電型の半導体層とトンネルウィンドウが対向する第２導電型の不純物拡散領域との高い接合耐圧を得ることができる、半導体装置を提供する。
【解決手段】各メモリセルにおいて、半導体基板２の表層部には、Ｎ型の第１不純物拡散領域３が形成されている。また、半導体基板２の表層部には、第１不純物拡散領域３に対して所定方向の一方側に、第１不純物拡散領域３と間隔を空けて、Ｎ型の第２不純物拡散領域４が形成されている。半導体基板２上には、第１絶縁膜６が形成されている。第１絶縁膜６には、第１厚膜部８が形成されており、第２不純物拡散領域４の全周縁は、第１厚膜部８の直下に位置している。 （もっと読む）

【課題】ビット線コンタクト内の電気抵抗、およびビット線コンタクトとソース・ドレイン領域の接続部分の電気抵抗の小さい半導体記憶装置およびその製造方法を提供する。
【解決手段】半導体記憶装置１００は、素子分離領域３により区画された活性領域２を有する半導体基板１と、活性領域２上に形成され、直列接続されたスタックド・ゲート型の複数のメモリセルトランジスタと、活性領域２上に形成され、複数のメモリセルトランジスタの両端に接続された選択トランジスタと、活性領域２中の選択トランジスタに属するソース・ドレイン領域５に接続された、下部のチャネル幅方向の垂直断面の形状が裾引き形状であるビット線コンタクト８と、を有する。 （もっと読む）

【課題】不揮発性メモリを備える半導体装置において、不揮発性メモリを構成するメモリセルの加工精度を向上することができる技術を提供する。
【解決手段】ポリシリコン膜ＰＦ１とダミーゲート電極ＤＭＹ１を覆うようにポリシリコン膜ＰＦ２を形成する。このとき、ポリシリコン膜ＰＦ２は、段差ＤＩＦおよびギャップ溝ＧＡＰの形状を反映して形成される。特に、ギャップ溝ＧＡＰを覆うポリシリコン膜ＰＦ２には凹部ＣＯＮが形成される。続いて、ポリシリコン膜ＰＦ２上に反射防止膜ＢＡＲＣを形成する。このとき、流動性の高い反射防止膜ＢＡＲＣは、段差ＤＩＦの高い領域から低い領域に流出するが、凹部ＣＯＮに充分な反射防止膜ＢＡＲＣが蓄積されているので、流出する反射防止膜ＢＡＲＣを補充するように凹部ＣＯＮから反射防止膜ＢＡＲＣが供給される。 （もっと読む）

【課題】中空円筒型の半導体ピラーに適用でき、高濃度で位置制御性の高いソースドレイン拡散層を低製造コストで実現する不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】第１方向に交互に積層された複数の絶縁膜１４及び複数の電極膜ＷＬを有する積層構造体ＭＬと、積層構造体ＭＬの上に積層された選択ゲート電極ＳＧ及び絶縁層１６と、半導体ピラーＳＰと、芯部６８と、第１導電層１８と、を備える。半導体ピラーＳＰは、積層構造体ＭＬ、選択ゲート電極ＳＧ及び絶縁層１６を第１方向に貫通し、第１方向に直交する平面で切断した時の断面が環状である。芯部６８は、半導体ピラーＳＰの内側に埋め込まれ、絶縁層１６の上面から後退している。第１導電層１８は、芯部６８の上に、芯部６８に接触して設けられる。 （もっと読む）

【課題】 半導体記憶装置のメモリセルは微細化され、ワード線間隔が狭く、ワード線間を埋め込む絶縁膜にボイドが発生し、セルコンタクトパッドを腐食させ、接触抵抗を高抵抗化させるという問題がある。
【解決手段】 セルコンタクトパッド方式において、メモリセルアレイの外周部にセルゲート電極と交差し、連続するダミーのセルコンタクトパッドを形成する。ダミーのセルコンタクトパッドがボイドを通って侵入する液、ガスを阻止し、セルコンタクトパッドの腐食、高抵抗化を防止することで、微細化された、高信頼性の半導体記憶装置の製造方法が得られる。 （もっと読む）

【課題】データ消去の単位となるブロックの集合である複数のコアを有し、任意のコアでのデータ書込み又は消去動作と、他の任意のコアでのデータ読出し動作との同時実行を可能とした不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装は、メモリセルアレイ４０１ａのデータ書き込み・消去の確認読み出し動作で選択されるデータ線ＤＬａと参照信号線ＲＥＦａの電流を比較するデータ比較回路４０３ａと、メモリセルアレイ４０１ｂの通常のデータ読み出し動作で選択されるデータ線ＤＬｂと参照信号線ＲＥＦｂの電流を比較するデータ比較回路４０３ｂと、参照信号線ＲＥＦａ、ＲＥＦｂにそれぞれ定電流を流すダミーカラムゲート４０４ａ、４０４ｂと、ダミーカラムゲート４０４ａ、４０４ｂを並列に駆動する一つの電流源４０６とを有する。 （もっと読む）

【課題】導電層と絶縁層とが積層された構造に貫通ホールを一括して形成可能な半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、基板上にシリコン酸化物を含む絶縁層１７とシリコンを含む導電層ＷＬとの積層体を形成する工程と、絶縁層１７及び導電層ＷＬを貫通するホール５０を積層体に形成する工程とを備え、ホール５０の形成工程は、積層体上にシリコン酸化物を含む第１のマスク層４１を形成する工程と、第１のマスク層４１をマスクにして導電層ＷＬをエッチングする工程と、第１のマスク層４１上に絶縁層１７よりもシリコン含有量が多い第２のマスク層４２を形成し第２のマスク層４２をマスクにして、絶縁層１７をエッチングする工程とを有する。 （もっと読む）

【課題】単一ポリＥＥＰＲＯＭセルをスタックゲートポリＥＥＰＲＯＭセルの水準にスケーリングできる半導体メモリセルを提供する。
【解決手段】単一ポリＥＥＰＲＯＭセルは、フローティングゲートＦＧ上にカップリングのためのコンタクトを形成させ、コンタクトはコントロールゲートＣＧラインによりワードライン用ポリシリコンＷＬの方向に連結される。このコンタクトとフローティングゲート用ポリシリコンＦＧとの間にカップリングのための誘電膜１０２を形成してフローティングゲート用ポリシリコンＦＧとコンタクトを通じてカップリングを実施する。また、この半導体メモリセルで、プログラム、消去、読み出しが可能なように動作させる。 （もっと読む）

【課題】エッチングストッパ膜を有し、配線間容量の増大を抑制可能な半導体装置及び半導体装置の製造方法を提供する。
【解決手段】半導体基板１１と、半導体基板１１の表面上部に配設された層間絶縁膜２９と、層間絶縁膜２９に埋め込まれ、半導体基板１１に対向する上面が層間絶縁膜２９の上面と面一に配設され、互いに離間して配置された複数のビアプラグ３１と、層間絶縁膜２９及びビアプラグ３１の表面上部に配設された層間絶縁膜３９と、層間絶縁膜３９によって分離され、ビアプラグ３１と接続され、ビアプラグ３１に対向する上面が層間絶縁膜３９の上面と面一に配設され、層間絶縁膜３９を挟んで相対向する側面に、層間絶縁膜２９の側から順に、層間絶縁膜２９とはエッチング性が異なり且つ層間絶縁膜３９より比誘電率の高い側壁絶縁膜３５、及び側壁絶縁膜３５とはエッチング性が異なる側壁絶縁膜３７を有する複数の第２配線３３とを備える。 （もっと読む）

【課題】ＭＯＮＯＳ型のメモリセルに対するデータの消去速度を改善させる不揮発性半導体記憶装置を提供する。
【解決手段】半導体基板１８と、半導体基板１８中に埋め込み領域として形成された第１導電型のジャンクションリーク発生層２１と、半導体基板１８中に形成され、ジャンクションリーク発生層２１を挟む第１導電型とは逆の第２導電型のウェル領域２０，２２と、半導体基板１８の表面に近いウェル領域２２上に一定の間隔をおいて形成された第１導電型の２つの不純物拡散層２３と、２つの不純物拡散層２３の間のウェル領域２２上に形成されたトンネル絶縁膜２４と、トンネル絶縁膜２４上に形成されたチャージトラップ型の電荷蓄積層２５と、電荷蓄積層２５上に形成されたブロック絶縁膜２６と、ブロック絶縁膜２６上に形成されるコントロールゲート電極２８により構成されている。 （もっと読む）

【課題】微細化に伴うメモリセルの素子特性の劣化を抑制できるＮＡＮＤ型フラッシュメモリを提供する。
【解決手段】不揮発性半導体メモリは、素子分離絶縁膜１０によって区画された素子領域１と、２つの拡散層間の素子領域１表面上に設けられるトンネル絶縁膜２Ａと、フローティングゲート電極３Ａの上面上に設けられる絶縁体４Ａと、フローティングゲート電極３Ａの側面上に設けられた電極間絶縁膜５Ａと、フローティングゲート電極３Ａの上面上に設けられる第１の絶縁体４Ａと、絶縁体４Ａ及び電極間絶縁膜５Ａを介して、フローティングゲート電極３Ａ上に設けられるコントロールゲート電極５Ａとを具備し、絶縁体４Ａの膜厚Ｔ１は電極間絶縁膜５Ａの膜厚Ｔ２よりも厚く、電極間絶縁膜５Ａは絶縁体４Ａ上又は素子分離絶縁膜１０上のうち少なくともいずれか一方に、スリットを有している。 （もっと読む）

【課題】周辺トランジスタやメモリセルを構成するｎＭＩＳトランジスタの駆動特性の劣化を抑制することができる半導体装置の製造方法を提供する。
【解決手段】ｎ型の電界効果型トランジスタを含む半導体装置の製造方法において、半導体基板に対してｐ型不純物となる元素を有するｐ型不純物元素含有ガスを含むエッチングガスを用いて、半導体基板に素子分離溝を形成するとともに、素子分離溝の内面に、ｐ型不純物を含む不純物層を形成する素子分離溝形成工程と、素子分離溝内に塗布型絶縁膜を埋め込んで素子分離絶縁膜を形成する素子分離絶縁膜形成工程と、を含む。 （もっと読む）

【課題】メモリーセルへの配線長差で生じるスキューをより低減できる半導体記憶装置を提供する。
【解決手段】データが格納されるメモリーセル領域と、メモリーセル領域内のメモリーセルを選択するためのアドレス及びコマンドが入力される、チップの中央付近に配置されたコマンド回路とを有する半導体記憶装置であって、アドレス及び前記コマンドに基づいて生成された信号をメモリーセルへ入力する、メモリーセル領域の一端に配置された入力バッファと、選択されたメモリーセルへデータを書き込む、あるいは選択されたメモリーセルから読み出されたデータを出力する、メモリーセル領域の入力バッファと対向する位置に配置された出力バッファとを有する。 （もっと読む）

本願はクロスバーメモリアレイを記載する。メモリアレイは、第１の材料からなる並列ナノワイヤの第１のアレイ、および第２の材料からなる並列ナノワイヤの第２のアレイを含む。第１のアレイおよび第２のアレイは互いにある角度で方向付けられる。アレイは、さらに、第１の材料からなるナノワイヤと第２の材料からなるナノワイヤとの間において２つのアレイの各交差部に配置される非結晶質シリコンからなる複数のナノ構造を含む。ナノ構造は第１の材料からなるナノワイヤおよび第２の材料からなるナノワイヤとともに抵抗メモリセルを形成する。
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【課題】素子分離絶縁膜としてＳＯＧ膜を用いる場合に、熱処理でクラックが発生するのを防止できる構成を提供する。
【解決手段】シリコン基板１にゲート絶縁膜４、多結晶シリコン膜５、加工用絶縁膜を形成し、その後トレンチ１ａを形成する。トレンチ１ａ内にシリコン酸化膜８を形成し、ポリシラザンからなる塗布膜を多結晶シリコン膜５の中間高さまで充填する。クラック防止用のシリコン窒化膜９を形成したのち、さらに塗布膜を形成する。熱処理を行うと塗布膜はシリコン酸化膜２、１０に転換するが、このとき熱収縮応力により上層のシリコン酸化膜１０にクラックが発生することがあるが、シリコン窒化膜９で阻止できる。 （もっと読む）

【課題】本発明は、寸法誤差を抑制したパターンを有する半導体装置の製造方法を提供する。
【解決手段】被加工膜６上に周期パターン１２と非周期パターン１３を含む第一のパターン１１を形成し、第一のパターン１１を覆うように被加工膜６上に第二の膜１４を形成し、
被加工膜６を露出するように第二の膜１４を加工して、第一のパターン１１の側壁部に第二の側壁パターン１５を形成し、第一のパターン１１のうちの周期パターン１２を選択的に除去し、第一のパターン１１及び第二の側壁パターン１６をマスクに被加工膜６を加工することにより、周期パターン２と非周期パターン３を形成すると同時に、周期パターン２と周期パターンの両端部に隣接する非周期パターン３との間に、周期パターン２との間で一定の周期を形成するようにダミーパターン４を形成する半導体装置の製造方法。 （もっと読む）

【課題】水素による強誘電体キャパシタの特性劣化を抑制するメモリを提供する。
【解決手段】メモリは、第１の層間膜を貫通して半導体基板上のトランジスタに接続された第１、第２のプラグと、第１のプラグ上の強誘電体キャパシタの側面を被覆する第２の層間膜と、第２のプラグと上部電極とを接続するローカル配線とを備え、第２のプラグ上で隣接する強誘電体キャパシタの上部電極はローカル配線で第２のプラグに接続され、第１のプラグ上で隣接する強誘電体キャパシタの下部電極は第１のプラグに接続され、第１、第２のプラグで接続される強誘電体キャパシタを含むセルブロックが配列され、隣接するセルブロックはローカル配線の半ピッチずれて配置され、第２のプラグの両側で隣接する強誘電体キャパシタ間の第１の間隔は第２の層間膜の堆積膜厚の２倍よりも大きく、隣接するセルブロック間の第２の間隔は第２の層間膜の堆積膜厚の２倍よりも小さい。 （もっと読む）

【課題】本発明は、複数電圧源を用意することなくＦｅＦＥＴ単体へ多値記憶を行うことができる半導体不揮発記憶装置を提供することを課題とする。
【解決手段】強誘電体に、同一高さで、異なる幅のパルス電圧を印加して、異なる総分極量を与え、その総分極量の違いに応じた異なる記憶状態を作る多値強誘体メモリセルを有する半導体不揮発記憶装置である。 （もっと読む）