【課題】ラインパターン構造物の形成方法を提供すること。
【解決手段】ラインパターン構造物及びその形成方法において、ラインパターン構造物は切断部位を含むライン形状を有する少なくとも１つの第１ラインパターンを含む。最外郭に位置する前記第１ラインパターンと隣り合って前記第１ラインパターンと平行した延在ラインと、前記第１ラインパターンの切断部位と隣接する領域で前記第１ラインパターン方向へ向かうように前記延在ラインから突出された少なくとも１つの突出パターンを含む２つの第２ラインパターンを含む。前記ラインパターン構造物は不良が減少し、簡単な工程を通じて形成されてもよい。 （もっと読む）

【課題】ゲート電極間絶縁膜のリーク電流を抑制し、電気的信頼性を向上した不揮発性半導体記憶装置を提供する。
【解決手段】半導体基板上に行列状に形成された複数のメモリ素子と、同一列方向のメモリ素子に選択的に接続される複数のビット線と、同一行方向のメモリ素子に接続される複数のワード線とを具備し、各メモリ素子は、半導体基板上に順次形成された第１のゲート絶縁膜、電荷蓄積層、第２のゲート絶縁膜、制御電極と、電荷蓄積層の対向する側面に沿って、前記シリコン基板上面に形成された１対の不純物注入層とを具備し、ビット線に垂直な方向に沿った断面における電荷蓄積層の上部コーナー部が曲面を有し、上部コーナー部が前記第１のゲート絶縁膜の上方にある。 （もっと読む）

【課題】エッチングレートを上昇でき、生産性を向上できる半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、半導体基板上に交互に積層されたシリコン層とシリコン酸化膜とを備える多層膜に対して、一括してエッチングを行う工程を含み、前記エッチングの際のエッチングガスは、少なくとも２種類以上の第７族元素と、第３族元素，第４族元素，第５族元素，または第６族元素とを含有し、前記エッチング工程の際の前記半導体基板に入射するイオンのエネルギーは、１００ｅＶ以上であり、前記第７族元素に対する、前記第３族乃至前記７族元素の添加比率は、０．５以上３．０以下である。 （もっと読む）

【課題】製造中に、プロセスに関連する帯電からフラッシュメモリのワード線およびメモリセルを保護するための方法と構造とを与える。
【解決手段】ドープされたポリシリコンのワード線１１０ａの端部にドープされていないポリシリコン１１０ｂが形成され、抵抗１１０ｂが生成される。これを通じて、プロセスにより生じる電荷が、基板に結合された、ドープされたポリシリコン放電構造１１０ｃへ放電される。ワード線抵抗１１０ｂ、および、放電構造１１０ｃは、単一のパターニングされたポリシリコン構造として形成される。ワード線１１０ａおよび放電部分１１０ｃは導電性になるように選択的にドープされ、また、抵抗部分１１０ｂは、製造後に通常のセル動作が可能なほどに十分高い抵抗が与えられる一方で、製造中にプロセスに関連する電荷に対しては放電路を供給するように、実質的にドープされない。 （もっと読む）

【課題】フローティングゲートとコントロールゲートとが積層されたスタック構造のゲート電極を有する半導体装置に関し、隣接メモリセル間やメモリセルとビット線との間における短絡不良を防止しうる半導体装置及びその製造方法を提供する。
【解決手段】トンネルゲート絶縁膜２２上に、第１の幅を有する導電膜２４、ＯＮＯ膜２８、コントロールゲート４０を形成する。コントロールゲート４０をマスクとして導電膜２４をエッチングしてフローティングゲート２６を形成した後、層間絶縁膜８０を形成し、第１の方向の幅が第１の幅よりも広いコンタクトホール８４を形成する。その後、コンタクトホール８４の内壁に、サイドウォールスペーサ８８を形成する。 （もっと読む）

【課題】 メモリセルアレイ領域と周辺回路領域との配線溝の深さを最適化する。
【解決手段】 本発明の一態様の半導体装置の製造方法によれば、レジストパターンをマスクとして芯材膜を加工する工程と、前記芯材膜上に被加工膜とエッチング選択比がある側壁膜を形成する工程と、前記側壁膜を異方性エッチング工程により加工する工程と、前記芯材膜を前記側壁膜と選択的に除去する工程と、第１領域の前記側壁膜上および前記被加工膜上に絶縁膜を第１の膜厚を有するように形成し、第２領域の前記被加工膜上に前記絶縁膜を第２の膜厚を有するように形成する工程と、を備えている。さらに、前記第２領域においてフォトリソグラフィ工程によりレジストパターンを形成する工程と、前記第１領域における前記側壁膜と前記第２領域における前記レジストパターンとをマスクとして前記絶縁膜および前記被加工膜を加工し、前記被加工膜に配線溝を形成する工程と、を備えている。 （もっと読む）

【課題】二端子デバイスを形成する方法を提供する。
【解決手段】基板３０２の表面領域に重なる第１誘電体材料４０２を形成し、下部配線材料６０２は、第１誘電体材料に重なるように形成され、スイッチング材料９０２は、下部配線材料に重なるように堆積される。下部配線材料及びスイッチング材料に対して第１パターニング及びエッチングプロセスを行い、上部表面領域及びサイド領域を有する第１構造１１０２を形成する。第２誘電体材料１２０２は、スイッチング素子の露出領域を含む第１構造１１０２に重なるように形成される。第２誘電体層１２０２の部分に開口領域１４０２を形成して、スイッチング素子の上部表面領域の部分を露出させる。上部配線材料１６０２は、導電性材料がスイッチング素子と直接接触するように、開口領域１４０２に重なるように形成される導電性材料を含む。第２エッチングプロセスは、上部配線構造を形成するために実行される。 （もっと読む）

【課題】本発明は、コンタクトプラグと埋め込み型のゲート電極との間に配置される絶縁膜の厚さを十分に確保可能な半導体装置及びその製造方法を提供することを課題とする。
【解決手段】ゲート絶縁膜１６を介して、半導体基板１１に形成された凹部１４の凹部１４の一部を埋め込むゲート電極４１と、ゲート電極４１の上端面４１ａを覆うように凹部１４内を埋め込む絶縁膜１８と、凹部１４の一方の側面１４ａ側に位置する半導体基板１１の主面１１ａに形成された不純物拡散領域４３と、不純物拡散領域４３の上面４３ａを覆うシリコン層２１と、半導体基板１１の主面１１ａに形成された第１及び第２の層間絶縁膜２３，３１に内設され、シリコン層２１の上面２１ａと接触し、かつ下端３４ｂがシリコン層２１の上面２１ａと絶縁膜１８の上面１８ａとの間に配置されたコンタクトプラグ３４と、を備える。 （もっと読む）

【課題】側壁接合領域を有した半導体装置の製造方法を提供する。
【解決手段】基板をエッチングしてトレンチを形成するステップと、前記トレンチ底面の基板内に接合領域を形成するステップと、前記トレンチ底面を一定の深さエッチングして側壁接合領域を形成するステップと、前記側壁接合領域に接続するビットラインを形成するステップと、を含む半導体装置の製造方法。 （もっと読む）

【課題】互いに異なる幅のパターンを同一層で形成するにあたり、パターン間の間隔の均一度を改善することができる半導体素子のパターン形成方法を提供する。
【解決手段】セル領域及びセレクトトランジスタ領域を含む下部膜上に補助膜を形成する段階と、前記セレクトトランジスタ領域の前記補助膜上部に第１保護膜を形成する段階と、前記セレクトトランジスタ領域の前記第１保護膜上部には、前記第１保護膜の幅より狭い第１フォトレジストパターンが、前記セル領域の前記補助膜上部には前記第１フォトレジストパターンの幅より狭い第２フォトレジストパターンが形成され、前記第１及び第２フォトレジストパターン間の間隔を前記第２フォトレジストパターン間の間隔と同一に形成する段階と、を含む。 （もっと読む）

【課題】高さのばらつきが低減された埋め込みビット線を有する半導体装置を提供する。
【解決手段】本発明に係る半導体装置の製造方法は、半導体基板内にビット線とワード線を有する半導体装置の製造方法において、半導体基板をエッチングして第１の方向に延在する第１の溝を形成することによって、複数の第１の半導体ピラーを形成する工程と、第１の半導体ピラーの側面の一部に拡散層を形成する工程と、隣接する前記第１の半導体ピラー間の前記第１の溝に、拡散層に接続するビット線を形成する工程と、第１の半導体ピラーと前記ビット線を覆う第１の絶縁膜を形成する工程と、第１の半導体ピラーの少なくとも一部が露出するように前記第１の絶縁膜に、第１の方向に直交する第２の方向に延在する第２の溝を形成する工程と、露出した第１の半導体ピラー上にエピタキシャル層を成長させて第２の半導体ピラーを形成する工程と、を有することを特徴とする。 （もっと読む）

【課題】不揮発性記憶装置の特性を向上させ、微細化を図る。
【解決手段】第１の配線と第２の配線とに接続された記憶セルを有する不揮発性記憶装置の製造方法であって、前記第１の配線の上に、第１の電極膜を形成する工程と、前記第１の電極膜の上に、複数のカーボンナノチューブが絶縁材中に分散され、前記複数のカーボンナノチューブのうちの少なくとも１つのカーボンナノチューブが前記絶縁材の表面から表出した層を形成する工程と、前記層の上に、第２の電極膜を形成する工程と、前記第２の電極膜の上に、前記第２の配線を形成する工程と、を備えたことを特徴とする不揮発性記憶装置の製造方法が提供される。 （もっと読む）

【課題】コンタクト抵抗の上昇を防止することが可能な半導体装置を提供すること。
【解決手段】シリコン基板に形成される複数の拡散領域と、複数の拡散領域にボトム部が接続して形成される複数のコンタクトプラグ３３と、ボトム部を含んでシリコン基板上に形成されるアモルファスカーボン膜２４とを備え、ボトム部はアモルファスカーボン膜２４を貫通して拡散領域に接合される。アモルファスカーボン層２４をコンタクトプラグ３３形成時のエッチングストッパ層として用いることで、拡散領域がオーバーエッチングによりダメージを受けることが防止される。 （もっと読む）

【課題】動作信頼性を向上出来る半導体記憶装置を提供すること。
【解決手段】実施形態に係る半導体記憶装置は、半導体基板１０上に第１絶縁膜１３を介在して形成された電荷蓄積層１４と、電荷蓄積層１４上に第２絶縁膜１５を介在して形成された制御ゲート１６とを具備し、制御ゲート１６は、その少なくとも一部領域１６−２において、その側面が外側に向かって膨らんだ形状を有し、制御ゲート１６において側面が膨らみ始める部分から該制御ゲート１６の頂上までの高さＨ１は、膨らみ始める部分より上の領域における制御ゲート１６の最大幅Ｗ２_max2よりも大きい。 （もっと読む）

【課題】ゲートコンタクトプラグ形成のためのコンタクトホールの深さを適切に制御可能とする。
【解決手段】半導体装置１は、活性領域ＡＲを囲む第１の絶縁体ピラー２１と、第１の絶縁体ピラー２１の活性領域ＡＲ側の側面２１ｓとｙ方向に相対向する側面２２ｓを有する第２の絶縁体ピラー２２と、第１及び第２の絶縁体ピラー２１，２２の上面を覆う絶縁膜３１と、第１のゲート電極１６と電気的に接続し、かつ少なくとも側面２１ｓ，２２ｓを覆う第２のゲート電極２３と、底面に絶縁膜３１及び第２のゲート電極２３が露出したコンタクトホールの内部に設けられ、かつ第２のゲート電極２３の上面と電気的に接続するゲートコンタクトプラグ４２とを備え、側面２１ｓ，２２ｓ間の距離は、ゲートコンタクトプラグ４２のｘ方向の長さより短く、ゲートコンタクトプラグ４２は側面２１ｓ，２２ｓ間の領域で第２のゲート電極２３と電気的に接続する。 （もっと読む）

【課題】記憶層を分断加工する際に記憶層の表面酸化を抑えることが可能な記憶装置の製造方法を提供する。
【解決手段】下部電極１１が形成された基板２上に、記憶層材料膜１３Ａと上部電極材料膜１２Ａとを順に形成する。上部電極材料膜１２の上にフォトレジスト膜３１を形成する。フォトレジスト膜３１をマスクとしたドライエッチングを行うことにより、上部電極材料膜１２Ａおよび記憶層材料膜１３Ａをこの順にエッチングし、上部電極１２および記憶層１３をライン状（線状）に形成する。誘導結合型プラズマまたは磁気中性線放電プラズマを用い、ドライプロセスでフォトレジスト膜３１を剥離する。記録層材料膜１３Ａまたは記憶層１３がウェットエッチング用の薬液に触れることがなくなり、記憶層１３の表面酸化が抑えられる。 （もっと読む）

【課題】半導体素子及びその製造方法を提供する。
【解決手段】基板上で第１方向に延在するラインパターンと、ラインパターンの端部から、第１方向と異なる方向に延在する分岐ラインパターンとをそれぞれ含む第１導電ライン；第２導電ライン；第３導電ラインとを含む半導体素子であり、中間に位置する導電ラインの分岐ラインパターンは、他の導電ラインの分岐ラインパターン間に位置し、長さもさらに短い。これにより、コンタクト・パッドが、導電ラインの分岐ラインパターンと一体に形成されうる。 （もっと読む）

【課題】 上部電極の膜減りが生じ難いプレーナ型強誘電体キャパシタの製造方法を提供する。
【解決手段】 半導体基板の上に、下部電極層、強誘電体層、上部電極層を形成する。上部電極層の上に、第１の方向に並ぶハードマスクパターンを形成する。ハードマスクパターンをエッチングマスクとして、上部電極層及び強誘電体層をエッチングすることにより、上部電極及びキャパシタ誘電体膜を形成する。第１の方向に並んだハードマスクパターン及び下部電極層の一部を、連続したレジストパターンで覆う。レジストパターン及びキャパシタ誘電体膜をエッチングマスクとして、下部電極層をエッチングすることにより、下部電極を形成する。下部電極の、第１の方向に延在する両側の縁が、ハードマスクパターンの間の領域において、内側に向かって窪むように、レジストパターン及びハードマスクパターンの形状及び寸法が設定されている。 （もっと読む）

【課題】ボーイング形状に形成される深孔をストレート形状にする。
【解決手段】シリコン窒化膜４上に、不純物ドープした第１のシリコン酸化膜５と、不純物非ドープの第２のシリコン酸化膜６の積層構造の層間絶縁膜に、ドライエッチングによりボーイング形状の第１のホール８を形成し、熱リン酸を用いたウエットエッチングによりシリコン窒化膜４と第１のシリコン酸化膜５とを後退させてボーイング部の下部を拡幅した第２のホール９を形成する。 （もっと読む）

【課題】より一層微細化された半導体装置を製造可能な製造方法を提供する。
【解決手段】半導体基板１００にピラーを区画する複数のトレンチ１０８を設ける工程と、トレンチ１０８の底部のビット線が形成される領域である第１の領域を覆う埋め込みシリコン酸化膜１０９ａと、埋め込みシリコン酸化膜１０９ａの内部に埋め込まれた埋め込みドープドシリコン膜１１０ｂと、第１の領域よりも上方の領域である第２の領域の側面に形成されたシリコン窒化膜１１３とを有し、第１の領域の側面の一部に埋め込みシリコン酸化膜１０９ａの露出された溝１１２ｃを形成する工程と、溝１１２ｃの内面にノンドープシリコン膜１１４を形成して、熱処理を施すことにより埋め込みＤＯＰＯＳ膜１１０ｂの上面に新たな埋め込みドープドシリコン膜１１４ａを形成する工程とを備える半導体装置の製造方法とする。 （もっと読む）